CN106887385A - 半导体装置的制造方法 - Google Patents

半导体装置的制造方法 Download PDF

Info

Publication number
CN106887385A
CN106887385A CN201610812676.XA CN201610812676A CN106887385A CN 106887385 A CN106887385 A CN 106887385A CN 201610812676 A CN201610812676 A CN 201610812676A CN 106887385 A CN106887385 A CN 106887385A
Authority
CN
China
Prior art keywords
concentration
semiconductor
manufacture method
semiconductor substrate
proton
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610812676.XA
Other languages
English (en)
Other versions
CN106887385B (zh
Inventor
小林勇介
吉村尚
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of CN106887385A publication Critical patent/CN106887385A/zh
Application granted granted Critical
Publication of CN106887385B publication Critical patent/CN106887385B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3223Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering using cavities formed by hydrogen or noble gas ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609Diodes
    • H01L29/66128Planar diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234Bipolar junction transistors [BJT]
    • H01L29/66325Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333Vertical insulated gate bipolar transistors
    • H01L29/66348Vertical insulated gate bipolar transistors with a recessed gate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395Vertical transistors, e.g. vertical IGBT
    • H01L29/7396Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/8611Planar PN junction diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明的半导体装置的制造方法,包含:从背面对第一导电型的半导体基板进行研磨的研磨工序;从所述半导体基板(101)的经研磨后的背面直接对所述半导体基板进行质子注入的注入工序;在注入工序后,通过在炉中对半导体基板(101)进行退火处理,形成具有比半导体基板(101)高的杂质浓度的第一导电型的第一半导体区域(101a)的形成工序,在所述半导体基板的内部,形成工序在将炉内设成氢气氛、将炉退火的氢的容积浓度设为0.5%以上且小于4.65%的条件下进行,由所述质子注入的注入能量决定的质子的飞程在所述半导体基板内。由此,对于利用质子注入进行的施主生成,能够实现结晶缺陷减少。另外,能够提高施主化率。

Description

半导体装置的制造方法
本申请是申请日为2013年3月14日、申请号为201380005366.1(国际申请号为PCT/JP2013/057310)、题为“半导体装置的制造方法”的专利申请的分案申请。
技术领域
本发明涉及半导体装置的制造方法。
背景技术
作为电力用半导体装置,有具有400V、600V、1200V、1700V、3300V或其以上的耐压的二极管和/或IGBT(Insulated Gate Bipolar Transistor)等。这些电力用半导体装置可用于转换器和/或逆变器等电力变换装置。对于电力用半导体装置而言,要求有低损耗、高效率以及高耐破坏量这样的特性和低成本。
图12是说明现有技术的二极管的剖视图。在n-型半导体基板1500的主面形成有p型阳极层1501,在对面形成有n+型阴极层1502。并且,在p型阳极层1501的外周位置形成有成为终端区域1503的p型的层。在p型阳极层1501上设有阳极电极1505,在n+型阴极层1502的下表面设有阴极电极1506。1507表示场板,1508表示绝缘层。
在该二极管等元件中,为了减少开关时导致噪声的电压振动,需要从表面侧朝向背面侧对n-型半导体基板1500的较深的位置处进行掺杂浓度控制。
作为载流子浓度控制的方法,已知有在比较低的加速电压下,使用了在硅中可得到较深的飞程的质子注入的施主生成的方法。该方法是对含有预定的浓度的氧的区域进行质子注入,形成n型区域的方法。已知该质子注入会在硅基板中产生结晶缺陷。施主生成过程中该结晶缺陷是不可缺少的,但根据缺陷的种类和/或浓度等,会导致漏电流的增加而引起电特性的恶化。
因质子注入而导入的缺陷大量残留在质子的飞程Rp(通过离子注入而注入的离子以最高浓度存在的位置离注入面的距离)、以及从注入面至飞程为止的质子的通过区域和/或注入面附近。就该残留缺陷而言,原子(此时是硅原子)从晶格位置的偏差大,并且由于晶格本身的很强烈的紊乱,所以处于接近非晶体的状态。因此,残留缺陷会变成电子和空穴这样的载流子的散射中心,使载流子迁移率降低,增加导通电阻,除此之外,还会变成载流子的产生中心,带来使漏电流增加等元件的特性不良。如此,将因质子的注入而残留于从质子的注入面至飞程Rp为止的质子通过区域、且成为载流子迁移率的降低和/或漏电流的原因这样的、从结晶状态强烈紊乱的缺陷特别称为无序。
如此,无序会降低载流子迁移率,导致漏电流和/或导通损耗增加等特性不良。因此,需要一种在抑制漏电流增加的同时还进行施主的生成这样的恰当的结晶缺陷的控制技术。
根据通过质子注入的施主生成的方法,已知主要的施主生成重要因素之一是导入到硅中的氢通过热处理与氧发生置换,促进氧簇的施主化,所述氧是硅空穴和氧原子结合的VO缺陷中的氧。
在通过该质子注入的施主生成中,提高施主生成量的有效办法是增加导入到硅中的氢量,但若提高质子注入量,则结晶缺陷增大。另外,若通过高温的热处理使结晶缺陷恢复,则利用质子得到的施主消失。因此,要提高施主生成量,存在上述那样的权衡关系,为了克服该权衡特性,需要在质子注入的方法上组合将氢导入到硅中的方法,或在高温热处理之外使结晶缺陷恢复。
例如,对于通过质子注入的施主生成,已公开了涉及到质子注入量和退火温度的技术(例如,参照下述专利文献1),对于通过质子注入的施主生成方法,公开了记载有热处理条件的技术(例如,参照下述专利文献2),关于通过借由质子注入的施主生成方法而形成的区域,公开了记载有从注入面起算的深度的技术(例如,参照下述专利文献3)。
专利文献1的技术如下:将硅晶闸管颗粒主接合形成后,向周边部局部地进行质子的离子打入,进行低温热处理使结晶中的质子局部地施主化,形成低电阻的通道中止层,在硅基板的图案化较为困难的结晶内部的位置,利用简单的工序形成通道中止层。
专利文献2的技术涉及形成埋设在半导体基板中的阻止区域的方法,包含:准备具有第一面和第二面、且完成了第一传导型的基本掺杂的半导体基板的工序;向半导体基板中的第一面和第二面中的一侧,注入质子,将质子导入到与注入面分离地配置的半导体基板的第1区域的工序;对半导体基板进行在预定时间加热到预定温度的加热处理,在第1区域以及在注入面侧邻接该第1区域的第2区域这两者中生成被氢诱发的施主的工序。
专利文献3的技术中,公开了利用对半导体基板的质子注入,形成多个阻止区域,其中最深的位置从注入面形成在15μm的深度的技术。
现有技术文献
专利文献
专利文献1:日本特开平9-260639号公报
专利文献2:美国专利申请公开第2006-0286753号说明书
专利文献3:美国专利申请公开第2006-0081923号说明书
发明内容
然而,专利文献1中,并没有关于氢气氛退火的详细的记载。另外,专利文献2中,没有记载提高施主化率的方法。其中,施主化率是指通过质子施主化的区域的深度方向的积分浓度相对于质子的照射量(剂量)的比例。为了提高基于质子注入的施主化率,需要将氢更多地导入到硅中,但若提高质子注入的剂量,则结晶缺陷也会增加,导致特性劣化。另外,若在高温热处理下使结晶缺陷恢复,则施主消失。如此,对于通过质子注入的施主生成,无法兼顾结晶缺陷减少和施主化率的提高。
另外,发明人等经过深入的研究的结果了解到,质子注入的飞程(通过离子注入而注入的离子以最高浓度存在的位置距注入面的距离)超过专利文献3中所述的15μm的情况下,质子的注入面附近和通过区域的无序的减少不充分。图13是按飞程对质子注入的飞程Rp为15μm左右和比其更深的情况下的载流子浓度分布进行比较的特性图。图13(a)中示出了飞程Rp为50μm的情况,图13(b)中示出了飞程Rp为20μm的情况,图13(c)中示出了飞程Rp为15μm的情况。
在图13(c)的飞程Rp=15μm的情况下,质子的注入面附近(深度为0μm~5μm)和通过区域的载流子浓度变得比硅基板的杂质浓度1×1014(/cm3)要高,无序被充分减少。另一方面,可知若在图13(b)的飞程Rp=20μm和图13(a)的飞程Rp=50μm的情况下,质子的注入面附近和通过区域的载流子浓度大幅降低,无序并未减少。如此,无序残留的情况下,元件的漏电流和/或导通损耗变高。由此,质子注入的飞程Rp超过15μm的情况下,需要进行减少无序的新方法的研究。
本发明为了消除上述的现有技术的问题点,其目的在于在通过质子注入的施主生成中实现结晶缺陷减少。另外,其目的在于在通过质子注入的施主生成中实现施主化率的提高。
为了解决上述的课题,实现本发明的目的,本发明的半导体装置的制造方法具有如下的特征。首先,进行从第一导电型的半导体基板的背面进行质子注入的注入工序。在上述注入工序后,进行如下的形成工序,即通过退火炉对上述半导体基板进行退火处理,形成比上述半导体基板具有更高的杂质浓度的第一导电型的第一半导体区域。此时,上述形成工序在使上述退火炉处于氢气氛,并将该氢的容积浓度设为0.5%以上且小于4.65%的条件下进行。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述半导体装置为二极管,上述第一导电型的上述第一半导体区域为n型的电场终止层,上述半导体基板为阴极层。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述半导体装置为绝缘栅双极型晶体管,上述第一导电型的上述第一半导体区域为n型的电场终止层,上述半导体基板为漂移层。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,将上述氢的容积浓度设定为能够使上述半导体基板的从上述n型的电场终止层到阴极电极为止的区域的载流子浓度达到大致与基板浓度相同的浓度。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,将上述氢的容积浓度设定为使上述半导体基板的从上述n型的电场终止层到集电极为止的区域的载流子浓度达到大致与基板浓度相同的浓度。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述退火处理的退火温度为300℃~450℃。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述退火处理的退火温度为350℃~400℃。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述退火处理的处理时间为1个小时~10个小时。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述退火处理的处理时间为3个小时~7个小时。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述退火处理的处理时间为5个小时以下。
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述质子注入的质子的注入量为3×1012/cm2~5×1014/cm2
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,上述质子注入的质子的注入量为1×1013/cm2~1×1014/cm2
另外,本发明的半导体装置的制造方法,其特征在于,在上述的发明中,将上述质子注入的质子的注入能量E的对数log(E)设为y,将上述质子的飞程Rp的对数log(Rp)设为x时,满足y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.047。
根据上述的发明,通过在氢气氛中以氢浓度为0.5%以上且小于4.65%的范围进行质子注入后的退火,能够在质子注入之外向硅中导入氢。而且,能够使质子通过位置的结晶缺陷恢复,能够防止从上述n型的电场终止层到阴极电极为止的区域的载流子浓度的降低。
根据本发明的半导体装置的制造方法,对于基于质子注入的施主生成,能够不增加结晶缺陷地将氢导入到硅基板,起到不发生因结晶缺陷导致的特性劣化。另外,根据本发明的半导体装置的制造方法,对于基于质子注入的施主生成,起到能够提高施主化率这样的效果。
附图说明
图1是作为应用了本发明的半导体装置而示出二极管的剖视图。
图2是表示本发明的二极管的活性部的制造工序的剖视图(之1)。
图3是表示本发明的二极管的活性部的制造工序的剖视图(之2)。
图4是表示本发明的二极管的活性部的制造工序的剖视图(之3)。
图5是表示本发明的二极管的活性部的制造工序的剖视图(之4)。
图6是表示本发明的二极管的活性部的制造工序的剖视图(之5)。
图7是表示本发明的二极管的活性部的制造工序的剖视图(之6)。
图8是表示本发明的二极管的活性部的制造工序的剖视图(之7)。
图9是表示第1实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。
图10是表示针对基板浓度的恢复率与质子炉退火的氢浓度的关系的特性图。
图11是作为应用了本发明的半导体装置而示出IGBT的剖视图。
图12是说明现有技术的二极管的剖视图。
图13是按飞程对质子注入的飞程Rp为15μm前后和比其更深的情况下的载流子浓度分布进行比较的特性图。
图14是关于使电压波形开始振动的阈值电压示出的特性图。
图15是一般的二极管的反向恢复时的振荡波形。
图16是表示本发明的半导体装置的质子的飞程与质子的加速能量之间的关系的特性图。
图17是表示本发明的半导体装置中耗尽层最初到达的电场终止层的位置条件的图表。
图18是表示具有多个电场终止层的IGBT的说明图。
图19是表示具有多个电场终止层的二极管的说明图。
图20是表示本发明的半导体装置的载流子寿命的特性图。
图21是表示本发明的半导体装置的反向恢复波形的特性图。
图22是表示第2实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。
图23是表示第3实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。
图24是表示第4实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。
具体实施方式
以下参照附图,详细说明本发明的半导体装置的制造方法的优选实施方式。在本说明书和附图中,对于以n或p标记的层、区域,分别指电子或空穴为多数载流子。另外,在n或p上附加的+和-分别指,与没有附加的层、区域相比,杂质浓度相对高或低。应予说明,以下的实施方式的说明和附图中,对相同的构成标记相同的附图标记,省略重复的说明。
(第1实施方式)
图1是作为应用了本发明的半导体装置而示出二极管的剖视图。图1所示的半导体装置100表示二极管的例子,但也可以是绝缘栅双极型晶体管(IGBT)。
就该半导体装置100而言,在n-型半导体基板(n-漂移区域)101的主面的表面层形成有p型阳极层102,在对面(背面)的表面层形成有n+型阴极层101b。而且,p型阳极层102的外周位置形成有成为终端区域104的p型的层。该半导体装置100中,为了减少开关时导致噪声的电压振动,要从表面侧向背面侧的较深的位置处进行n型掺杂浓度的控制。
该图1中示出了质子注入后,通过氢气氛退火而促进质子的施主生成的状态。关于载流子浓度控制,在比较低的加速电压下,使用在硅中能够得到较深的飞程的质子注入而形成n层101a。该n层101a成为质子注入的电场终止(FS)层,具有比n-漂移区域(n-型半导体基板101)更高的杂质浓度。
在p型阳极层102上设有阳极电极105,在n+型阴极层101b的下表面(半导体装置100的背面)设置有阴极电极106。另外,活性部110是半导体装置接通时电流流过的区域,耐压结构部111是缓和n-型半导体基板(n-漂移区域)101的主面侧的电场,保持耐压的区域。
在耐压结构部111设有例如作为浮动的p型区域的场限环(FLR:终端区域)104和与终端区域104电连接的作为导电膜的场板(FP)107。108为绝缘层。
图2~图8分别是表示本发明的二极管的活性部的制造工序的剖视图。使用这些图对活性部110的结构进行说明。首先,如图2所示,通过在水蒸气气氛中对成为n-漂移区域的n-型半导体基板101进行热处理,从而形成初期氧化膜。之后,通过光刻和湿式蚀刻仅对活性部区域除去氧化膜。
然后,如图3所示,通过将氧化膜108作为掩模,从n-型半导体基板101的主面侧离子注入例如硼(B),进行热处理,从而形成p型阳极层102。另外,在p型阳极层102上通过金属的溅射形成阳极电极105。108是上述的氧化膜形成的绝缘层。
接下来,制作覆盖阳极电极105的表面保护膜(未图示),如图4所示,通过从表面侧照射电子束401,进行热处理,进行寿命控制。之后,如图5所示,从背面侧开始研磨n-型半导体基板101,研磨到用作半导体装置100的产品厚度的位置502为止。
接着,如图6所示,从n-型半导体基板101的背面侧带有预定的注入能量和注入量而注入质子601。然后,如图7所示,为了生成质子601的施主区域(作为电场终止层的n层101a),在炉内的氢H2气氛中进行预定温度的退火701。该n层101a被设置成与p型阳极层102和n+型阴极层101b均分开设置。
将质子601的注入能量设定为0.3MeV至10MeV,例如设定为2.2MeV(飞程Rp为55μm),将注入量设定为1×1014/cm2。质子601的注入能量为1.0MeV~5.0MeV的情况下,质子601的飞程Rp变成16μm~220μm。特别是,质子601的注入能量为1.0MeV以上的情况下,质子601的飞程Rp变成16μm以上,反向恢复的振荡抑制效果好,因而优选。关于反向恢复的振荡抑制效果,在之后描述。并且,质子601的注入能量为2.0MeV~3.0MeV的情况下,质子601的飞程Rp变成20μm~100μm。
质子601的注入量例如也可以为3×1012/cm2~5×1014/cm2左右。为了使缺陷恢复和施主化率成为所希望的状态,质子601的注入量优选为1×1013/cm2~1×1014/cm2左右。用于生成施主的退火701例如也可以在温度为380℃、氢浓度为0.5%以上且小于4.65%的气氛下进行。退火701的处理时间例如也可以为1个小时~10个小时左右。优选地,退火701的处理时间例如为3个小时~7个小时左右。其理由是,能够使从退火701开始1个小时左右产生的温度变动稳定。另外,要抑制制造成本为较低时,退火701的处理时间例如可以为1个小时~5个小时左右。
之后,如图8所示,从n-型半导体基板101的背面侧进行例如磷(P)的离子注入801,通过热处理形成n+层(n+型阴极层101b、以下设定为n+层101b)。之后,对n-型半导体基板101的背面溅射金属形成阴极电极106。n层101a和n+层101b为电场终止区域,具有比n-漂移区域(n-型半导体基板101)更高的杂质浓度。由此,完成了图1所示的二极管的活性部。
(实施例)
接下来,对关于上述构成的半导体装置100的特性进行说明。图9是表示第1实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。表示在质子炉中分别以氢浓度为0%和4%进行退火时的图1的X-X'轴部分的基于扩展电阻测定法(SRA:Spreading Resistance Analysis)的测定结果(图22~24中也相同)。就利用该SRA法测定的载流子浓度而言,在载流子的迁移率与结晶的理想值相同的情况下,大致显示掺杂浓度。另一方面,结晶缺陷多的情况下或结晶的紊乱(无序)多的情况下,迁移率下降,所以扩展电阻增加,测定的载流子浓度低(换言之,掺杂浓度明显变成较低的值)。图中0的位置是阴极电极106与n+层101b的边界(图22~24也相同)。氢浓度为0%的情况下,如图中虚线所示,质子通过的地方产生了较多的结晶缺陷,所以可知从n层101a至n+层101b之间,载流子浓度也下降。
另一方面,氢浓度为4%的情况下,如图中实线所示,质子通过的地方的结晶缺陷已恢复,从n层101a至n+层101b之间,载流子浓度没有下降,能够保持在基板浓度(N0)左右。
图10是表示相对于基板浓度的恢复率与质子炉退火的氢浓度的关系的特性图。使用该图10,将基于SRA法测定的最小载流子浓度设定为N1,表示相对于基板浓度的恢复率与质子炉退火的氢浓度之间的关系。氢浓度从0%变成0.5%时结晶恢复率急剧上升,3%以上时结晶恢复率几乎饱和。考虑到氢浓度偏差的影响,应在氢浓度0.5%以上进行。另外,氢变成4.65%以上的浓度时有爆炸的危险,3%以上时效果几乎饱和。考虑到以上的结晶恢复率与氢浓度之间的关系,优选在氢浓度小于4.65%的条件下进行。为了使结晶恢复率为80%以上且为了降低爆炸的风险,进一步优选氢浓度为1.0%以上且4.0%以下。
如上述那样,根据第1实施方式,通过在氢气氛中在氢浓度0.5%以上且小于4.65%的范围内进行质子注入后的热处理,因此除质子注入之外也能向硅中导入氢。另外,大量的氢封端结晶缺陷的悬挂键,具有促进结晶恢复的效果。
而且,根据上述第1实施方式的制造方法,能够减少用于生成施主的剂量,另外,由于能够降低炉的退火温度,所以能够减少工程时间(准备时间),能够降低半导体装置100的芯片单价(成本)。
(第2实施方式)
接下来,对第2实施方式的半导体装置的制造方法进行说明。就第2实施方式的半导体装置的制造方法而言,质子的加速能量和退火条件与第1实施方式的半导体装置的制造方法不同。第2实施方式的半导体装置的制造方法的质子的退火条件以外的构成与第1实施方式的半导体装置的制造方法相同。
具体而言,首先,与第1实施方式同样地进行从p型阳极层102的形成至质子601的注入为止的工序(图2~6)。质子的加速能量例如为1.1MeV(飞程Rp为18μm)。接下来,例如,在氢浓度为0.5%以上且小于4.65%的气氛中以340℃的温度进行10个小时的退火701,从而生成施主区域(n层101a)(图7)。之后,与第1实施方式同样地,从利用磷的离子注入和激光退火形成n+层101b开始进行后续的工序(图8),完成图1所示的二极管。
将利用SRA法对如此制造的二极管的载流子浓度的深度方向的分布进行测定的结果示于图22。图22是表示第2实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。如图22所示,质子601的注入面附近和通过区域的载流子浓度比n-型半导体基板101的杂质浓度(用虚线图示的基板浓度,图23、24中也相同)还高,由此可知能够使结晶缺陷(无序)恢复并且生成施主区域。
如上所述,根据第2实施方式,能够得到与第1实施方式相同的效果。根据第2实施方式,通过将质子的退火温度设定为340℃以下,能够在背面研磨前的厚度的厚n-型半导体基板上形成整个基板表面侧的结构(p型阳极层、阳极电极以及层间绝缘膜等),所以能够减少在n-型半导体基板的厚度为薄的状态下进行的工序。由此,能够提高合格率,并且能够减少制造设备的成本。另外,根据第2实施方式,通过将质子的退火温度设定为340℃以下,能够对背面研磨前的厚度的厚n-型半导体基板进行电子束照射,所以能够提高合格率。并且,质子的施主化率在退火温度为300℃以上且小于350℃的范围变成最高(例如10~50%)。因此,通过在该温度范围进行退火处理,能够维持较高的质子的施主化率。
(第3实施方式)
接下来,对第3实施方式的半导体装置的制造方法进行说明。第3实施方式的半导体装置的制造方法与第1实施方式的半导体装置的制造方法的不同点在于,为了使质子的加速能量与缺陷恢复和施主化率成为所希望的状态,在氢浓度为0.5%以上且小于4.65%的气氛中进行比340℃高且400℃以下的温度的质子的退火。因此,在第3实施方式中,进行各工序的顺序与第1实施方式不同,在质子的退火后,进行用于控制寿命的电子束照射和热处理。
具体而言,首先,与第1实施方式同样地进行从p型阳极层的形成至表面保护膜的形成为止的工序。接下来,从背面侧研磨n-型半导体基板,直到研磨至用作半导体装置的产品厚度的位置为止。接下来,从n-型半导体基板的背面侧以加速能量1.1MeV注入质子后,在氢浓度为0.5%以上且小于4.65%的气氛中例如以380℃的温度进行10个小时的退火,从而生成施主区域。接下来,通过从基板表面侧照射电子束,进行热处理,进行寿命控制体的控制。之后,与第1实施方式同样地,从通过磷的离子注入和激光退火而形成n+层开始进行后续的工序,完成如图1所示的二极管。
将利用SRA法对如此制造的二极管的载流子浓度在深度方向的分布进行测定的结果示于图23。图23是表示第3实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。如图23所示,质子的注入面附近和通过区域的载流子浓度比n-型半导体基板的杂质浓度还高,所以能够在第3实施方式中使结晶缺陷(无序)恢复并且生成施主区域。
如上所述,根据第3实施方式,能够得到与第1实施方式相同的效果。另外,根据第3实施方式,通过将质子的退火温度设定为400℃以下,能够在减少缺陷的同时,提高施主化率。另外,与第2实施方式同样地,能够在背面研磨前的厚度的厚n-型半导体基板形成整个基板表面侧的结构,所以能够实现提高合格率和减少成本。
(第4实施方式)
接下来,对第4实施方式的半导体装置的制造方法进行说明。第4实施方式的半导体装置的制造方法与第1实施方式的半导体装置的制造方法的不同点在于,为了提高加速能量和施主化率,在氢浓度为0.5%以上且小于4.65%的气氛中以300℃~450℃的温度进行质子的退火。因此,在第4实施方式中,进行各工序的顺序与第1实施方式不同,在质子的退火之后,进行表面保护膜的形成和用于控制寿命的电子束照射和热处理。
具体而言,首先,与第1实施方式同样地,形成p型阳极层和阳极电极。接下来,从背面侧研磨n-型半导体基板,直到研磨至用作半导体装置的产品厚度的位置为止。接下来,从n-型半导体基板的背面侧以加速能量为1.1MeV注入质子后,在氢浓度为0.5%以上且小于4.65%的气氛中例如在420℃的温度下进行5个小时的退火,从而生成施主区域。接下来,形成覆盖阳极电极的表面保护膜。接下来,从基板表面侧照射电子束,进行热处理,从而进行寿命控制体的控制。之后,与第1实施方式同样地,从通过磷的离子注入和激光退火而形成n+层开始进行后续的工序,完成如图1所示的二极管。
将利用SRA法对如此制造的二极管的载流子浓度在深度方向的分布进行测定的结果示于图24。图24是表示第4实施方式的二极管的活性部的制造工序中的退火后的载流子浓度在深度方向的分布的测定结果的特性图。如图24所示,质子的注入面附近和通过区域的载流子浓度比n-型半导体基板的杂质浓度还高,所以能够在第4实施方式中使结晶缺陷(无序)恢复并且生成施主区域。另外,质子的注入面附近和通过区域的载流子浓度比第2、3的实施方式的情况下的浓度还要高,所以可知与第2、3的实施方式相比,能够使结晶缺陷更稳定地恢复。
如上所述,根据第4实施方式,能够得到与第1实施方式相同的效果。另外,根据第4实施方式,通过提高质子的退火温度,因此虽然研磨背面后n-型半导体基板的厚度为薄的状态下进行的工序数变多,但也能够使结晶缺陷稳定地恢复。
(第5实施方式)
以上,本发明对在半导体基板形成二极管的半导体装置的制造方法进行了说明,但并不限于上述的实施方式,对于制作绝缘栅双极型晶体管(IGBT)的n层(电场终止层)101a的制造方法,也可同样地应用。
图11是作为应用了本发明的半导体装置而示出IGBT的剖视图。该IGBT200是在n-型半导体基板(n-漂移区域)201的主面的表面层形成有p型基底层210。进而在该p型基底层210的表面层,形成n型发射层209。然后,以与n-漂移区域(n-型半导体基板201)、p型基底层210、n型发射层209对置的方式,介由栅极氧化膜213设置有沟槽型的栅电极208,形成金属-氧化膜-半导体(MOS)型栅电极。
另外,在n-型半导体基板201的主面的表面层,以与沟槽型的栅电极208在相对于p型基底层210一侧相反的一侧的面相接的方式,形成浮动(浮游)电位的浮动p层211。然后,以隔着浮动p层211与沟槽型的栅电极208邻接的方式,介由栅极氧化膜213形成沟槽型的伪栅极212。伪栅极212的电位可以是浮动电位,也可以是放射电位。另一方面,在对面(背面)的表面层形成p+型集电极层203。然后,在p型基底层210的外周位置形成作为终端区域104的p型的保护环204。
为了减少开关时导致噪声的电压振动,该IGBT 200从表面侧向背面侧较深的位置处的n型掺杂浓度进行控制。该图11中示出了质子注入后,通过氢气氛退火而促进质子的施主生成的状态。载流子浓度控制是在比较低的加速电压下,使用在硅中能够得到较深的飞程的质子注入而形成n型层201a。该n型层201a成为通过质子注入而形成的电场终止层,具有比n-漂移区域(n-型半导体基板201)更高的杂质浓度。
在p型基底层210和n型发射层209上设置有发射电极202,在p+型集电极层203的下表面(IGBT 200的背面)设置有集电极206。另外,活性部110是接通IGBT时电流流通的区域,终端区域104是缓和n-型半导体基板(n-漂移区域)201的主面侧的电场,并保持耐压的区域。在终端区域104,例如设置有作为浮动的p型区域的p型保护环204和与保护环204电连接的作为导电膜的场板(FP)207。205是层间绝缘膜,214是绝缘层。
如上所述,根据第5实施方式,能够得到与第1实施方式相同的效果。
(第6实施方式)
接下来,作为第6的实施方式,对电场终止层的位置进行说明。基于质子注入的电场终止层当然不限于形成一个,还可以形成多个。以下说明在多次质子注入中,第一段电场终止层的质子峰位置的优选位置。所谓第一段电场终止层,在二极管的情况下是指n+型阴极层,在IGBT的情况下是指从成为p+型集电极层侧的基板背面向深度方向位于最深的位置的电场终止层。
图15是一般的二极管的反向恢复时的振荡波形。在阳极电流为额定电流的1/10以下的情况下,存储载流子少,所以有时在反向恢复结束的跟前发生振荡。将阳极电流固定为某个值,采用不同电源电压VCC使二极管反向恢复。此时,若电源电压VCC超过某预定的值,则在阴极-阳极间电压波形中,超过通常的过冲电压的峰值后,产生附加的过冲。然后,该附加的过冲(电压)成为触发点,之后的波形发生振动。若电源电压VCC进一步超过该预定的值,则附加的过冲电压进一步增加,之后的振动的振幅也增加。如此,将电压波形开始振动的阈值电压称为振荡开始阈值VRRO。该VRRO越高,表示二极管在反向恢复时不振荡,因而优选。
对于振荡开始阈值VRRO而言,取决于二极管的从p型阳极层与n-漂移区域之间的pn结扩散到n-漂移区域的耗尽层端(严格来说,由于存在空穴,所以是空间电荷区域端)在多个质子峰中最初到达的第一段质子峰的位置。其理由如下。反向恢复时耗尽层从表面侧的p型阳极层扩散到n-漂移区域时,通过耗尽层端到达第一个电场终止层,从而其扩展被抑制,存储载流子的输出变弱。其结果,载流子的枯竭被抑制,振荡受到抑制。
反向恢复时的耗尽层从p型阳极层与n-漂移区域之间的pn结朝向阴极电极沿深度方向扩散。因此,耗尽层端最初到达的电场终止层的峰位置成为最接近p型阳极层与n-漂移区域之间的pn结的电场终止层。因此,将n-型半导体基板的厚度(被阳极电极与阴极电极夹住的部分的厚度)设定为W0,将耗尽层端最初到达的电场终止层的峰位置的、从阴极电极与n-型半导体基板的背面之间的界面起算的深度(以下,称为距背面的距离)设定为X。其中,导入距离指标L。距离指标L可以用下述的(1)式表示。
[数学式1]
图17是表示本发明的半导体装置中耗尽层最初到达的电场终止层的位置条件的图表。图19表示具有多个电场终止层的二极管的说明图。图19(a)中示出了形成有多个电场终止层3的二极管的剖视图。图19(b)中示出了沿图19(a)的切断线B-B'的净掺杂浓度分布。在成为n-漂移区域1的n-型半导体基板的表面侧形成p型阳极层52,在背面侧形成n+型阴极层53。符号51为阳极电极,符号54为阴极电极。在n-漂移区域1的内部形成例如3段电场终止层3。另外,距离基板背面最深的电场终止层3的峰位置离基板背面的距离X为50μm。这是根据图17所示的图表将距离指标L设定为58.2μm,将后述的γ设定为1.2的情况。另外,如图19(b)所示的L的箭头表示例如距离p型阳极层52与n-漂移区域1之间的pn结的距离(长度)。
图18是表示具有多个电场终止层的IGBT的说明图。图18(a)中示出形成了多个电场终止层3的IGBT的剖视图。图18(b)中示出沿图18(a)的切断线A-A'的净掺杂浓度分布。在成为n-漂移区域1的n-型半导体基板的表面侧形成p型基底层33,在背面侧形成p集电极层4。符号2为n+发射层,符号23为p型基底层33与n-漂移区域1之间的pn结,符号31为发射电极,符号32为集电极。另外,符号38为n缓冲层,符号41为层间绝缘膜,符号42为栅电极,符号43为栅极绝缘膜。在n-漂移区域1的内部例如形成3段电场终止层3。距离基板背面最深的电场终止层3的峰位置离基板背面的距离X为50μm。这是根据图17所示的图表将距离指标L设定为58.2μm,将后述的γ设定为1.2的情况。另外,图18(b)中示出的L的箭头表示例如距离p型基底层33与n-漂移区域1之间的pn结23的距离(长度)。
接下来,对二极管的反向恢复振荡进行说明。上述(1)式所示的距离指标L是在反向恢复时阴极-阳极间电压VAK变成电源电压VCC时,表示从p型阳极层与n-漂移区域之间的pn结扩散到n-漂移区域的耗尽层(正确来讲是空间电荷区域)的端部(耗尽层端)离该pn结的距离的指标。平方根的内部的分数中,分母表示反向恢复时的空间电荷区域(简单而言是耗尽层)的空间电荷密度。公知的泊松式用divE=ρ/ε表示,E为电场强度,ρ为空间电荷密度且用ρ=q(p-n+Nd-Na)表示。q为基元电荷,p为空穴浓度,n为电子浓度,Nd为施主浓度,Na为受体浓度,ε为半导体的介电常数。特别是,施主浓度Nd是将n-漂移区域在深度方向积分,再除以被积分的区间的距离的平均浓度。
该空间电荷密度ρ以反向恢复时贯通空间电荷区域(耗尽层)的空穴浓度p和n-漂移区域的平均的施主浓度Nd记述,电子浓度与这些相比低到可以忽略的程度,由于不存在受体,所以可以表示成ρ≒q(p+Nd)。此时的空穴浓度p由二极管的分断电流决定,特别是由于假定为以元件的额定电流密度通电的状况,因此用p=JF/(qvsat)表示,JF为元件的额定电流密度,vsat为载流子的速度在预定的电场强度中饱和的饱和速度。
用距离x对上述泊松式进行二重积分,作为电压V是E=-gradV(公知的电场E与电压V的关系),所以如果恰当地采取边界条件,则V=(1/2)(ρ/ε)x2。在此,将该电压V是额定电压BV的1/2时得到的空间电荷区域的长度x作为上述的距离指标L。其原因是,对于逆变器等实机中,将成为电压V的运行电压(电源电压VCC)设为额定电压的一半左右。电场终止层通过使掺杂浓度与n-漂移区域相比为高浓度,从而具有使反向恢复时扩展的空间电荷区域的延伸难以在电场终止层中扩展的功能。二极管的阳极电流因处于电路上其它位置的IGBT的MOS栅极的接通而从分断电流开始减少时,耗尽层最初到达的电场终止层的峰位置如果恰好为该空间电荷区域的长度,则在存储载流子残存于n-漂移区域的状态下,能够抑制空间电荷区域的延伸,因此残存载流子的输出被抑制。
用公知的PWM逆变器电动驱动例如IGBT模块时,在实际的反向恢复动作中电源电压VCC和/或分断电流并不固定而是可变的。因此,在这样的情况下,在耗尽层最初到达的电场终止层的峰位置的优选位置,有必要设置某种程度的宽度。发明人等研究的结果,耗尽层最初到达的电场终止层的峰位置离背面的距离X为如图17中示出的表。图17中示出额定电压分别为600V~6500V时,耗尽层端最初到达的电场终止层的峰位置离背面的距离X。其中,X=W0-γL,γ为系数。表示使该系数γ在例如0.7~1.6内变化时的X。
如图17所示,各额定电压中,以使元件(二极管)具有比额定电压高10%左右的耐压的方式,进行安全设计。然后,设定如图17所示那样的n-型半导体基板的总厚(通过研磨等削薄后的完成时的厚度)以及n-漂移区域的平均比电阻,以使通态电压、反向恢复损耗分别足够低。平均是指包含电场终止层的整个n-漂移区域的平均浓度和比电阻。通过额定电压,额定电流密度JF也成为如图17所示的典型值。额定电流密度JF被设定成使由额定电压与额定电流密度JF之积确定的能量密度大概为一定的值,大致是图17所示的值。使用这些值,根据上述(1)式计算距离指标L时,距离指标L是图17中记载的值。耗尽层端最初到达的电场终止层的峰位置离背面的距离X是从n-型半导体基板的厚度W0中减去相对于该距离指标L将γ设为0.7~1.6的值的值。
相对于这些距离指标L和n-型半导体基板的厚度W0的值,能够使反向恢复振荡被充分抑制的、耗尽层端最初到达的电场终止层的峰位置距背面的距离X如下所述。图14是关于使电压波形开始振动的阈值电压示出的特性图。图14中是通过典型的一些额定电压Vrate(600V、1200V、3300V)示出振荡开始阈值VRRO相对于该γ的依赖性。此处,纵轴是将振荡开始阈值VRRO用额定电压Vrate标准化的值。可知在γ为1.5以下,3个额定电压Vrate均能使振荡开始阈值VRRO急剧变高。
如上所述,在逆变器等实机中,将成为电压V的动作电压(电源电压VCC)设为额定电压Vrate的一半左右,因此将电源电压VCC设定为额定电压Vrate的一半时,至少要避免发生二极管的反向恢复振荡。换言之,VRRO/Vrate的值需要为0.5以上。由图14可知,在γ为0.2以上且1.5以下的情况下VRRO/Vrate的值为0.5以上,所以优选至少将γ设定为0.2~1.5。
另外,在未图示的600V~1200V之间(800V或1000V等)、1200V~3300V的间(1400V、1700V、2500V等)、以及3300V以上(4500V、6500V等)的情况下,都没有大幅度偏离图14所示的3个曲线,表示与该3个曲线相同的依赖性(振荡开始阈值VRRO相对于γ的值)。由图17可知,γ为0.7~1.4的范围内,任意的额定电压Vrate都是能够充分提高振荡开始阈值VRRO的区域。
若γ变得比0.7小,则虽然振荡开始阈值VRRO为额定电压Vrate的大致80%以上,但电场终止层接近p型基底层,所以有时产生元件的雪崩耐压变得比额定电压Vrate小的情况。因此,γ优选为0.7以上。另外,若γ变得比1.4大,则振荡开始阈值VRRO从额定电压Vrate的约70%迅速减少,容易产生反向恢复振荡。因此,γ优选为1.4以下。γ更优选为0.8~1.3的范围内,γ进一步优选为0.9~1.2的范围内,在该范围时,能够使元件的雪崩耐压比额定电压Vrate充分高的同时,使振荡开始阈值VRRO最高。
该图14中重要的点是即使在任意的额定电压Vrate,能够充分提高振荡开始阈值VRRO的γ的范围几乎相同(0.7~1.4)。其原因是,将耗尽层最初到达的电场终止层的峰位置距背面的距离X的范围设定为以W0-L(γ=1)为中心是最有效的。包含γ=1.0时最有效的理由在于,功率密度(额定电压Vrate与额定电流密度JF之积)为大致恒定(例如1.8×105~2.6×105VA/cm2)。换言之,进行关断等开关动作时,元件的电压变成相当于额定电压Vrate时,空间电荷区域端的距离(深度)大致与上述(1)式表示的距离指标L相同,如果在该距离指标L的位置存在距离背面最深的电场终止层的峰位置(即γ约为1.0),则能够抑制开关时的振荡。而且,由于功率密度大致恒定,所以距离指标L与额定电压Vrate成比例。由此,无论在何种额定电压Vrate,只要是将γ=1包含在大致中心的范围,则能够充分提高振荡开始阈值VRRO,能够最大地提高反向恢复时的振荡抑制效果。
综上所述,通过使耗尽层端最初到达的电场终止层的峰位置距背面的距离X设为上述范围,反向恢复时二极管能够残存足够的存储载流子,能够抑制振荡现象。因此,即便在任意的额定电压Vrate下,耗尽层端最初到达的电场终止层的峰位置距背面的距离X可以使距离指标L的系数γ设在上述的范围。由此,能够有效抑制反向恢复时的振荡现象。
另外,图17中,额定电压为600V以上时,如上述那样使距背面最深的第一个(第1段)电场终止层距离背面的深度为γ=1左右的情况下,可知距离指标L在任意的额定电压Vrate下都比20μm深。即,使用于形成距离背面最深的第一段质子峰的质子的飞程Rp距离基板背面比15μm还深,设为20μm以上的理由是,为了真正最大限度地提高该振荡抑制效果。
综上所述,为了得到良好的交换特性,需要在距离n-型半导体基板的背面至少比15μm还深的区域形成电场终止层。应予说明,关于上述的距离指标L的思考方式和γ的优选的范围不仅适用于二极管中,在IGBT中也可以是相同的范围。换言之,只要用关断振荡代替反向恢复振荡即可,关于振荡发生的难易度和抑制的作用效果也类似。
(第7实施方式)
接下来,作为第7实施方式,对本发明的半导体装置的制造方法中的质子的加速能量进行说明。为了以满足上述的γ的范围的方式,实际上用质子注入形成具有耗尽层最初到达的电场终止层的峰位置距基板背面的距离X的该电场终止层,可以由图16所示的特性图确定质子的加速能量。图16是表示本发明的半导体装置的质子的飞程与质子的加速能量之间的关系的特性图。
发明人等反复进行了深入的研究,其结果,发现质子的飞程Rp(电场终止层的峰位置)和质子的加速能量E,将质子的飞程Rp的对数log(Rp)设定为x,将质子的加速能量E的对数log(E)设定为y时,有下述(2)式的关系。
y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474…(2)
图16是表示上述(2)式的特性图,表示用于得到质子的所希望的飞程Rp的质子的加速能量。图16的横轴为质子的飞程Rp的对数log(Rp),表示与log(Rp)的轴数值的下侧的括弧内对应的飞程Rp(μm)。另外,纵轴为质子的加速能量E的对数log(E),表示与log(E)的轴数值的左侧的括弧内对应的质子的加速能量E。上述(2)式是将通过实验等得到的、质子的飞程Rp的对数log(Rp)和加速能量的对数log(E)的各值用x(=log(Rp))的4次多项式拟合的式子。
应予说明,使用上述的拟合式根据所希望的质子的平均飞程Rp算出质子注入的加速能量E(以下,称为计算值E),并用该加速能量的计算值E将质子注入到硅基板的情况下的、实际的加速能量E'与实际上利用扩展电阻测定法(SRA法)等而得到的平均飞程Rp'(质子峰位置)之间的关系,可以认为满足如下关系。
相对于加速能量的计算值E,如果实际的加速能量E'为E±10%左右的范围,则实际的平均飞程Rp'也在相对于所希望的平均飞程Rp为±10%程度的范围,在测定误差的范围内。因此,实际的平均飞程Rp'相对于所希望的平均飞程Rp的偏差对二极管或IGBT的电特性带来的影响足够小,是可以忽略的程度。因此,只要实际的加速能量E'在计算值E±10%的范围内,实际的平均飞程Rp'可以判定为实质上与设定的平均飞程Rp相同。或,如果相对于将实际的加速能量E'代入上述(2)式而算出的平均飞程Rp而言,实际的平均飞程Rp'在±10%以内,也没有问题。
在实际的加速器中,加速能量E和平均飞程Rp均可以在上述的范围(±10%),所以即使认为实际的加速能量E'和实际的平均飞程Rp'满足用所希望的平均飞程Rp和计算值E表示的上述(2)式所示的的拟合式,也完全没有问题。并且,偏差和/或误差的范围相对于平均飞程Rp在±10%以下即可,适当地在±5%时,则可以认为完全满足上述(2)式。
通过使用上述(2)式,可以求出得到所希望的质子的飞程Rp所需要的质子的加速能量E。上述的用于形成电场终止层的质子的各加速能量E也使用上述(2)式,实际上与采用公知的扩展电阻测定法(SRA法)测定用上述的加速能量E'照射质子的试样的实测值也非常一致。因此,通过使用上述(2)式,能够以极高的精度、基于质子的飞程Rp预测所必要的质子的加速能量E。
(第8实施方式)
接下来,作为第8的实施方式,对本发明的半导体装置的反向恢复波形的说明进行说明。图21是表示本发明的半导体装置的反向恢复波形的特性图。图21中表示根据第1实施方式制成的本发明(以下,称为实施例1)的反向恢复波形和不进行质子注入仅电子束照射的比较例的反向恢复波形。额定电压为1200V,FZ硅基板的掺杂浓度(平均浓度)Nd、和研磨后的FZ硅基板的完成厚度W0如图17所示。距离基板背面最深的电场终止层的γ为1。电子束照射条件在本发明中将剂量设定为300kGy,将加速能量设定为5MeV。比较例中将剂量设定为60kGy。本发明和比较例的额定电流密度(图17的1200V一栏)中的正向电压下降为1.8V。试验条件是将电源电压VCC设定为800V,将初期的稳定的阳极电流设定为额定电流(电流密度×活性面积约1cm2),将斩波电路中与二极管、驱动用IGBT(相同的1200V)、中间电容器的浮游电感设定为200nH。
由图21可知,实施例1与比较例相比,反向恢复峰电流小,相对于电源电压VCC产生高电压的过冲电压也小200V左右。即,本发明的反向恢复波形是所谓的软恢复波形。其表示即使利用高速而容易变成硬恢复的电子束照射进行寿命控制,也能够实现极软的波形,是以往(比较例)中得不到的效果。
对于这样的本发明中可观察到的效果的作用(理由),参照图20进行说明。图20是表示本发明的半导体装置的载流子寿命的特性图。图20中,对于实施例1的二极管,阳极电极的相对于深度方向的净掺杂浓度、点缺陷浓度、以及载流子寿命。本发明能够实现软恢复化的理由被推测为,对通过电子束照射而导入的点缺陷(空穴(V)、多个空穴(VV)),利用通过来自基板背面的质子注入而导入的氢原子使悬挂键为终端。促进载流子的生成·消失的缺陷以点缺陷为主,是以空穴(V)·多个空穴(VV)为主体的能量中心(Center)。点缺陷中形成有悬挂键。其中,通过从基板背面注入质子进行退火(热处理),从而缺陷被缓和,返回至接近正常的结晶状态的状态。此时,将悬挂键以周边的氢原子为终端。由此,以空穴(V)和多个空穴(VV)为主体的中心消失。另一方面,由氢原子诱发的施主(氢引起施主)由于空穴(V)+氧(O)+氢(H)的VOH缺陷是主体,所以通过质子注入不仅悬挂键以氢原子为终端,而且也形成了VOH缺陷。即,对施主形成最有贡献的VOH缺陷的形成是使以空穴(V)和多个空穴(VV)为主体的点缺陷消失的原因。这被推测为在降低作为漏电流和/或载流子再结合的原因的空穴(V)和多个空穴(VV)的密度的同时促进VOH施主的生成。
此处,通常是在由锭制造硅晶圆切成晶片状的阶段,使晶片中包含氧。例如在由纯多晶硅制造的FZ晶片中,含氧为1×1015/cm3~1×1016/cm3左右。对于由以CZ晶片为原料的多晶硅制造的FZ晶片,含氧1×1016/cm3~1×1017/cm3左右。这些被含有的氧对VOH缺陷的O有贡献。
应予说明,作为现有技术,广而周知的是几乎不形成施主仅以减少寿命为目的的质子注入,但该质子注入大量残留了以空穴(V)和多个空穴(VV)为主体的缺陷,所以推测VOH缺陷相对地几乎不形成。这方面与通过基于本发明的来自基板背面的质子注入和氢致施主的电场终止层的形成、和基于电子束照射的使悬挂键以氢原子为终端的效果而得到的以空穴(V)和多个空穴(VV)为主体的缺陷的减少有很大的不同。
由于这样的现象,点缺陷密度如图20的中段所示,从p型阳极层到电场终止层为止基于电子束照射的点缺陷充分残留,形成同样的寿命分布。此时的寿命例如为0.1μs以上且3μs以下的程度。另一方面,在从电场终止层至基板背面的阴极侧,由于质子的注入,距离基板背面50μm左右和比其进一步接近阴极侧的位置,氢浓度增加。该氢原子以悬挂键为终端,因而点缺陷浓度减少。由此,形成了电场终止层的深度区域(距离背面50μm深度~基板背面表层)的寿命与比其浅的区域的寿命相比长,例如为10μs左右。该值是不进行电子束照射时的寿命值(10μs以上)、或是与其充分近的值。由此,能够使未图示的少数载流子(该場合空穴)的浓度分布成为在阳极侧充分低、在阴极侧充分高的分布,能够实现对二极管的软恢复特性极理想的载流子浓度分布。
综上所述,对基板的深度方向通过电子束照射导入点缺陷,通过来自基板背面的质子注入形成由氢致施主构成的电场终止层,从而能够减少形成了电场终止层的区域的以空穴(V)和多个空穴(VV)为主体的点缺陷,能够使寿命分布成为对软恢复特性有效的分布。
产业上的可利用性
综上所述,本发明的半导体装置的制造方法对例如产业用或汽车用马达控制、发动机控制中所使用的功率半导体装置有用。
符号说明
100 半导体装置(二极管)
101 n-型半导体基板
101a n层(电场终止层)
101b n+型阴极层(n+层)
102 p型阳极层
104 终端区域
105 阳极电极
106 阴极电极
107 场板
108 绝缘层
200 半导体装置(IGBT)

Claims (20)

1.一种半导体装置的制造方法,其特征在于,包含:
研磨工序,从背面对第一导电型的半导体基板进行研磨;
注入工序,从所述半导体基板的经研磨后的背面直接对所述半导体基板进行质子注入;
形成工序,在所述注入工序后,通过退火炉对所述半导体基板进行退火处理,在所述半导体基板的内部,形成比所述半导体基板具有更高的杂质浓度的第一导电型的第一半导体区域,
所述形成工序在使所述退火炉处于氢气氛,并将该氢的容积浓度设为0.5%以上且小于4.65%的条件下进行,
由所述质子注入的注入能量决定的质子的飞程在所述半导体基板内。
2.根据权利要求1所述的半导体装置的制造方法,其特征在于,包括:照射工序,对所述半导体基板照射电子束,在整个所述半导体基板导入点缺陷,
使所述第一半导体区域的所述点缺陷比所述半导体基板的所述第一半导体区域以外的部分的所述点缺陷少。
3.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述半导体装置为二极管,所述第一导电型的所述第一半导体区域为n型的电场终止层,所述半导体基板的所述第一半导体区域以外的部分为漂移层。
4.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述半导体装置为绝缘栅双极型晶体管,所述第一导电型的所述第一半导体区域为n型的电场终止层,所述半导体基板的所述第一半导体区域以外的部分为漂移层。
5.根据权利要求3所述的半导体装置的制造方法,其特征在于,将所述氢的容积浓度设定为能够使所述半导体基板的从所述n型的电场终止层到阴极电极为止的区域的载流子浓度达到与基板浓度相同的浓度。
6.根据权利要求4所述的半导体装置的制造方法,其特征在于,将所述氢的容积浓度设定为能够使所述半导体基板的从所述n型的电场终止层到集电极为止的区域的载流子浓度达到与基板浓度相同的浓度。
7.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述退火处理的退火温度为比300℃高且在450℃以下。
8.根据权利要求7所述的半导体装置的制造方法,其特征在于,所述退火处理的退火温度为比340℃高且在400℃以下。
9.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述退火处理的处理时间为1个小时~10个小时。
10.根据权利要求9所述的半导体装置的制造方法,其特征在于,所述退火处理的处理时间为3个小时~7个小时。
11.根据权利要求9所述的半导体装置的制造方法,其特征在于,所述退火处理的处理时间为5个小时以下。
12.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述质子注入的质子的注入量为3×1012/cm2~5×1014/cm2
13.根据权利要求12所述的半导体装置的制造方法,其特征在于,所述质子注入的质子的注入量为1×1013/cm2~1×1014/cm2
14.根据权利要求1所述的半导体装置的制造方法,其特征在于,将所述质子注入的质子的注入能量E的对数log(E)设为y,将所述质子注入的质子的飞程Rp的对数log(Rp)设为x时,满足y=-0.0047x4+0.0528x3-0.2211x2+0.9923x+5.0474。
15.根据权利要求1所述的半导体装置的制造方法,其特征在于,在所述形成工序中,将所述氢的容积浓度设为1.0%以上且4.0%以下进行。
16.根据权利要求3所述的半导体装置的制造方法,其特征在于,将所述氢的容积浓度设定为能够使所述半导体基板的从所述n型的电场终止层到阴极电极为止的区域的载流子浓度达到基板浓度以上的浓度。
17.根据权利要求4所述的半导体装置的制造方法,其特征在于,将所述氢的容积浓度设定为能够使所述半导体基板的从所述n型的电场终止层到集电极为止的区域的载流子浓度达到基板浓度以上的浓度。
18.根据权利要求2所述的半导体装置的制造方法,其特征在于,在照射所述电子束后,包含对所述半导体基板进行热处理的热处理工序。
19.根据权利要求1所述的半导体装置的制造方法,其特征在于,所述质子注入的质子从所述半导体基板的背面起算的飞程为15μm以上。
20.根据权利要求19所述的半导体装置的制造方法,其特征在于,使q为基元电荷,使Nd为所述漂移层的平均浓度,使εs为所述半导体基板的介电常数,使Vrate为额定电压,使JF为额定电流密度,使vsat为载流子的速度在预定的电场强度下达到饱和时的饱和速度,用下述式(1)表示距离指标L,
将所述质子注入的质子从所述半导体基板的背面起算的飞程设为X,将所述半导体基板的厚度设为W0,X=W0-γL,γ为0.2以上且1.5以下,
[数学式1]
L = ϵ s V r a t e q ( J F qv s a t + N d ) ... ( 1 ) .
CN201610812676.XA 2012-03-19 2013-03-14 半导体装置的制造方法 Active CN106887385B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-062750 2012-03-19
JP2012062750 2012-03-19
CN201380005366.1A CN104040692B (zh) 2012-03-19 2013-03-14 半导体装置的制造方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201380005366.1A Division CN104040692B (zh) 2012-03-19 2013-03-14 半导体装置的制造方法

Publications (2)

Publication Number Publication Date
CN106887385A true CN106887385A (zh) 2017-06-23
CN106887385B CN106887385B (zh) 2020-06-12

Family

ID=49222600

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201380005366.1A Active CN104040692B (zh) 2012-03-19 2013-03-14 半导体装置的制造方法
CN201610812676.XA Active CN106887385B (zh) 2012-03-19 2013-03-14 半导体装置的制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201380005366.1A Active CN104040692B (zh) 2012-03-19 2013-03-14 半导体装置的制造方法

Country Status (5)

Country Link
US (1) US9530672B2 (zh)
EP (1) EP2790208B1 (zh)
JP (1) JP6020553B2 (zh)
CN (2) CN104040692B (zh)
WO (1) WO2013141141A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101982737B1 (ko) * 2012-03-30 2019-05-27 후지 덴키 가부시키가이샤 반도체 장치의 제조방법
JP6037012B2 (ja) * 2013-06-26 2016-11-30 富士電機株式会社 半導体装置および半導体装置の製造方法
US9419116B2 (en) * 2014-01-22 2016-08-16 Alexei Ankoudinov Diodes and methods of manufacturing diodes
US9224876B2 (en) * 2014-01-24 2015-12-29 Alexei Ankoudinov Fast switching diodes and methods of manufacturing those diodes
JP6237921B2 (ja) * 2014-09-30 2017-11-29 富士電機株式会社 半導体装置および半導体装置の製造方法
DE112015000206T5 (de) 2014-10-03 2016-08-25 Fuji Electric Co., Ltd. Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US20160126308A1 (en) * 2014-10-31 2016-05-05 Global Power Technologies Group, Inc. Super-junction edge termination for power devices
CN104392912B (zh) * 2014-11-05 2017-11-10 中国东方电气集团有限公司 一种在半导体器件中形成n型埋层的方法
DE102014116666B4 (de) * 2014-11-14 2022-04-21 Infineon Technologies Ag Ein Verfahren zum Bilden eines Halbleiterbauelements
JP6109432B2 (ja) * 2015-04-02 2017-04-05 三菱電機株式会社 電力用半導体装置の製造方法
US9806186B2 (en) * 2015-10-02 2017-10-31 D3 Semiconductor LLC Termination region architecture for vertical power transistors
EP3353814B1 (en) * 2015-11-27 2019-07-10 ABB Schweiz AG Area efficient floating field ring termination
CN106935498B (zh) * 2015-12-30 2019-09-13 节能元件控股有限公司 绝缘栅双极晶体管的背面场栏的低温氧化层制作方法
CN107452621B (zh) * 2016-05-31 2021-07-20 无锡华润微电子有限公司 快恢复二极管及其制造方法
DE102016112139B3 (de) * 2016-07-01 2018-01-04 Infineon Technologies Ag Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Halbleiterkörper
JP6756376B2 (ja) * 2016-11-16 2020-09-16 富士電機株式会社 半導体装置
US11676996B2 (en) 2017-07-19 2023-06-13 Mitsubishi Electric Corporation Method of manufacturing semiconductor device, and semiconductor device
DE112019000094T5 (de) * 2018-03-19 2020-09-24 Fuji Electric Co., Ltd. Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
IT201800007263A1 (it) * 2018-07-17 2020-01-17 Sensore ottico a bassa potenza per applicazioni di consumo, industriali e automobilistiche
DE102018129467A1 (de) * 2018-11-22 2020-05-28 Infineon Technologies Ag Verfahren zum herstellen eines halbleiterbauelements
WO2020149354A1 (ja) * 2019-01-18 2020-07-23 富士電機株式会社 半導体装置および半導体装置の製造方法
JP7246983B2 (ja) * 2019-03-20 2023-03-28 株式会社東芝 半導体装置
CN113544857A (zh) * 2019-09-11 2021-10-22 富士电机株式会社 半导体装置以及制造方法
CN113711364A (zh) 2019-10-11 2021-11-26 富士电机株式会社 半导体装置和半导体装置的制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS592346A (ja) * 1982-06-28 1984-01-07 Semiconductor Res Found 半導体集積回路
JPH09260639A (ja) 1996-03-27 1997-10-03 Hitachi Ltd シリコン半導体装置の製造方法
JP4728508B2 (ja) * 2001-06-11 2011-07-20 株式会社東芝 縦型電力用半導体素子の製造方法
DE102004047749B4 (de) 2004-09-30 2008-12-04 Infineon Technologies Austria Ag Halbleiterbauteil Diode und IGBT sowie dafür geeignetes Herstellungsverfahren
DE102005026408B3 (de) 2005-06-08 2007-02-01 Infineon Technologies Ag Verfahren zur Herstellung einer Stoppzone in einem Halbleiterkörper und Halbleiterbauelement mit einer Stoppzone
JP5396689B2 (ja) 2006-09-07 2014-01-22 富士電機株式会社 半導体装置およびその製造方法
JP5320679B2 (ja) 2007-02-28 2013-10-23 富士電機株式会社 半導体装置およびその製造方法
JP5203667B2 (ja) 2007-10-16 2013-06-05 トヨタ自動車株式会社 半導体装置の製造方法
EP2793266B1 (en) 2011-12-15 2020-11-11 Fuji Electric Co., Ltd. Method for manufacturing a semiconductor device
WO2013141221A1 (ja) 2012-03-19 2013-09-26 富士電機株式会社 半導体装置の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007055352A1 (ja) * 2005-11-14 2007-05-18 Fuji Electric Device Technology Co., Ltd. 半導体装置およびその製造方法
WO2011052787A1 (ja) * 2009-11-02 2011-05-05 富士電機システムズ株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
EP2790208A4 (en) 2015-06-17
EP2790208A1 (en) 2014-10-15
CN104040692A (zh) 2014-09-10
JP6020553B2 (ja) 2016-11-02
CN104040692B (zh) 2016-11-09
US9530672B2 (en) 2016-12-27
WO2013141141A1 (ja) 2013-09-26
US20150050798A1 (en) 2015-02-19
EP2790208B1 (en) 2020-12-02
CN106887385B (zh) 2020-06-12
JPWO2013141141A1 (ja) 2015-08-03

Similar Documents

Publication Publication Date Title
CN106887385A (zh) 半导体装置的制造方法
JP6844635B2 (ja) 半導体装置
CN104054159B (zh) 半导体装置的制造方法
CN103946985B (zh) 半导体装置及半导体装置的制造方法
CN104054178B (zh) 半导体装置的制造方法
CN103946983B (zh) 半导体装置和半导体装置的制造方法
CN103999225B (zh) 半导体装置及其制造方法
CN104620391B (zh) 半导体装置及其制造方法
CN103890920B (zh) 半导体装置以及半导体装置的制造方法
CN104145326B (zh) 半导体装置的制造方法
CN106463528B (zh) 碳化硅半导体装置的制造方法
JP5087828B2 (ja) 半導体装置の製造方法
JP5033335B2 (ja) 半導体装置およびそれを用いたインバータ装置
CN107408576A (zh) 半导体装置及半导体装置的制造方法
CN109065441A (zh) 半导体装置及半导体装置的制造方法
CN106062966A (zh) 半导体装置及半导体装置的制造方法
CN107431087A (zh) 半导体装置及其制造方法
CN107275395A (zh) 半导体装置及其制造方法
JP2008010846A (ja) 半導体装置及び半導体電力変換装置
JP5672269B2 (ja) 半導体装置の製造方法
CN104716174B (zh) 半导体器件以及用于制造半导体器件的方法
JP2014220516A (ja) 半導体装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant