JPH09260639A - シリコン半導体装置の製造方法 - Google Patents
シリコン半導体装置の製造方法Info
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- JPH09260639A JPH09260639A JP8071788A JP7178896A JPH09260639A JP H09260639 A JPH09260639 A JP H09260639A JP 8071788 A JP8071788 A JP 8071788A JP 7178896 A JP7178896 A JP 7178896A JP H09260639 A JPH09260639 A JP H09260639A
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- silicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
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- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1012—Base regions of thyristors
- H01L29/1016—Anode base regions of thyristors
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Abstract
(57)【要約】
【課題】ベベル型またはメサ型のシリコン高耐圧サイリ
スタペレットの側部端面にチャンネルストップ層を形成
し、長期信頼性を向上させる。 【解決手段】シリコンサイリスタペレットを、主接合形
成後、周辺部に局所的にプロトンをイオン打ち込みし低
温熱処理し結晶中のプロトンを局所的にドナ化させ低抵
抗のチャンネルストップ層を形成する。 【効果】シリコン基板のパターニングの困難な結晶内部
の場所に、簡単なプロセスでチャンネルストップ層が形
成できる。
スタペレットの側部端面にチャンネルストップ層を形成
し、長期信頼性を向上させる。 【解決手段】シリコンサイリスタペレットを、主接合形
成後、周辺部に局所的にプロトンをイオン打ち込みし低
温熱処理し結晶中のプロトンを局所的にドナ化させ低抵
抗のチャンネルストップ層を形成する。 【効果】シリコン基板のパターニングの困難な結晶内部
の場所に、簡単なプロセスでチャンネルストップ層が形
成できる。
Description
【０００１】
【発明の属する技術分野】本発明は、高耐圧シリコン半
導体装置の製造方法に係り、特に長期信頼性に優れた高
耐圧サイリスタの簡単かつ安定な製造方法に関する。
導体装置の製造方法に係り、特に長期信頼性に優れた高
耐圧サイリスタの簡単かつ安定な製造方法に関する。
【０００２】
【従来の技術】シリコン半導体装置では、特性改善・長
期信頼性向上を目的としてｐｎ接合に逆バイアス印加時
の空乏層の拡がりを限定するためにチャンネルストップ
が設けられている。一般に基板と同じ導電型で抵抗率が
やや低い層を設けることにより、空乏層の拡がりをその
低抵抗層で限定する作用があり、特に表面露出部で外部
の影響を受け難くし長期信頼性を向上させる効果があ
る。
期信頼性向上を目的としてｐｎ接合に逆バイアス印加時
の空乏層の拡がりを限定するためにチャンネルストップ
が設けられている。一般に基板と同じ導電型で抵抗率が
やや低い層を設けることにより、空乏層の拡がりをその
低抵抗層で限定する作用があり、特に表面露出部で外部
の影響を受け難くし長期信頼性を向上させる効果があ
る。
【０００３】この種の方式に関連するものには、例え
ば、特公昭43−22734号，特公昭55−138833号，特願平6
−163881 号等が挙げられる。
ば、特公昭43−22734号，特公昭55−138833号，特願平6
−163881 号等が挙げられる。
【０００４】また、シリコン半導体基板の局所的な低抵
抗層の形成方法としては、各種ドーパントの選択拡散
（イオン打ち込み）法が最も一般的であり、その他、ド
ープドシリコン膜の選択堆積法、結晶中の酸素の局所ド
ナー化法等々が知られている。シリコン結晶中にイオン
打ち込みされたプロトンが、アニールによりドナー化す
ることは、プロシーディングス オブ １９８８ イン
ターナショナル シンポジウム オン パワー セミコ
ンダクター デバイシズ ｐ１４７−１５２（Proceedi
ngs of 1988 International Symposium on Power Semic
onductorDevices，Tokyo，p147−152）等において論じ
られている。
抗層の形成方法としては、各種ドーパントの選択拡散
（イオン打ち込み）法が最も一般的であり、その他、ド
ープドシリコン膜の選択堆積法、結晶中の酸素の局所ド
ナー化法等々が知られている。シリコン結晶中にイオン
打ち込みされたプロトンが、アニールによりドナー化す
ることは、プロシーディングス オブ １９８８ イン
ターナショナル シンポジウム オン パワー セミコ
ンダクター デバイシズ ｐ１４７−１５２（Proceedi
ngs of 1988 International Symposium on Power Semic
onductorDevices，Tokyo，p147−152）等において論じ
られている。
【０００５】
【発明が解決しようとする課題】上記従来技術において
は、チャンネルストップとして作用する局所的に制御さ
れた低抵抗層は、（ａ）合金法，（ｂ）拡散・イオン打
ち込み法，（ｃ）酸化によるドーパントの偏析を用いる
方法，（ｄ）結晶中の酸素のドナー化による方法などが
用いられている。しかし、これらの方法は低抵抗層（チ
ャンネルストップ層）の抵抗率・深さ・領域等の制御が
難しい。特に、主接合に影響を及ぼさずに所定の抵抗率
の幅と深さのチャンネルストップ層を形成することはプ
ロセスの自由度が小さく高精度の制御が難しい。シリコ
ン基板の側部端面からの形成は、選択された領域のため
のパターニング方法が非常に難しい。またチャンネルス
トップ層の近傍は空乏層の拡がり領域であり、結晶歪や
汚染に対して極めて敏感であり、精密な熱処理が必要で
ある。
は、チャンネルストップとして作用する局所的に制御さ
れた低抵抗層は、（ａ）合金法，（ｂ）拡散・イオン打
ち込み法，（ｃ）酸化によるドーパントの偏析を用いる
方法，（ｄ）結晶中の酸素のドナー化による方法などが
用いられている。しかし、これらの方法は低抵抗層（チ
ャンネルストップ層）の抵抗率・深さ・領域等の制御が
難しい。特に、主接合に影響を及ぼさずに所定の抵抗率
の幅と深さのチャンネルストップ層を形成することはプ
ロセスの自由度が小さく高精度の制御が難しい。シリコ
ン基板の側部端面からの形成は、選択された領域のため
のパターニング方法が非常に難しい。またチャンネルス
トップ層の近傍は空乏層の拡がり領域であり、結晶歪や
汚染に対して極めて敏感であり、精密な熱処理が必要で
ある。
【０００６】本発明の目的は、チャンネルストップ層を
簡単に形成する方法を提供することにある。
簡単に形成する方法を提供することにある。
【０００７】また、本発明の目的は、シリコン半導体基
板のチャンネルストップ層用の低抵抗率層を、主接合形
成後に所定の値に精密に制御することにより、特性の優
れた素子の製造方法を提供することにある。
板のチャンネルストップ層用の低抵抗率層を、主接合形
成後に所定の値に精密に制御することにより、特性の優
れた素子の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的は、シリコン基
板の主表面から局所的にプロトンをイオン打ち込みし、
低温で熱処理することにより、結晶中の水素をドナー化
させて抵抗率の正確に制御された層を形成することによ
り達成される。
板の主表面から局所的にプロトンをイオン打ち込みし、
低温で熱処理することにより、結晶中の水素をドナー化
させて抵抗率の正確に制御された層を形成することによ
り達成される。
【０００９】ｎ型シリコン単結晶に高エネルギーのプロ
トンをイオン打ち込みすると、プロトンの飛程付近即ち
プロトンの停止位置付近は局所的な結晶欠陥の生成によ
り、結晶の抵抗率は非常に高くなる。
トンをイオン打ち込みすると、プロトンの飛程付近即ち
プロトンの停止位置付近は局所的な結晶欠陥の生成によ
り、結晶の抵抗率は非常に高くなる。
【００１０】二百数十℃以上の比較的低温の熱処理によ
り結晶欠陥はほぼ回復し（高濃度のイオン打ち込みでは
転位などの残留欠陥が残る）、抵抗率もほぼ元の値に戻
る。この領域は結晶のライフタイムの局所制御として利
用されている。
り結晶欠陥はほぼ回復し（高濃度のイオン打ち込みでは
転位などの残留欠陥が残る）、抵抗率もほぼ元の値に戻
る。この領域は結晶のライフタイムの局所制御として利
用されている。
【００１１】更に熱処理すると抵抗率は元の値より低下
する。これは、結晶中に打ち込まれた水素がドナー化さ
れるためである。
する。これは、結晶中に打ち込まれた水素がドナー化さ
れるためである。
【００１２】約５００℃以上の熱処理では残留欠陥は完
全に回復し、結晶の抵抗率もほぼ元の値に回復する。こ
れは結晶中に局所的に打ち込まれていた水素が結晶中や
結晶外に拡散してしまい、ほぼプロトン打ち込み前の状
態に戻るためである。この現象は、ドナー化工程のやり
直しを可能とする。
全に回復し、結晶の抵抗率もほぼ元の値に回復する。こ
れは結晶中に局所的に打ち込まれていた水素が結晶中や
結晶外に拡散してしまい、ほぼプロトン打ち込み前の状
態に戻るためである。この現象は、ドナー化工程のやり
直しを可能とする。
【００１３】このため、熱処理条件を制御することによ
り、シリコン結晶の抵抗率を局所的に高精度に制御で
き、高精度のチャンネルストップ層を形成できる。この
ため、素子特性、特に長期信頼性の確保が達成できる。
り、シリコン結晶の抵抗率を局所的に高精度に制御で
き、高精度のチャンネルストップ層を形成できる。この
ため、素子特性、特に長期信頼性の確保が達成できる。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。
いて詳細に説明する。
【００１５】実施例１．図１は、本発明による高耐圧サ
イリスタの製造工程毎のシリコンペレットの断面模式図
を示す。
イリスタの製造工程毎のシリコンペレットの断面模式図
を示す。
【００１６】（ａ）は、ｎ型シリコン基板１にｐエミッ
タ層２・ｎベース層３・ｐベース層４・ｎエミッタ層５
の４層構造を形成した状態を示す。シリコン半導体基板
１は、製法ＦＺ（フローティングゾーン）、面方位〈１
１１〉、導電型ｎ型、抵抗率５００〜５６０Ω−cm（リ
ン濃度０.９ 〜１×１０13atoms／cm3）、直径１５０m
m、厚み１.５mm である。ｐエミッタ層２及びｐベース
層４はアルミニウムを拡散し、拡散深さは８５μｍであ
る。ｎエミッタ層５はシリコン酸化膜をマスクとしてリ
ンを深さ３５μｍ選択拡散して形成する。
タ層２・ｎベース層３・ｐベース層４・ｎエミッタ層５
の４層構造を形成した状態を示す。シリコン半導体基板
１は、製法ＦＺ（フローティングゾーン）、面方位〈１
１１〉、導電型ｎ型、抵抗率５００〜５６０Ω−cm（リ
ン濃度０.９ 〜１×１０13atoms／cm3）、直径１５０m
m、厚み１.５mm である。ｐエミッタ層２及びｐベース
層４はアルミニウムを拡散し、拡散深さは８５μｍであ
る。ｎエミッタ層５はシリコン酸化膜をマスクとしてリ
ンを深さ３５μｍ選択拡散して形成する。
【００１７】更に、両主表面に電極用アルミニウム層
６，７が蒸着・パターニングされている。
６，７が蒸着・パターニングされている。
【００１８】（ｂ）は、上記シリコン半導体基板１の周
辺部にプロトン８をイオン打ち込みし、その後熱処理し
ｎ型チャンネルストップ層９を形成した状態を示す。
辺部にプロトン８をイオン打ち込みし、その後熱処理し
ｎ型チャンネルストップ層９を形成した状態を示す。
【００１９】プロトンのイオン打ち込みは、サイクロト
ロンを用い、加速電圧１０ＭｅＶ、ドーズ量１×１０13
ions／cm2 である。ウエハ中心部は直径１２９φのシリ
コンウエハで遮蔽し、周辺部のみイオン打ち込みする。
打ち込み深さの中心値は740μｍ、深さ方向の打ち込み
幅は約８０μｍである。ドーズ量は、以下の熱処理条件
にも依存するが、４×１０11ions／cm2（ドナー化濃度
１×１０13atoms／cm3)以上が適している。
ロンを用い、加速電圧１０ＭｅＶ、ドーズ量１×１０13
ions／cm2 である。ウエハ中心部は直径１２９φのシリ
コンウエハで遮蔽し、周辺部のみイオン打ち込みする。
打ち込み深さの中心値は740μｍ、深さ方向の打ち込み
幅は約８０μｍである。ドーズ量は、以下の熱処理条件
にも依存するが、４×１０11ions／cm2（ドナー化濃度
１×１０13atoms／cm3)以上が適している。
【００２０】熱処理は、雰囲気（９５％Ｎ2＋５％
Ｈ2）、温度４３５℃、時間４５min である。これによ
り、最小抵抗率２０Ω−cm（不純物濃度に換算すると、
最大２.５×１０14atoms／cm3）のチャンネルストップ
層９が形成できる。
Ｈ2）、温度４３５℃、時間４５min である。これによ
り、最小抵抗率２０Ω−cm（不純物濃度に換算すると、
最大２.５×１０14atoms／cm3）のチャンネルストップ
層９が形成できる。
【００２１】（ｃ）は、上記シリコン半導体基板１の側
部端面を加工した状態を示す。端面におけるｐｎ接合の
電界強度を緩和させるためである。シリコン半導体基板
１の中心を軸として、１３５φのペレッタイジングし、
その後、回転させながら、側面を楔型砥石で研磨し、更
に、フッ酸・硝酸混合液でエッチングし、研磨面の歪層
を除去した。
部端面を加工した状態を示す。端面におけるｐｎ接合の
電界強度を緩和させるためである。シリコン半導体基板
１の中心を軸として、１３５φのペレッタイジングし、
その後、回転させながら、側面を楔型砥石で研磨し、更
に、フッ酸・硝酸混合液でエッチングし、研磨面の歪層
を除去した。
【００２２】図２にシリコンウエハ１の周辺部の形状を
縦横同じ縮（倍）尺で示す（半導体素子の断面図は通
常、縦横比や縦方向でも局所的な縮尺がデフォオルメさ
れており、正確な形状を表していない）。図から読み取
れる様に、ｎ+ チャンネルストップ層９はウエハ１の面
内では周辺部で、厚み方向では中央部に薄く伸展する層
であり、端面方向からや通常のドーパントでウエハ表面
から形成するのは非常に困難であることが判る。これに
対し本実施例では、このようなｎ+ チャンネルストップ
層９を比較的容易に形成することができる。
縦横同じ縮（倍）尺で示す（半導体素子の断面図は通
常、縦横比や縦方向でも局所的な縮尺がデフォオルメさ
れており、正確な形状を表していない）。図から読み取
れる様に、ｎ+ チャンネルストップ層９はウエハ１の面
内では周辺部で、厚み方向では中央部に薄く伸展する層
であり、端面方向からや通常のドーパントでウエハ表面
から形成するのは非常に困難であることが判る。これに
対し本実施例では、このようなｎ+ チャンネルストップ
層９を比較的容易に形成することができる。
【００２３】（ｄ）は、更に上記シリコン半導体基板１
の側部端面にパッシベーション膜１０を形成した状態を
示す。パッシベーション膜１０は、ポリイミド樹脂をコ
ーティングし、更に放電防止用にシリコーンゴムを塗布
後、約２１０℃で硬化する。
の側部端面にパッシベーション膜１０を形成した状態を
示す。パッシベーション膜１０は、ポリイミド樹脂をコ
ーティングし、更に放電防止用にシリコーンゴムを塗布
後、約２１０℃で硬化する。
【００２４】パッケージング後、本実施例による高耐圧
サイリスタは、初期耐圧９.２ｋＶ、直流電圧印加試験
(印加電圧８ｋＶ，接合温度１２５℃，試験時間１００
０ｈ)後の耐圧及びリーク電流の変化が認められなかっ
た。
サイリスタは、初期耐圧９.２ｋＶ、直流電圧印加試験
(印加電圧８ｋＶ，接合温度１２５℃，試験時間１００
０ｈ)後の耐圧及びリーク電流の変化が認められなかっ
た。
【００２５】図３は、プロトンのイオン打ち込み後の熱
処理温度とシリコン基板の抵抗率の関係を示す。グラフ
の横軸はウエハの深さ方向、縦軸は拡がり抵抗分布であ
る。いずれも熱処理の雰囲気は（９５％Ｎ2＋５％
Ｈ2）、時間４５min である。
処理温度とシリコン基板の抵抗率の関係を示す。グラフ
の横軸はウエハの深さ方向、縦軸は拡がり抵抗分布であ
る。いずれも熱処理の雰囲気は（９５％Ｎ2＋５％
Ｈ2）、時間４５min である。
【００２６】（ａ）プロトン打ち込み前の状態で、ウエ
ハ内の拡がり抵抗分布はほぼ均一である。
ハ内の拡がり抵抗分布はほぼ均一である。
【００２７】（ｂ）プロトン打ち込み直後の状態で、プ
ロトンの飛程（約７４０μｍ）付近の抵抗が著しく高
く、そして表面近傍の抵抗もやや高くなっている。これ
は、プロトンが結晶中のシリコン原子に弾性衝突し、弾
き飛ばされたシリコン原子核が次々とシリコン原子を弾
き飛ばしていきカスケード的に欠陥が発生し、複雑な結
晶欠陥を生じたためである。プロトンの照射エネルギー
を選択することにより、シリコン結晶中の任意に深さに
局所的に結晶欠陥生成を制御できる。
ロトンの飛程（約７４０μｍ）付近の抵抗が著しく高
く、そして表面近傍の抵抗もやや高くなっている。これ
は、プロトンが結晶中のシリコン原子に弾性衝突し、弾
き飛ばされたシリコン原子核が次々とシリコン原子を弾
き飛ばしていきカスケード的に欠陥が発生し、複雑な結
晶欠陥を生じたためである。プロトンの照射エネルギー
を選択することにより、シリコン結晶中の任意に深さに
局所的に結晶欠陥生成を制御できる。
【００２８】（ｃ）２５０℃でアニールした状態を示
す。シリコン結晶の表面近傍の抵抗はほぼもとの値に回
復したが、内部の抵抗はやや少し回復したのみで局所欠
陥はほとんど残っている。
す。シリコン結晶の表面近傍の抵抗はほぼもとの値に回
復したが、内部の抵抗はやや少し回復したのみで局所欠
陥はほとんど残っている。
【００２９】（ｄ）２８０℃でアニールした状態を示
す。打ち込まれたプロトンがドナー化し、抵抗が低下し
ている様子が見られる。この段階ではまだ結晶内部の局
所欠陥は残っており、少数キャリアのライフタイムも低
下している。
す。打ち込まれたプロトンがドナー化し、抵抗が低下し
ている様子が見られる。この段階ではまだ結晶内部の局
所欠陥は残っており、少数キャリアのライフタイムも低
下している。
【００３０】（ｅ）及び（ｆ）３００℃及び４００℃で
アニールした状態を示す。前の段階と同様打ち込まれた
プロトンがドナー化し、抵抗が低下している様子が見ら
れる。この段階ではまだ結晶内部の局所欠陥はほとんど
アニールされている。
アニールした状態を示す。前の段階と同様打ち込まれた
プロトンがドナー化し、抵抗が低下している様子が見ら
れる。この段階ではまだ結晶内部の局所欠陥はほとんど
アニールされている。
【００３１】（ｇ）及び（ｈ）４５０℃及び４８０℃で
アニールした状態を示す。プロトンがドナー化し、抵抗
が低下しているが、プロトンの拡散によりピークの幅が
拡がっている様子が見られる。なお、４５０℃付近のア
ニールではシリコン結晶中の酸素（結晶成長時や酸化拡
散等の高温プロセス中に拡散導入される）がドナー化す
ることが知られており、耐圧不良等の素子特性劣化を引
き起こす場合あるため注意が必要である。
アニールした状態を示す。プロトンがドナー化し、抵抗
が低下しているが、プロトンの拡散によりピークの幅が
拡がっている様子が見られる。なお、４５０℃付近のア
ニールではシリコン結晶中の酸素（結晶成長時や酸化拡
散等の高温プロセス中に拡散導入される）がドナー化す
ることが知られており、耐圧不良等の素子特性劣化を引
き起こす場合あるため注意が必要である。
【００３２】（ｉ）及び（ｊ）５００℃及び５５０℃で
アニールした状態を示す。プロトンの拡散により結晶の
抵抗の変化はほとんど見られなくなっている。
アニールした状態を示す。プロトンの拡散により結晶の
抵抗の変化はほとんど見られなくなっている。
【００３３】熱処理温度や熱処理時間を選定することに
より、シリコン基板の抵抗率を制御することができるこ
とが判る。なお、後工程の熱処理を考慮して、イオン打
ち込み後の熱処理温度や時間を調節することは当然であ
る。
より、シリコン基板の抵抗率を制御することができるこ
とが判る。なお、後工程の熱処理を考慮して、イオン打
ち込み後の熱処理温度や時間を調節することは当然であ
る。
【００３４】図３においては、プロトンのドナー化が認
められる２８０℃〜４８０℃((ｄ）〜（ｈ))の温度条件
から、所望の耐圧特性が得られる条件を選択することが
好ましい。
められる２８０℃〜４８０℃((ｄ）〜（ｈ))の温度条件
から、所望の耐圧特性が得られる条件を選択することが
好ましい。
【００３５】図４は、他の側部端面形状のサンプルにチ
ャンネルストップ層を形成した状態を示す。凹型端面の
みならず、凸型端面，メサ型端面にも効果的に熱処理で
きる。
ャンネルストップ層を形成した状態を示す。凹型端面の
みならず、凸型端面，メサ型端面にも効果的に熱処理で
きる。
【００３６】シリコン結晶中のプロトンのドナー化によ
る抵抗率の制御は、前述のように約５００℃以上の熱処
理により元に回復させることができるため、やり直しも
可能である。
る抵抗率の制御は、前述のように約５００℃以上の熱処
理により元に回復させることができるため、やり直しも
可能である。
【００３７】
【発明の効果】本発明によれば、加工しにくい場所に、
簡単な方法で、しかも高精度に、チャンネルストップ層
を形成でき、素子の長期信頼性を向上させる効果があ
る。
簡単な方法で、しかも高精度に、チャンネルストップ層
を形成でき、素子の長期信頼性を向上させる効果があ
る。
【図１】図１（ａ)〜(ｄ）は本発明の一実施例の製造工
程を示す断面模式図。
程を示す断面模式図。
【図２】図１の本発明の一実施例の工程中の断面模式図
の詳細図。
の詳細図。
【図３】図３（ａ)〜(ｊ）は熱処理によるシリコン結晶
中に打ち込まれたプロトンのドナー化の様子を示す線
図。
中に打ち込まれたプロトンのドナー化の様子を示す線
図。
【図４】図４は本発明の他の実施例を示す断面模式図で
ある。
ある。
１…シリコン半導体基板、２…ｐエミッタ層、３…ｎベ
ース層、４…ｐベース層、５…ｎエミッタ層、８…プロ
トン、９…ｎ型チャンネルストップ層、３０…ベベル型
端面、４０…メサ型端面。
ース層、４…ｐベース層、５…ｎエミッタ層、８…プロ
トン、９…ｎ型チャンネルストップ層、３０…ベベル型
端面、４０…メサ型端面。
Claims (3)
- 【請求項１】少なくともｐｎｐ３層構造より成り、ｐｎ
接合がシリコン基板の側部端面に露出しているシリコン
半導体基体において、上記ｐｎ接合を形成するｎ型層の
厚み方向の中心付近でペレットの外周部に局所的にプロ
トン（水素イオン）をイオン注入して熱処理し抵抗率を
低下させチャンネルストップ層を形成したことを特徴と
するシリコン半導体装置の製造方法。 - 【請求項２】ｐ型エミッタ層・ｎ型ベース層・ｐ型ベー
ス層・ｎ型エミッタ層の４層及び電極から成り、ベベル
型またはメサ型の端面構造を有するシリコンサイリスタ
ペレットにおいて、ｎ型ベース層のベベル面またはメサ
面の露出部となる領域に局所的にプロトンをイオン注入
し加熱して抵抗率を低下させチャンネルストップ層を形
成することを特徴とするシリコン半導体装置の製造方
法。 - 【請求項３】請求項１及び２において、ｎ型シリコン半
導体基板の抵抗率を低下させる領域には４×１０11ions
／cm2 以上の濃度の水素イオンが打ち込みされ、２８０
〜４８０℃の範囲の温度で熱処理されることを特徴とす
るシリコン半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071788A JPH09260639A (ja) | 1996-03-27 | 1996-03-27 | シリコン半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8071788A JPH09260639A (ja) | 1996-03-27 | 1996-03-27 | シリコン半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260639A true JPH09260639A (ja) | 1997-10-03 |
Family
ID=13470674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8071788A Pending JPH09260639A (ja) | 1996-03-27 | 1996-03-27 | シリコン半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260639A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156299A (ja) * | 1999-11-26 | 2001-06-08 | Fuji Electric Co Ltd | 半導体装置及びその製造方法 |
| JP2007173675A (ja) * | 2005-12-26 | 2007-07-05 | Toyota Central Res & Dev Lab Inc | 半導体装置とその製造方法 |
| JP2009524227A (ja) * | 2006-01-20 | 2009-06-25 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| US7799662B2 (en) | 2005-11-14 | 2010-09-21 | Fuji Electric Systems Co., Ltd. | Power semiconductor device with soft switching characteristic and manufacturing method for same |
| WO2013141221A1 (ja) | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
| WO2013141141A1 (ja) | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2014138173A (ja) * | 2013-01-18 | 2014-07-28 | Shi Exaination & Inspection Ltd | 半導体装置の製造方法、及び基板処理システム |
| JP2015216371A (ja) * | 2014-05-09 | 2015-12-03 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体デバイスを形成するための方法および半導体デバイス |
| JP2016009868A (ja) * | 2014-06-24 | 2016-01-18 | インフィネオン テクノロジーズ アーゲーＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ Ａｇ | 半導体ウエハを処理するための方法 |
| JP2019134069A (ja) * | 2018-01-31 | 2019-08-08 | 三菱電機株式会社 | 半導体装置、電力変換装置及び半導体装置の製造方法 |
-
1996
- 1996-03-27 JP JP8071788A patent/JPH09260639A/ja active Pending
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| JP2013153183A (ja) * | 2006-01-20 | 2013-08-08 | Infineon Technologies Austria Ag | 酸素含有半導体ウェハの処理方法、および半導体素子 |
| JP2015122521A (ja) * | 2006-01-20 | 2015-07-02 | インフィネオン テクノロジーズ オーストリア アクチエンゲゼルシャフト | 半導体素子 |
| WO2013141141A1 (ja) | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
| WO2013141221A1 (ja) | 2012-03-19 | 2013-09-26 | 富士電機株式会社 | 半導体装置の製造方法 |
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| US9947761B2 (en) | 2012-03-19 | 2018-04-17 | Fuji Electric Co., Ltd. | Production method for semiconductor device |
| US10566440B2 (en) | 2012-03-19 | 2020-02-18 | Fuji Electric Co., Ltd. | Production method for semiconductor device |
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| JP2019134069A (ja) * | 2018-01-31 | 2019-08-08 | 三菱電機株式会社 | 半導体装置、電力変換装置及び半導体装置の製造方法 |
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |