JP2013153183A - 酸素含有半導体ウェハの処理方法、および半導体素子 - Google Patents

酸素含有半導体ウェハの処理方法、および半導体素子 Download PDF

Info

Publication number
JP2013153183A
JP2013153183A JP2013044811A JP2013044811A JP2013153183A JP 2013153183 A JP2013153183 A JP 2013153183A JP 2013044811 A JP2013044811 A JP 2013044811A JP 2013044811 A JP2013044811 A JP 2013044811A JP 2013153183 A JP2013153183 A JP 2013153183A
Authority
JP
Japan
Prior art keywords
semiconductor
wafer
zone
thermal process
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013044811A
Other languages
English (en)
Inventor
Schulze Hans-Joachim
シュルツ,ハンス−ヨアヒム
Strack Helmut
シュトラック,ヘルムート
Mauder Anton
マウダー,アントン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies Austria AG
Original Assignee
Infineon Technologies Austria AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from DE102006002903A external-priority patent/DE102006002903A1/de
Application filed by Infineon Technologies Austria AG filed Critical Infineon Technologies Austria AG
Publication of JP2013153183A publication Critical patent/JP2013153183A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26Bombardment with radiation
    • H01L21/263Bombardment with radiation with high-energy radiation
    • H01L21/265Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/322Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
    • H01L21/3221Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
    • H01L21/3225Thermally inducing defects using oxygen present in the silicon body for intrinsic gettering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • H01L29/0878Impurity concentration or distribution
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/66704Lateral DMOS transistors, i.e. LDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843Source or drain regions of field-effect devices
    • H01L29/0847Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873Drain regions
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Ceramic Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Element Separation (AREA)
  • Photovoltaic Devices (AREA)
  • Thyristors (AREA)
  • Recrystallisation Techniques (AREA)

Abstract

【課題】ウェハの表面付近の表面付近の領域に向かい合うウェハ領域内に高濃度の酸素析出物を有するゾーンが形成される酸素含有ウェハの処理方法を提供する。
【解決手段】垂直パワー半導体素子は、チョクラルスキー法に従って形成されていると共に酸素析出物の低い半導体ゾーン103を有する半導体基板100'を備えた半導体基材と、上記素子がオフ状態において駆動された際に逆電圧に耐え得るように設計されており、且つ、少なくとも部分的には、酸素析出物の低い上記半導体ゾーン103内に配置されており、且つ、水素誘起ドナーによって形成されたn型基本ドーピングを有している、素子ゾーン23とを有している。
【選択図】図5

Description

発明の詳細な説明
〔技術的背景〕
本発明は、酸素含有半導体ウェハの処理方法に関する。
半導体素子の形成に必要な、例えばシリコン単結晶など半導体単結晶の公知の形成方法は、いわゆるフロートゾーン法(FZ法)またはチョクラルスキー法(CZ法)である。これらの方法によって形成された単結晶半導体ロッドから円盤状の半導体ウェハが切断され、半導体素子形成の基礎が作られる。CZ法は、FZ法よりも費用効率が高いが、その形成方法に起因して単結晶の酸素濃度(通常は数1017原子/cmの範囲内)が高いという不都合点を有している。
半導体ウェハの形成および処理方法中に行われる熱プロセスは、ウェハ内に高濃度で存在する酸素によって、いわゆる酸素析出物が生成されるという効果を有している。これらは、半導体結晶内の酸素凝集体または酸素欠損凝集体を意味していると理解されるべきである。これらの析出物は、とりわけ、素子形成方法中にウェハ内に移動し得る重金属原子のための溝中心として機能する。しかしこのような析出物は、半導体素子の能動素子ゾーン内に存在している場合、自由電荷キャリアの再結合中心として機能するという性質、および、電荷キャリア対の生成中心として機能するという性質によって、素子特性に障害をもたらす。これによって、最終的には、素子の逆動作中に流れる漏れ電流が増加する。
上述の理由により、CZウェハは、さらなる処理が施されなければ、数百ボルトの絶縁耐力を有するパワー素子を形成するための適性は限定的である。さらなる処理が施されていないCZウェハは、逆電圧に耐え得るパワー素子の領域(例えば、MOSFETのドリフトゾーン、またはIGBTのn型ベース)が内部に形成されるさらなる(酸素欠乏)半導体層が、複雑かつコスト負担の大きいエピタキシー法を用いて形成される半導体基板としてのみ、上記素子に対して適切である。
CZウェハの表面付近の領域内において酸素析出物を防ぎ、能動素子ゾーン形成のために上記領域を使用できるようにするために、様々な方法が存在する。同時に、酸素析出物は、より深くに位置する領域内において意図的に形成される。これらの酸素析出物は、当該領域内において、ウェハ内に導入される(特に、好ましくない)不純物(例えば重金属原子)のための「内在的な溝中心」として作用する。
ウェハの表面付近の領域内において酸素析出物を防ぐ公知の一方法は、熱プロセスによってウェハの表面付近の領域外へ拡散される酸素原子の性質を利用し、ウェハの当該領域内における酸素濃度を低下させる工程から成る。
US6、849、119B2(Falster)には、CZ半導体ウェハに熱プロセスを施す方法が記載されている。当該熱プロセスでは、ウェハの背面が窒化雰囲気に曝露され、ウェハの前面が非窒化雰囲気に曝露され、そしてこの熱処理によって結晶空孔が形成される。構築される最大の空孔形状は、前面よりも背面に近い位置に位置する。次に、800℃および1000℃の温度でウェハにさらなる熱処理が施され、これによって、空孔濃度の高い領域内に酸素析出物が生じる。
US5、882、989(Falster)またはUS5、994、761(Falster)には、表面に隣接するウェハの領域内に、低析出物半導体ゾーンを形成する目的でウェハを処理するさらなる方法が記載されている。
EP0769809A1(Schulze)には、酸化処理のためにウェハ内に注入される格子間シリコンの性質を利用して、ウェハ内の空孔濃度を低減する方法が記載されている。
Wondrak, W.: "Einsatz von Protonenbestrahlung in der Technologie der Leistungshalbleiter", ["Use of proton irradiation in the technology of power semiconductors"], in: Archiv fur Elektrotechnik,1989, Volume 72, pages 133-140には、プロトン照射を用いて半導体材料にn型ドーピングを施した後に熱工程を行う方法について記載されている。
〔概要〕
本発明は、半導体素子の形成に役立ち、ウェハの表面付近の領域内において酸素析出物を防ぎ、好ましくは上記表面付近の領域に向かい合うウェハ領域内に高濃度の酸素析出物を有するゾーンが形成される、酸素含有ウェハの処理方法を提示することを目的としている。
この目的は、請求項に係る方法によって達成される。従属請求項は、有利な構成に関する。
第1の面と、当該第1の面に向かい合う第2の面と、当該第1の面に隣接する第1の半導体領域と、当該第2の面に隣接する第2の半導体領域とを含む酸素含有半導体ウェハの本発明に係る処理方法の典型的な一実施形態では、上記ウェハの第2の面に高エネルギー粒子を照射することによって、上記ウェハの第2の半導体領域内に結晶欠陥(例えば空孔、二重空孔、または空孔/酸素複合体)が形成される。次に、第1の熱プロセスが行われて、上記ウェハが700℃〜1100℃の温度に所定時間加熱される。
上記第1の熱プロセス中に、例えば、高価数の空孔(V)と酸素(O)との複合体(例えばOV複合体)が上記第2の半導体領域内に形成される。上記第2の半導体領域は結晶欠陥濃度が高く、従って、上記第1の半導体領域よりも結晶格子空孔の濃度が高い。上記空孔/酸素複合体は、さらなる酸素原子または酸素イオンあるいはさらなる空孔/酸素複合体が付着される核生成種として機能し、従って、上記第2の半導体領域内に安定的な酸素凝集体を生じさせる。これら空孔/酸素複合体または酸素凝集体は、半導体ウェハ内に存在する不純物(例えば重金属原子)および格子空孔のための溝中心としてさらに機能する。さらに、第2の半導体領域内における、空孔と酸素との複合体および酸素凝集体の上記溝効果によって、第1の半導体領域から第2の半導体領域へと格子空孔が拡散し、これによって第1の半導体領域から格子空孔が激減する。第1の半導体領域内に格子空孔が存在していなければ、当該半導体領域内には、酸素析出物が全くまたはほとんど形成されない。このため、上記第1の面に隣接する第1の半導体領域内に、酸素析出物の低い半導体ゾーン、いわゆる「露出ゾーン」が生じる。このような半導体ゾーンは、以下では、低析出物ゾーンと称する。
上述した方法によって、実質的に酸素析出物のないゾーンの垂直範囲を、公知の方法の場合よりも大きくすることができる。これは、特に、500Vより高い耐圧を有するように設計され、これに対応して逆電圧に耐え得る素子ゾーン(例えば、MOSFETの場合はドリフトゾーン)の垂直寸法を大きくする必要のある垂直パワー半導体素子に適している。
上述の低析出物ゾーンの形成方法はさらに、従来の方法よりも均質な低析出物ゾーンを形成することができる。注入プロセスは、側方方向(すなわち、注入方向に対して横向き)における注入線量のバラつきがごくわずかであるため、側方方向における空孔濃度の分布を、例えば窒化雰囲気中における従来のRTAプロセス(RTA=高速熱アニーリング)よりも、遥かに均質にすることができる。さらに、注入プロセスは、ウェハ表面上に存在する薄い「寄生」層に対して非感受性であり、これらの層は、ウェハ表面上に作用するRTAプロセス中に、表面反応ひいては空孔形成の速度に重大な影響を与える。
結晶欠陥(特に格子空孔)を形成するために、半導体基材に高エネルギー粒子を照射することによって、第2の半導体領域内に高濃度の格子空孔が形成され、ひいては第2の半導体領域内に高濃度の酸素析出物が形成される。これは、これらの空孔が、酸素の沈殿すなわち析出物の形成を著しく促進するためである。さらに、第2の半導体領域内の空孔濃度を高くすることによって、格子空孔が、第1の半導体領域から第2の半導体領域へと特に効果的に外部拡散する。これらの格子空孔は、ウェハ内部およびウェハ間における高い再現性を有する高エネルギー粒子の照射によって形成することができる。これは、公知の方法よりも優れたさらなる利点である。
窒化雰囲気中での熱プロセスでは、1立方センチメートル(cm)当たり1012〜1013空孔の空孔濃度しか達成できない。しかし、半導体基材にプロトンを照射した場合には、cm当たり1018空孔を上回る空孔濃度を達成することができ、これによって例えば、所望する効果を大幅に増大させることができる。本発明のさらなる利点は、空孔形成のために窒化工程を用いる方法とは対照的に、照射エネルギーおよび照射線量を対応させながら選択することによって、半導体ウェハ内に、実質的にあらゆる所望の空孔分布を構築することができる。特に、半導体結晶の比較的深い位置においても、非常に高い空孔濃度を達成することができる。
照射に用いられる高エネルギー粒子は、特に、非ドーピング粒子、例えばプロトン、希ガスイオン、例えばヘリウムイオン、ネオンイオン、またはアルゴンイオン、または半導体イオン、例えばゲルマニウムイオン、またはシリコンイオンである。しかし、例えばリンイオンなどのドーピング粒子もまた、結晶欠陥を形成する目的で半導体基材に照射する高エネルギー粒子として適している。しかし、特定の照射エネルギーに対する高エネルギー粒子の浸入深さは小さすぎてはならないため、より重い粒子よりも、特定のエネルギーに対して深く浸入する、プロトンまたはヘリウムイオンを用いることが好ましい。
〔図面の簡単な説明〕
本発明の典型的な実施形態について、図面を参照しながらより詳細に説明する。
図1は、本発明に係る半導体ウェハの処理方法を、様々な方法工程において示す図である。
図2は、図1に照らして明らかとなる、本発明に係る方法の一変形例を示す図である。
図3は、CZ半導体ウェハの低析出物半導体ゾーン内に、n型ドープされた半導体ゾーンを形成する方法を示す図である。
図4は、半導体ウェハの第1の面にエピタキシャル層が付着されるさらなる方法工程を実施した後における半導体ウェハを示す図である。
図5は、本発明に係る方法に従って処理された半導体ウェハ内に形成されたパワーMOSFETまたはパワーIGBTの断面における側面図である。
図6は、本発明に係る方法に従って処理された半導体ウェハ内に形成されたパワーダイオードの断面における側面図である。
〔図面の詳細な説明〕
これらの図では、別段の記載がない限り、同一の参照符号は、同一の意味を有する同一のウェハ領域または素子領域を示している。
図1Aは、断面における側面図において、酸素含有半導体ウェハ100の一部を概略的に示している。このウェハは、るつぼ引き上げ法またはチョクラルスキー法によって形成された単結晶から切断されたものであり、以下ではCZウェハと称する。このようなCZウェハの酸素濃度は、通常は5・1017原子/cmを超える。上記ウェハは、ドープされていなくてもよく、あるいは基本ドーピング、特に均質基本ドーピング、例えばn型基本ドーピングが施されていてよく、チョクラルスキー法における単結晶の引き上げ中に、可能な限り早い段階で形成される。特に、上記ウェハには、上記方法の開始時において上記基本ドーピングのみを施すようにしてよい。つまり上記ウェハには、さらなるドープ領域を形成するために、(熱プロセスには常に付随する)注入または拡散処理を事前に施さず、また、ドーパント原子を熱プロセスによって活性化することなく注入する注入処理を事前に施さなくてよい。
ウェハ100は、以下では前面と称される第1の面101と、以下では背面と称される第2の面102とを有している。当該ウェハの結晶格子内に存在する酸素原子は、図1Aにおいて十字形で概略的に示されており、また参照符号11が付されている。結晶格子はまた、チョクラルスキー法の終了後に、上記酸素原子と共に空孔および空孔凝集体を必然的に含んでいる。これらの空孔および空孔凝集体は、図1Aにおいて円形で概略的に示されており、また参照符号12が付されている。上記ウェハの垂直方向において、前面101と隣接する半導体領域は、以下では第1の半導体領域103'と称し、ウェハ100の垂直方向において背面102と隣接する領域は、以下では第2の半導体領域104'と称する。
目的は、前面101に隣接する第1の半導体領域103'内に、酸素析出物の低い半導体ゾーン、すなわち低析出物半導体ゾーン(露出ゾーン)を形成することができる。
この目的のために、図1Bには、本発明に係る方法の典型的な一実施形態が示されている。本実施形態では、ウェハ100に、その背面102を介して高エネルギー粒子を照射することによって、第1の半導体領域103内の空孔濃度よりも第2の半導体領域104'内の空孔濃度の方が高くなるように、第2の半導体領域104'内に結晶欠陥(特に格子空孔)が形成される。空孔濃度の高い半導体ゾーンは、図1Bにおいて参照符号104''で示されている。高エネルギー粒子の照射によって形成される空孔は、以下では、具体的には、単一空孔(V)、二重空孔(VV)、および空孔と酸素との複合体(OV)であるものと理解される。しかし、価数の高い空孔と酸素との複合体、あるいは他の結晶欠陥もまた生じ得る。
ウェハ100に照射する粒子としては、具体的にはプロトン、希ガスイオン、または半導体イオンなどの非ドーピング粒子が適切である。
高エネルギー粒子の照射によって第2の半導体領域104内に空孔が形成された後、第1の熱プロセスが行われる。第1の熱プロセスでは、上記ウェハが、特定の長さの時間、700℃〜1100℃の温度に加熱される。この場合、当該熱プロセスの温度および長さは、空孔濃度の高い第2の半導体領域104''内に、空孔−酸素中心(OV中心)または価数の高い空孔と酸素との複合体が生じるように選択される。上記熱プロセスは、具体的には、少なくとも2つの異なる温度が時間的に連続して設定され、これら各温度が所定の長さの時間保持されるように構成することができる。この場合、これら個々の「温度水平域」の時間の長さは同一であってよく、あるいは異なっていてもよい。
照射および熱プロセスによって形成される空孔−酸素中心は、酸素析出物の核生成種として機能するため、第1の熱プロセス中に、第2の半導体領域104内に安定した酸素凝集体が形成される。これらの核生成種および酸素凝集体は、半導体ウェハ内に存在するか、あるいは後の高温処理中に半導体内に拡散する、重金属原子などの不純物のための溝中心としてさらに機能し、また、格子空孔のための溝中心として機能する。これは、第1の熱プロセス中に、第1の半導体領域103から第2の半導体領域104へ格子空孔が拡散し、これによって第1の半導体領域103内に低空孔半導体ゾーンが生じるという効果を有している。第1の半導体領域103内において空孔が空乏していることによって、第1の半導体領域103内における酸素析出物の発生が軽減され、上記熱プロセスの終了後に、第1の半導体領域103'が低析出物半導体ゾーンを形成する。この低析出物半導体ゾーンは、図1Cにおいて、参照符号103で示されている。
第2の半導体領域104内に存在する核生成種および酸素凝集体は安定しており、例えばウェハ上における半導体素子の形成中に用いられるような後の熱プロセスによって分解されることはない。第1の半導体領域103内に空孔が欠乏していることによって、半導体素子の機能、特にパワー素子の機能に悪影響を与え得る酸素析出物が、上記のような熱プロセス中に第1の半導体領域103内に形成されない。これは、空孔の欠如によって、析出物が形成される可能性が非常に低くなり、および/または、析出物が形成されるのに非常に長い時間がかかるためである。この結果、上述の方法によって形成されるウェハの低析出物半導体ゾーン103は、能動素子ゾーン、特にパワー半導体素子において素子の逆電圧に耐え得る機能を有する素子ゾーンの形成にも特に適している。垂直パワー半導体素子の場合、高い析出物密度を有する第2の半導体領域104は、半導体素子の完成に必要な前面の処理およびいわゆる背面の処理後に除去することができる。電流流れ方向が半導体基材の側方方向である、ラテラル素子の場合、第2の半導体領域は残したままであってもよい。
半導体基材への高エネルギー粒子の照射、および、空孔−酸素中心を形成するための第1の熱プロセスは、時間的に直接連続して行われる必要はないことに留意されたい。以下に説明するように、先に「第1の熱プロセス」と称したプロセスを行う前に、より低い温度で熱プロセスを1つ以上行って、ウェハへの照射後に構築される状態を安定化させてもよい。
照射プロセスの上記熱プロセスは、空孔−酸素中心の形成のため、または安定化のためのみに行われる、専用熱プロセスであってよい。しかし、上記熱プロセスは、例えばウェハ内に素子構造を形成するためなど、さらなる目的を達成するための熱プロセスであってもよい。このような熱プロセスは、例えば、ドーパント注入後にドーパントを活性化させるための熱プロセス、ウェハ内にドーパント原子を内部拡散させるための熱プロセス、あるいは素子構造を標的酸化するための熱プロセスである。
空孔−酸素中心を形成するため、あるいは安定化を図るための上記照射プロセスおよび熱プロセスは、さらに、時間的に近接して行われる必要はない。つまり、具体的には、上記照射プロセスは、ウェハまたは基本的材料の製造業者によって初期の段階において行われてよく、また、1つ以上の熱プロセスは、ウェハから個々の素子を形成する素子製造業者によって後の段階において行われてよい。この場合、既に説明したように、上記熱プロセスは、素子製造業者による形成プロセス内に組み込ませて、素子形成にはいずれにしても必要な熱プロセスであってよい。この場合、ウェハ製造業者によって既に照射され、素子形成の準備が済んだウェハに、空孔−酸素中心を形成するための専用のプロセスを追加的に行う必要はない。従来の方法に比べて、唯一の追加的な方法工程は、ウェハに高エネルギー粒子を照射する工程にある。
ウェハが700℃〜1100℃の温度に加熱される第1の熱プロセスの時間は、1時間から、20時間を越える時間の間であってよい。温度は、780℃〜1020℃であることが好ましく、それぞれ異なる温度において、1つまたは2つの温度水平域が設定されることが好ましい。
一実施形態では、第1の熱プロセス中に、ウェハが、まず780℃〜810℃の温度に第1の長さの時間(10時間未満)加熱し、その後980℃〜1020℃の温度に第2の長さの時間(10時間超)加熱される。例えば、上記第1の長さの時間は5時間であり、上記第2の長さの時間は20時間である。
必要に応じて、ウェハ100が700℃〜1100℃の温度に加熱される「高温法」の前に、350℃〜450℃の低温で5時間〜20時間加熱される「低温処理」を行ってもよい。この低温工程は、酸素析出物のための安定した核生成種を形成するのに適している。低析出物ゾーンを形成するためのこれら熱工程は、不活性ガス雰囲気において行われることが好ましい。
上述した方法では、半導体ウェハに粒子を照射することによって形成される最大空孔濃度は、照射条件を利用して比較的正確に設定することができる。これら照射条とはすなわち、具体的には、用いられる粒子の種類、および粒子が照射される照射エネルギーである。
図1Dは、背面102を介してウェハに高エネルギー粒子を照射する過程における、半導体ウェハ100内の空孔分布を質的に示している。この場合、最大空孔濃度は、照射のいわゆる末端域領域内にある。この領域は、照射粒子が背面102からウェハ100内に浸入する範囲である。図1Dでは、aは、ウェハの背面102からの距離を示しており、a1は、背面102からの最大空孔濃度の距離を示している。この最大空孔濃度の位置a1は照射エネルギーに依存しており、また、2.5MeVの注入エネルギーでプロトンが注入される場合は、背面102から55μm〜60μmの範囲内にある。プロトンの照射は、具体的には、背面102に対して垂直に行うことができ、あるいは、例えば5°〜10°などの傾斜角で行うことができる。
プロトンの注入線量が1014cm-2である場合、末端域領域内における最大空孔濃度は、約7・1018空孔/cmである。領域と背面との間に配置され、これを介してプロトンが照射される半導体領域内では、注入線量が上述と同様である場合、空孔濃度は約5・1017空孔/cmである。
ウェハの垂直方向のおける低析出物半導体ゾーン103の寸法もまた、照射条件、特に照射エネルギーに依存している。上述の方法では、低析出物半導体ゾーン103は、粒子照射によってさらに空孔が形成されない領域内に生じる。この場合、垂直方向における第1の半導体領域103の寸法がより小さいほど、あるいは、第2の半導体領域内における空孔濃度が高いほど、および、第2の半導体領域104の垂直範囲が大きいほど、第1の熱プロセスにおいて、第1の半導体領域内の空孔をより効果的に低減することができる。粒子照射は、照射の末端域領域が、前面101に隣接して形成される低析出物半導体ゾーン103に可能な限り隣接するように行われることが好ましい。従来の照射エネルギーは、ウェハの厚さが400…700…1000μmである場合は、2…5…10MeVの範囲内である。しかし、これより低い照射エネルギー(例えば、70-200KeVの範囲内)を用いて、半導体結晶内に析出物過剰ゾーンを形成することも考えられる。このような照射エネルギーは、市販の注入装置を用いて得ることができる。
粒子照射の実行前に、必要に応じて、ウェハに第2の熱プロセスを施すことができる。当該第2の熱プロセスでは、ウェハは、湿潤雰囲気および/または酸化性雰囲気において、1000℃を超える温度に加熱される。この手順は、冒頭で述べたEP0769809A1によって公知である。この手順は、標的を定めてウェハに格子間シリコン原子を注入する機能を有する。このとき、上記シリコン原子が注入される深さは熱プロセスの長さに依存しており、上記熱プロセスが行われる時間が長いほど、上記深さが大きくなる。上記格子間シリコン原子の注入によって、特に表面付近の半導体ウェハ領域内において、空孔、特に空孔凝集体が低減され、半導体ウェハ内におけるいわゆるD欠陥が排除される。第2の熱プロセスにおける半導体ウェハの予熱処理によって、特に、上述の方法によって処理される複数のウェハの同一の「初期状態」を形成して、同一の方法条件の下で、同一の特性を有するウェハを形成することができる。この手順は、それぞれ異なる複数の単結晶から切断された個々のウェハが、その空孔濃度およびいわゆるD欠陥分布において異なるようにすることができるという理解に基づいている。この手順を行うことによって、特に、先に形成された析出物が分解され、このように処理された半導体結晶内の空孔濃度が下がり、これによって、後の高温工程中に析出物が形成される可能性が大幅に低減される。
上記のような、同一に規定された開始条件は、特に、後の低析出物半導体ゾーンの領域内において望ましいため、上記予熱処理中において、湿潤雰囲気および/または酸化性雰囲気に前面101を曝露するのに十分である。必要であれば、格子間シリコン原子の浸入深さを、半導体ゾーン103の垂直範囲に限定することも可能である。しかし言うまでもなく、この予熱処理中に、ウェハの両方の面101および102を、湿潤雰囲気および/または酸化性雰囲気に曝露してもよい。
さらに、必要に応じて、核生成中心および酸素凝集体が形成される第1の熱プロセス後または前に、ウェハにさらなる熱プロセスを施すことも可能である。上記さらなる熱プロセスでは、酸素原子がウェハの前面101を介して上記第1の半導体ゾーンから外部拡散するように、少なくとも第1の半導体ゾーン103が加熱される。上記さらなる熱プロセスでの温度は、例えば、900℃〜1250℃の範囲内である。上記さらなる熱プロセスによって、低析出物半導体ゾーン103内の酸素濃度がさらに低下し、これによって、後の熱プロセス中に上記半導体ゾーン内に酸素析出物が生じる可能性がさらに低減される。さらに、低析出物半導体ゾーン内の酸素の減少によって、いわゆるサーマルドナーが生じるリスクが低減される。サーマルドナーは、格子間酸素が存在している場合に、400℃〜500℃の温度で熱プロセスが行われている間に結晶格子内に生じ得る。
上述した全ての熱プロセスは、ウェハが炉内において所望の温度まで加熱される従来の炉処理として行うことができる。さらに、これらの熱プロセスはまた、例えばランプまたはレーザビームによってウェハが加熱される、RTA処理(RTA=高速熱アニーリング)として行うことができる。
第2の半導体ゾーン104'内に結晶欠陥を形成するために、さらに、それぞれ異なる注入エネルギーを用いた複数の注入工程を行ってもよい。この場合、さらに、2つの注入プロセスの間に第1の熱プロセスが上述の温度で行われるように、複数の第1の熱プロセスを行ってよい。
図2を参照すると、粒子照射が行われる前に、半導体基材の背面102から伸びるトレンチ110が導入される可能性を示している。後の照射工程において、高エネルギー粒子は、背面102およびトレンチ110を介して、ウェハの第2の半導体領域104内に浸入する。上記トレンチは、さらに、半導体ウェハ100内への高エネルギー粒子の浸入深さに影響を与える可能性がある。
第2の半導体領域104内に格子空孔を形成するための粒子照射に加えて、上記空孔を形成するために、半導体ウェハに熱プロセスを施して、当該ウェハの背面102を窒化雰囲気に曝露する一方で、前面は(例えば酸化物を塗布して)窒化雰囲気から保護することも可能である。窒化雰囲気における上記熱プロセスによって、第2の半導体領域104内に格子空孔が形成される。しかし、得られる空孔濃度は、上述の粒子照射の場合よりも低い。これらの空孔を形成するための上記熱プロセス中では、ウェハは、(例えばRTA工程を用いて)急速に加熱された後、比較的ゆっくりと冷却されることが好ましい。これは、冒頭において述べたUS6、849、119B2に説明されている。窒化雰囲気における熱プロセスを用いた格子空孔の形成は、特に、図2を参照しながら説明した半導体ウェハの背面102から伸びるトレンチ110の形成と関連して適している。
上述の低析出物半導体ゾーンの形成方法はまた、SOI基板の半導体基板内に低析出物半導体ゾーンを形成するのに適している。このようなSOI基板は、公知であるように、半導体基板と、当該半導体基板上に配置された絶縁層と、当該絶縁層上に配置された半導体層とを有している。このような基板は、例えば、半導体基板上に絶縁層と半導体層とがウェハボンディング法によってボンディングされた層構造によって形成することができる。この場合、上記半導体基板は、具体的にはCZウェハであってよい。
図1Aには、CZウェハによるSOI基板の形成を補完する絶縁層302および半導体層301が破線で示されている。上述の方法を用いることによって、絶縁層302に隣接するウェハ100の領域内に、低析出物半導体ゾーンを形成することができる。この手順は、絶縁層に隣接するSOI基板の上記領域内における素子の動作中に電界が構築される場合は、特に有利である。従来では、例えば生成によって生じた逆電流が、許容された精密な許容差である許容限度内に維持されるように、上記領域は、エピタキシャル法によって堆積された半導体層として形成される必要があった。しかし、上述の方法を行うことによって、この複雑かつ費用の掛かるエピタキシャル層の形成を省略することができるか、あるいは、このようなエピタキシャル層を、従来に比べて少なくとも非常に薄く形成することができるため、費用効果も高くなる。
さらに、絶縁層302上の半導体ゾーン301もまた、上述の方法を適用することによって、CZベース材料の低析出物ゾーンとして形成することができる。この目的のためは、ウェハ表面に隣接して低析出物ゾーンが生じるように、後のゾーン301を含むさらなるCZ半導体ウェハに上述の方法が施される。次に、上記さらなるウェハは、半導体基板上にボンディングされ、当該ウェハの低析出物ゾーンが基板100または絶縁層302に面する。上記さらなるウェハの析出物過剰ゾーン(図示せず)は、例えば研削および/またはエッチングによるウェハボンディング後に、再び除去される。
ウェハボンディング法自体は、基本的には公知であるため、この点についてのさらなる説明は省略する。このような方法では、ボンディングされる2つの半導体表面同士が互いに付着され、これらのうち1つまたは両方が酸化される。続いて、これら2つの表面をボンディングするための熱プロセスが行われる。このために従来用いられている温度は、400℃〜1000℃の範囲内である。
上述の方法はまた、SOI基板を形成するいわゆるSIMOX技術と、非常に良く組み合わせることができる。言い換えると、まず上述の方法を用いて低析出物ゾーン103が形成され、次に、酸素注入によってゾーン103内に絶縁層が形成される。
その前面101の領域における上記処理後に析出物を有していないか、あるいは少なくとも低析出物半導体ゾーン103を有している半導体ウェハは、特に垂直パワー素子の形成に適している。これについて後述する。上記ウェハには、基本ドーピング(例えばn型基本ドーピング)が施されていてよい。このドーピングは、チョクラルスキー法の実施中における単結晶の引き上げの過程で、可能な限り早い段階で行われる。低析出物半導体ゾーン103は、特に、パワー素子の逆電圧に耐え得る半導体ゾーンの形成のために機能する。
CZウェハ100の低析出物半導体ゾーン103内に、n型ドープされた半導体ゾーンを形成する方法について、図3A〜図3Cを参照しながら以下に説明する。この方法はさらに、単結晶の引き上げ中にn型基本ドーピングを形成するために用いることができる。しかし、この方法はまた、ドープされていないCZウェハ内に、n型ドープされた半導体ゾーンを形成するために用いることができる。当該n型ドープされた半導体ゾーンは、基本ドープされたゾーンと同様に機能する。つまり、少なくとも垂直範囲の大部分において、垂直方向にほぼ一定のドーピングが施されている。この最後は、特に、単結晶の引き上げ中にウェハの基本ドーピングを形成することによって、酸素析出物に起因する好ましくない結果、特に不均質かつ不十分に再生成可能なドーピングとなるため、有利である。
図3Aを参照すると、上記方法では、ウェハ100の低析出物半導体ゾーン103内に、前面101を介してプロトンが注入される。この場合の注入方向は、前面101に垂直であってよいが、前面101に対して角度を成した方向であってもよい。プロトンを注入することによって、まず、プロトンが通過する低析出物半導体ゾーン103の領域内に結晶欠陥が生じる。さらに、プロトン注入によって、低析出物半導体ゾーン103内にプロトンが導入される。この場合、プロトンが通過して結晶欠陥が生じるゾーンの、前面101から垂直に伸びる方向における寸法は、注入エネルギーに依存している。この場合、当該ゾーンの寸法は、注入エネルギーが高いほど大きくなる。つまり、当該ゾーンの寸法は、プロトンが前面101を介してウェハ100内に浸入する深さが大きいほど、大きくなる。
上記のプロトン照射後には、熱プロセスが行われる。当該熱プロセスでは、ウェハ100が、少なくともプロトンが照射されるゾーンの領域内において、400℃〜570℃の温度に加熱される。これによって、プロトン照射および導入されたプロトンによって形成された結晶欠陥から、水素誘起ドナーが生じる。この熱プロセス中の温度は、450℃〜550℃の範囲内であることが好ましい。
プロトン注入を行うことによって、プロトンが、主に照射の末端域領域内に導入される。前面101から伸びる上記領域の位置は、注入エネルギーに依存している。上記末端域領域は、ウェハ100の垂直方向におけるプロトン注入によって照射された領域の「末端」を形成している。既に説明したように、水素誘起ドナーの形成は、適切な結晶欠陥およびプロトンが存在していることが前提となっている。上記熱プロセスの長さは、主に末端域領域内に導入されたプロトンが、前面101の方向における相当の範囲に拡散し、これによって、低析出物半導体ゾーン103の照射領域内に可能な限り均質なn型ドーピングが形成されるように、選択されることが好ましい。上記熱プロセスの長さは、1時間〜10時間、好ましくは3時間〜6時間である。
上記熱プロセスを行った結果、図3Bを参照すると、ウェハ100の低析出物半導体ゾーン103内に、n型ドープされた半導体ゾーン105が形成される。n型半導体ゾーン105は、ウェハ100の前面101から深さd0まで伸びている。この深さは、上述のように、注入エネルギーに依存している。
図3Cは、n型半導体ゾーン105のドーピング特性を示している。図3Cは、前面101からのドーピング濃度のプロット図である。この図では、nD0は、ドーピング方法が行われる前におけるウェハ100の基本ドーピングを示している。
図3Cに見られるように、前面101から伸びるn型半導体ゾーン105は、ほぼ均質なドーピング特性(ドーピング濃度N)を有している。このドーピング特性は、n型半導体ゾーン105の末端領域内において最高ドーピング濃度NDmaxまで上昇し、そして基本ドーピングND0まで低下している。ドーピングが上昇した後に基本ドーピングまで低下する、n型半導体ゾーンの末端領域は、大部分のプロトンが取り込まれるプロトン注入の末端域領域によって生じる。上記熱プロセスを行うことによって、プロトンの大部分が前面101の方向に拡散し、これによって、プロトンが通過する領域内においてドーピングNが均質となる。半導体内を背面102の方向の深さに拡散するプロトンによって、この領域内にドナーが形成されることはない。これは、当該領域内に、ドナー形成に必要とされる、注入によって誘起された結晶欠陥が存在しないからである。末端域領域内の最高ドーピング濃度NDmaxと、照射された領域内における均質なドーピング濃度Nとの差は、上記熱プロセスの温度および上記熱プロセスの長さに決定的に依存している。ここで、上記差は、熱プロセスの時間が同じである場合は、熱プロセス中の温度が高いほど小さくなり、熱プロセス中の温度が或る所定の温度である場合は、熱プロセスの時間が長いほど小さくなる。上記熱プロセスが、十分に高い温度で十分に長い時間行われた場合、上記差は、ゼロまたは非常に小さくなる傾向がある。
典型的な一実施形態では、上記熱プロセスは、プロトン注入および後の熱処理によって形成されたn型半導体ゾーン105が、n型半導体ゾーン105の少なくとも60%を超える範囲、より好ましくは80%を超える範囲に、半導体基材100の垂直方向に伸びる、少なくともほぼ均質なドーピングを有する領域を含むように選択される。ここで、垂直範囲は、注入が行われる必要と、いわゆる注入の末端域との距離であると見なす。この場合、上記末端域は、注入直後にプロトン濃度が最高となる位置を示している。これに関して、「少なくともほぼ均質なドーピング」は、均質なドーピングの領域内における最高ドーピング濃度と最低ドーピング濃度との比率が、最大で3であることを意味するものと理解される。この比率は、一実施形態では最大で2であり、別の実施形態では最大で1.5または1.2である。
CZウェハの低析出物半導体ゾーン内にn型ドープされた半導体ゾーン105を形成する上述の方法は、このような低析出物半導体ゾーンを形成する所望の任意の方法の後に行うことができる。
低析出物ゾーンを形成するためには、上述の方法に加えて、特にEP 0 769 809 A1に記載されている方法が適している。EP 0 769 809 A1では、CZウェハが、酸化性雰囲気下において、1100℃〜1180℃の温度で、2時間〜5時間酸化される。この場合における酸化は、乾燥雰囲気または湿潤雰囲気下において行うことができる。
上記酸化はまた、特に、例えばPOClなど、酸素含有ガス状ドーパント化合物の雰囲気下において行うことができる。このような酸化中に、ウェハの表面付近の領域にさらに生じるドープ層は、表面上に形成される酸化物層と同様に、当該酸化工程の実施後に除去される。
上記のような酸化方法はさらに、照射プロセスおよび少なくとも1つの熱プロセスを含む上述の方法と、組み合わせることができる。この照射および熱プロセスは、上記酸化方法の後に行われる。
上記酸化方法の実施は、低析出物ゾーンを形成する方法として単独で実施するのか、あるいは照射および熱プロセスと組み合わせて実施するのかに関わらず、不可避的に、ウェハ表面上に酸化物層を形成する。この酸化物層は、必要に応じて、ウェハ内に素子を形成するために必要なさらなる方法工程が行われる前に除去される。
上記酸化物層は、例えばエッチング方法を用いて除去することができる。しかし、ウェハ表面の酸化および酸化物層のエッチングによって、ウェハ表面が、少なくとも集積回路(IC)をさらに形成するには適さない程度に粗くなる。従って、酸化物層が除去された後、さらなる方法工程(例えば、nドープされたゾーン105を形成する方法工程および/または素子を形成する方法工程)が行われる前に、ウェハ表面を研磨することが好ましい。
上述の方法によって形成され、水素誘起ドナーを含むn型ドーピングを有する半導体ゾーン105は、特に、逆電圧に耐え得るパワー半導体素子の半導体ゾーンを形成するのに適している。このようなゾーンは、例えば、MOSFETのドリフトゾーン、IGBTのドリフトゾーンまたはn型ベース、あるいはダイオードのドリフトゾーンまたはn型ベースである。
n型半導体ゾーン105はまた、特に、低析出物ゾーン103が上記ドーピング方法によって均質なn型ドーピングを得るように、酸素凝集体を有する領域104内ににおいてドーピング濃度が最高となるように、形成することができる。
図1A〜図1Cを参照しながら上述した処理方法に関して、この方法では、高エネルギー粒子としてプロトンが用いられた場合に、水素誘起ドナーが形成されることはないことについて追記しておく。これは、当該方法において用いられる温度が、700℃〜1100℃という非常に高い温度であるために、水素誘起ドナーが形成されないからである。
パワー半導体素子形成のためにウェハ100を準備するために、必要に応じて、図4に示されているように、低析出物半導体ゾーン103上の前面101に、単結晶エピタキシャル層200を形成してもよい。エピタキシャル層200のドーピング濃度は、低析出物半導体ゾーン103のドーピング濃度、または低析出物半導体ゾーン103内に存在するn型ドープされた半導体ゾーン105のドーピング濃度、さらに、素子のための要件に適合されることが好ましい。エピタキシャル層200のドーピング濃度は、上記エピタキシャル層を堆積する方法の実施中に周知の方法によって設定されるか、あるいは、必要に応じて、上述の方法に従った適切な加熱処理とプロトン照射とを組み合わせることによって設定される。
上記処理方法を用いて処理された半導体ウェハ100は、図5および図6を参照しながら以下に説明する垂直パワー半導体素子の形成に適している。
パワー半導体素子のための出発材料は、ウェハ100によって形成される。必要に応じて、ウェハ100に、図4を参照しながら説明したエピタキシャル層200を設けることができる。このようなエピタキシャル層200は、以下の説明のために配置されているものと見なす。しかしエピタキシャル層200は、特に、ウェハ100の垂直方向における低析出物半導体ゾーン103の寸法が、能動領域ゾーンを形成するのに十分な大きさである場合、特に、逆電圧に耐え得るパワー半導体素子素子ゾーンを形成するのに十分な大きさである場合においても、省略可能であることに留意されたい。
図5は、断面における側面図において、上述の方法に従って処理されたCZウェハ100上に形成された垂直パワーMOSFETを示している。当該MOSFETは、半導体基材を有している。当該半導体基材は、処理されたウェハ(図1〜図4内のウェハ100)の区域100'によって形成されており、本実施例では、ウェハに設けられたエピタキシャル層200によって形成されている。本実施例では、参照符号201は、半導体基材の前面を同時に形成している、エピタキシャル層の前面を示している。詳細は示されていないが、ウェハ区域100'は、ウェハ100の背面(図1〜図4内の参照符号102)から伸びるウェハ100を除去することによって形成されている。参照符号111は、除去後に形成されるウェハ区域100'の表面を示している。当該表面は、同時に、半導体基材の背面を形成している。
本実施例では、上記MOSFETは、垂直トレンチMOSFETとして形成されており、ソースゾーン21と、垂直方向においてソースゾーン21と隣接する基材ゾーン22と、垂直方向において基材ゾーン22と隣接するドリフトゾーン23と、垂直方向においてドリフトゾーン23と隣接するドレインゾーン24とを有している。ソースゾーン21および基材ゾーン22は、図5に示されている素子内のエピタキシャル層200内に配置されている。
基材ゾーン22内の反転チャネルを制御するために、ゲート電極27が存在している。図5には、ゲート電極27の2つの電極区域が示されている。ゲート電極27は、半導体基材を前面201から垂直方向に伸びるトレンチ内に配置されている。ゲート電極27は、ゲート絶縁膜28(通常は酸化物層)によって、半導体基材から誘電的に絶縁されている。ソースゾーン21および基材ゾーン22は、注入および拡散工程を用いた周知の方法によって形成することができる。上記ゲート電極は、エッチングによって上記トレンチを形成し、当該トレンチ内にゲート誘電体層を塗布し、そして当該トレンチ内に電極層を堆積することによって形成される。
ソース電極25によって、ソースゾーン21とのコンタクトが形成される。ソース電極25は、部分的には半導体基材の垂直方向に向かって基材ゾーン22内に伸びており、これによって、周知の方法でソースゾーン21および基材ゾーン22が短絡される。背面111に設けられたドレイン電極26によって、ドレインゾーン24とのコンタクトが形成される。
上記MOSFETのドリフトゾーン23は、部分的にはエピタキシャル層200によって形成されており、部分的にはウェハ区域100'の低析出物半導体ゾーン103によって形成されている。ドレインゾーン24は、ドリフトゾーン23よりも高濃度にドープされた半導体ゾーンであり、例えば、背面111を介してドーパント原子を注入することによって形成することができる。この場合、ドレインゾーン24は、低析出物半導体ゾーン103内に完全に配置することができる。しかし、ドレインゾーン24はまた、酸素凝集体を含む、(エッチバックまたは研削バックの後に残留した)半導体ゾーンの区域内(図1〜図3の参照符号104)内に配置することができる。この場合、素子を適切に機能させるために、当該素子がオフにされたときに存在する逆電圧に耐え得る機能を有するドリフトゾーンを、低析出物半導体ゾーン103の区域のみによって形成することが非常に重要である。このようにしなければ、ドリフトゾーン23内に存在する酸素凝集体によって、素子の性能、特に、素子の絶縁耐力および漏れ電流に関する性質が劣化する。
図示されているパワーMOSFETの絶縁耐力は、垂直方向におけるドリフトゾーン23の寸法、さらには上記ドリフトゾーンのドーピング濃度に、決定的に依存している。素子形成方法中にウェハが研削バックされた後に残留したウェハ区域100'は、それ以前に形成された低析出物半導体ゾーン103のみを含んでいるものであってよいが、背面102の領域内に酸素凝集体104を含むゾーンの区域をさらに含んでいてよい。酸素凝集体を含む上記ゾーンは、高濃度にドープされたドレインゾーン24を形成するためのみに機能することが可能であって、逆電圧に耐え得るドリフトゾーン23を形成するものではない。
エピタキシャル層200の形成は、特に、垂直方向における低析出物半導体ゾーン103の寸法が、所望の絶縁耐力を得るのに十分な厚さを有するドリフトゾーンを形成するのに十分な大きさである場合には、省略することができる。
図示されている垂直パワーMOSFETは、具体的には、n型パワーMOSFETである。この場合、ソースゾーン21、ドリフトゾーン23、およびドレインゾーン24はnドープされており、基材ゾーン22はpドープされている。言うまでもなく、上述の方法によって処理されたウェハ上には、素子ゾーンがn型パワーMOSFETよりも相補的にドープされた、p型パワーMOSFETを形成することも可能である。
ドリフトゾーン23のドーピングは、ウェハ前面へのプロトン注入および後の加熱処理工程を用いる上述の方法に従って形成することができる。ドリフトゾーン23をドーピングするこれらの工程は、ソースゾーン21、基材ゾーン22、およびゲート酸化物28の形成後のみに行われることが好ましい。これは、これらの製造工程が、プロトンに誘起されるドーピングが消失するように、600℃を遥かに超える温度を必要とするからである。対照的に、必要とされる温度が約430℃未満の製造工程(例えば、メタライゼーションの加熱処理、あるいは堆積されたポリイミド層の加熱処理)は、後に行うことができる、すなわち、ドリフトゾーン23のドーピング後に行うことができる。この場合、後に行われる製造工程の熱処理量を、プロトンに誘起されたドリフトゾーン23のドーピングの加熱処理中における熱処理量に考慮に入れることができる。このようなさらなる加熱処理は、状況に応じて短時間で行うことができ、あるいは回避することも可能。
処理された上記ウェハ上の基本材料は、例えばトレンチIGBTなどのバイポーラパワー素子を形成することも可能である。このようなトレンチIGBTの構造は、図5に示されている垂直パワーMOSFETの構造に対応しているが、ドリフトゾーン23と同一の伝導型を有するドレインゾーン24の代わりに、ドリフトゾーン23に対して相補的にドープされたエミッタゾーン24が存在している点において異なっている。
IGBTの場合、ドリフトゾーン23内のエミッタゾーン24の前段に、フィールドストップゾーン29を配置することができる。当該フィールドストップゾーンは、ドリフトゾーン23の伝導型と同一の伝導型を有しているが、ドリフトゾーン23よりも高い濃度でドープされている。上記フィールドストップゾーン29は、エミッタゾーン24に隣接して配置することができるが、エミッタゾーン24から距離を置いて配置することも可能である。しかし、フィールドストップゾーン29は、基材ゾーン22よりも、エミッタゾーン24に近接して配置される。
CZウェハ100内におけるこのようなフィールドストップゾーン29の形成は、プロトン注入および後の熱工程によって行うことができる。この場合、プロトン注入は、具体的には、ウェハ100の背面102を介して行うことができる。この場合、フィールドストップゾーン29と上記背面との距離は、用いられる注入エネルギーに依存している。ウェハ100の垂直方向におけるフィールドストップゾーンの寸法、および得られるドーピング特性をセットするためには、それぞれ異なる注入エネルギーを用いることが好ましい。このとき、注入エネルギーが大きいほど、注入線量を少なくすることが好ましい。
フィールドストップゾーンの上記形成方法は、n型基本ドーピング105を有する半導体ゾーンの上記形成方法とは、熱工程を行う時間の長さおよび/または熱工程において用いられる温度において異なっている。n型ゾーン105の形成時には、注入面の方向における有意な範囲にプロトンを拡散させて、垂直方向において可能な限り広い領域上に、可能な限り均質なドーピングを得ることが目的とされる。これとは対照的に、フィールドストップゾーン29は、その垂直方向における範囲が、可能な限り正確に決定されることが目的とされる。これを達成するために、フィールドストップゾーン29を形成するための熱工程の温度および/または熱工程が行われる時間の長さは、n型ゾーン105を形成する際の温度よりも低い、および/または、時間の長さよりも短い。フィールドストップゾーン29を形成する際の熱プロセスの温度は、例えば350℃〜400℃の範囲内であり、熱プロセスの長さは、30分〜2時間である。
あるいは、上記フィールドストップゾーンは、完全に、少なくとも部分的には、n型基本ドーピングを形成するための方法工程中に行うことができる。上述したように、n型基本ドーピングを形成するために、ウェハ内に、前面101を介して、プロトンが注入される。これらのプロトンは、後に、上記前面の方向における熱プロセスの影響下において、末端域領域から拡散する。この拡散処理は、上記末端域領域と前面との間に位置する中間領域内におけるn型基本ドーピング濃度よりも、上記末端域領域内におけるドーピング濃度の方が高くなるように、上記熱プロセスの長さおよび温度を設定することができる。n型基本ドーピングを形成すると同時にフィールドストップゾーンを形成する熱プロセスの温度および/または長さは、n型基本ドーピングのみを形成するプロセスの温度および/または長さよりも低い、および/または、短い。言うまでもなく、プロトン照射の注入エネルギーは、プロトンの浸入深さが、上記ウェハの厚さよりも小さくなるように設定されなければならない。
背面を介したプロトン注入が行われる上述の方法によって、上記フィールドストップゾーのさらなるドーピングを達成することができる。
ドリフトゾーン23は、通常、IGBTの場合はnドープされる。基材ゾーン22およびエミッタゾーン24は、これに対応してpドープされる。nドープされたフィールドストップゾーン29は、例えば、まだ除去されていないウェハの背面111または背面102を介してプロトンを注入し、続いて、350℃〜420℃の温度、特に好ましくは360℃〜400℃の温度で熱プロセスを行うことによって、形成することができる。
ドリフトゾーン23の基本ドーピングもまた、プロトン注入(前面201を介して行うことが好ましい)と、適切な加熱処理工程とを組み合わせた、上述の方法によって形成されることが好ましい。しかしこの代わりに、あるいは補助的に、上記プロトン注入は、ウェハの背面111を介して行うこともできる。正確には、上記プロトン注入は、背面の薄化処理の後に行われることが特に好ましい。
図6は、断面における側面図において、処理されたウェハ基本材料上に形成された垂直パワーダイオードを示している。図6では、参照符号201は、ダイオードが一体化される半導体基材の前面を示しており、参照符号111は、当該半導体基材の背面を示している。当該半導体基材は、図1〜図3を参照しながら説明したウェハ100を研削バックすることによって得られたウェハ区域100'を含んでいる。必要に応じて、当該ウェハ区域100'に、図4を参照しながら説明したエピタキシャル層200が付着される。
上記パワーダイオードは、前面201の領域内において、p型エミッタゾーンまたはアノードゾーン31と、当該p型エミッタゾーンに隣接するベースゾーン32と、垂直方向において当該ベースゾーン32と隣接するn型エミッタゾーンまたはカソードゾーン33を有している。ベースゾーン32は、pドープまたはnドープされており、上記パワーダイオードが逆方向に動作された際に存在する逆電圧に耐え得る機能を有している。本実施例では、ベースゾーン32は、エピタキシャル層200の区域と、ウェハ区域100'の低析出物半導体ゾーン103の区域とによって形成されている。N型エミッタ33も同様に、低析出物半導体ゾーン103内に完全に形成することができる。上記n型エミッタは、例えば、背面111を介してn型ドーパント原子を注入することによって形成される。しかし、n型エミッタ33はまた、酸素凝集体を含むウェハの半導体ゾーン(図1〜図3の参照符号104)内に部分的に形成することができる。しかし、逆電圧に耐え得るベースゾーン32は、ウェハの低析出物半導体ゾーン103のみによって形成されることが重要である。
ダイオードのアノードゾーン31とのコンタクトは、アノード端子Aを形成するアノード電極34によって形成される。カソードゾーン33とのコンタクトは、カソード端子Kを形成するカソード電極35によって形成される。
本発明に係る半導体ウェハの処理方法を示す図である。 本発明に係る半導体ウェハの処理方法を示す図である。 本発明に係る半導体ウェハの処理方法を示す図である。 本発明に係る半導体ウェハの処理方法における、半導体ウェハ内の空孔分布を示すグラフである。 図1に照らして明らかとなる、本発明に係る方法の一変形例を示す図である。 CZ半導体ウェハの低析出物半導体ゾーン内に、n型ドープされた半導体ゾーンを形成する方法を示す図である。 CZ半導体ウェハの低析出物半導体ゾーン内に、n型ドープされた半導体ゾーンを形成する方法を示す図である。 上記n型半導体ゾーンのドーピング特性を示している。 半導体ウェハの第1の面にエピタキシャル層が付着されるさらなる方法工程を実施した後における半導体ウェハを示す図である。 本発明に係る方法に従って処理された半導体ウェハ内に形成されたパワーMOSFETまたはパワーIGBTの断面における側面図である。 本発明に係る方法に従って処理された半導体ウェハ内に形成されたパワーダイオードの断面における側面図である。
11 酸素原子
12 空孔
21 ソースゾーン
22 基材ゾーン
23 ドリフトゾーン
24 ドレインゾーン、エミッタゾーン
25 ソース電極
26 ドレイン電極、エミッタ電極
27 ゲート電極
28 ゲート絶縁膜
31 p型エミッタ
32 ベース
33 n型エミッタ
34 端子電極
35 端子電極
100 半導体ウェハ
100' ウェハ除去後のウェハ区域
101 半導体ウェハの前面
102 半導体ウェハの背面
103 ウェハの低析出物半導体ゾーン
103' ウェハの第1の半導体領域
104 酸素凝集体を含むウェハの半導体ゾーン
104' ウェハの第2の半導体領域
104'' 空孔濃度が高められた半導体ウェハの領域
110 トレンチ
111 除去された半導体ウェハの背面、半導体基材の背面
200 エピタキシャル層
201 エピタキシャル層の前面、半導体基材の前面
A アノード端子
D ドレイン端子
E エミッタ端子
G ゲート端子
K カソード端子
S ソース端子

Claims (19)

  1. 垂直パワー半導体素子であって、
    チョクラルスキー法に従って形成されていると共に酸素析出物の低い半導体ゾーン(103)を有する半導体基板(100')を備えた半導体基材と、
    上記素子がオフ状態において駆動された際に逆電圧に耐え得るように設計されており、且つ、少なくとも部分的には、酸素析出物の低い上記半導体ゾーン(103)内に配置されており、且つ、水素誘起ドナーによって形成されたn型基本ドーピングを有している、素子ゾーン(23;32)とを有している、垂直パワー半導体素子。
  2. 上記半導体基材は、上記半導体基板に付着されたエピタキシャル層(200)を有しており、上記逆電圧に耐え得る上記ゾーンは、部分的には上記エピタキシャル層(200)内に配置されている、請求項1に記載の半導体素子。
  3. 上記逆電圧に耐え得る上記ゾーンを形成するドリフトゾーン(23)を有するMOSFETまたはIGBTとして構成されている、請求項1または2に記載の半導体素子。
  4. 上記逆電圧に耐え得る上記ゾーンを形成するn型ベースを有するサイリスタまたはダイオードとして形成されている、請求項1または2に記載の半導体素子。
  5. ドープされていないか、あるいは排他的に基本ドーピングのみを有しており、第1の面(101)と、当該第1の面(101)の反対側の第2の面(102)と、当該第1の面(101)に隣接する第1の半導体領域(103')と、上記第2の面(102)に隣接する第2の半導体領域(104')とを有している酸素含有半導体ウェハ(100)の処理方法であって、
    上記第2の半導体領域(104')内に格子空孔が生じるように、上記ウェハ(100)の上記第2の面(102)にプロトンまたはヘリウムイオンを照射する工程を含んでいる方法。
  6. 上記ウェハ(100)が700℃〜1100℃の間の温度に加熱される第1の熱プロセスを行う工程をさらに含んでいる、請求項5に記載の方法。
  7. 上記第1の熱プロセスの長さは、上記第2の半導体領域内に酸素凝集体が形成されるように、且つ、上記第1の半導体領域内から上記第2の半導体領域へ格子空孔が拡散するように選択される、請求項6に記載の方法。
  8. 上記第1の熱プロセスの上記長さは、1時間〜20時間の間である、請求項7に記載の方法。
  9. 上記ウェハは、上記熱プロセス中に、まず、790℃〜810℃の間の温度に、10時間よりも短い第1の長さの時間加熱され、次に、985℃〜1015℃の間の温度に、10時間よりも長い第2の長さの時間加熱される、請求項6〜8のいずれか1項に記載の方法。
  10. 上記ウェハの厚さは、400μm〜1000μmの間であり、照射エネルギーは、70KeV〜10MeVの間である、請求項5〜9のいずれか1項に記載の方法。
  11. プロトンの注入線量は、1・1013cm-〜1・1015cm-2の間である、請求項5〜10のいずれか1項に記載の方法。
  12. 上記ウェハ(100)の上記第2の面(102)の照射前に、第2の熱プロセスを行う工程を含んでおり、
    上記第2の熱プロセスでは、上記ウェハ(100)が1000℃を超える温度に加熱され、また、少なくとも上記第1の面(100)が湿潤雰囲気および/または酸化性雰囲気に曝露される、請求項5〜9のいずれか1項に記載の方法。
  13. 上記第1の面および第2の面は、上記熱プロセス中に湿潤雰囲気および/または酸化性雰囲気に曝露される、請求項12に記載の方法。
  14. 上記第1の熱プロセスの後または前に、第3の熱プロセスを行うさらなる工程を含んでおり、
    上記第3の熱プロセスでは、少なくとも上記第1の半導体ゾーン(103)が、上記ウェハの上記第1の面(101)を介して酸素原子が上記第1の半導体ゾーン(103)から外部拡散するように加熱される、請求項6〜9のいずれか1項に記載の方法。
  15. 上記第1の面および第2の面(101、102)のうち少なくともいずれか1つを介して上記ウェハ(100)にプロトンを照射することによって、上記第1の半導体ゾーン内に結晶欠陥を生じさせる工程と、
    水素誘起ドナーを有するフィールドストップゾーン(29)が生じるように、上記ウェハ(100)が350℃〜550℃の間の温度に加熱される熱プロセスを行う工程とによって、
    上記ウェハ内にnドープされたフィールドストップゾーン(29)を形成する工程を含んでいる、請求項5〜14のいずれか1項に記載の方法。
  16. 上記ウェハの上記第2の面(102)の上記照射は、それぞれ異なる照射エネルギーを用いた少なくとも2つの照射工程を含んでいる、請求項5〜14のいずれか1項に記載の方法。
  17. 上記熱プロセスは、時間的に分離した少なくとも2つの熱工程を含んでおり、
    上記熱工程では、それぞれの場合において、上記ウェハ(100)が加熱され、
    上記熱工程の少なくとも1つは、時間的に、2つの照射工程の間において行われる、請求項16に記載の方法。
  18. 第1の面および第2の面をそれぞれ有する第1の半導体ウェハおよび第2の半導体ウェハを設ける工程と、
    上記2つの各ウェハに対して、上記2つの半導体ウェハのそれぞれに対して請求項7〜17のいずれか1項に記載の方法を行って、上記ウェハの上記第1の面に隣接する低析出物ゾーンを形成する工程と、
    上記第1の半導体ウェハの第1の面と上記第2の半導体ウェハの第1の面とが互いに面するように、且つ、上記第1の半導体ウェハの第1の面と上記第2の半導体ウェハの第1の面との間に絶縁層が存在するように、上記第1の半導体ウェハと上記第2の半導体ウェハとを接続する工程とを含んでいる、SOI基板の形成方法。
  19. 第1の面(101)と、当該第1の面の反対側の第2の面(102)と、当該第1の面(101)に隣接していると共に酸素析出物の低い第1の半導体ゾーン(103)とを有する半導体ウェハ内に、nドープされたゾーンを形成する方法を含み、
    上記nドープされたゾーンを形成する方法は、
    上記第1の面(101)を介して上記ウェハにプロトンを注入することによって、上記第1の半導体ゾーン(103)内に結晶欠陥を生じさせる工程であって、プロトンが、注入エネルギーに応じて、上記半導体ウェハ内の末端域領域内に注入される工程と、
    さらなる熱プロセスを行う工程とを含んでおり、当該さらなる熱プロセスでは、
    上記ウェハ(100)が、水素誘起ドナーを有するn型ドープされた半導体ゾーンが生じるように、少なくとも上記第1の面(101)の上記領域内において400℃〜570℃の温度に加熱され、
    プロトンが上記末端域領域から上記第1の面(101)の方向に拡散するように、且つ、上記n型ドープされた半導体ゾーン(105)が、上記末端域領域と上記第1の面(101)との距離の少なくとも60%超または80%を超えるドーピングの領域と、上記プロトン注入によって形成された少なくともほぼ均質なドーピングとを有するように、且つ、均質なドーピングの上記領域内における最高ドーピング濃度と最低ドーピング濃度との割合が最大3であるように、長さおよび温度が選択される、請求項7〜17のいずれか1項に記載の方法。
JP2013044811A 2006-01-20 2013-03-06 酸素含有半導体ウェハの処理方法、および半導体素子 Pending JP2013153183A (ja)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
DE102006002903.8 2006-01-20
DE102006002903A DE102006002903A1 (de) 2006-01-20 2006-01-20 Verfahren zur Behandlung eines Sauerstoff enthaltenden Halbleiterwafers und Halbleiterbauelement
DE102006014639.5 2006-03-29
DE102006014639 2006-03-29
DE102006041402.0 2006-09-04
DE102006041402 2006-09-04

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2008550693A Division JP5358189B2 (ja) 2006-01-20 2007-01-19 酸素含有半導体ウェハの処理方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015012799A Division JP2015122521A (ja) 2006-01-20 2015-01-26 半導体素子

Publications (1)

Publication Number Publication Date
JP2013153183A true JP2013153183A (ja) 2013-08-08

Family

ID=37944022

Family Applications (4)

Application Number Title Priority Date Filing Date
JP2008550693A Active JP5358189B2 (ja) 2006-01-20 2007-01-19 酸素含有半導体ウェハの処理方法
JP2013044811A Pending JP2013153183A (ja) 2006-01-20 2013-03-06 酸素含有半導体ウェハの処理方法、および半導体素子
JP2015012799A Pending JP2015122521A (ja) 2006-01-20 2015-01-26 半導体素子
JP2017151530A Ceased JP2017224837A (ja) 2006-01-20 2017-08-04 半導体素子の製造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2008550693A Active JP5358189B2 (ja) 2006-01-20 2007-01-19 酸素含有半導体ウェハの処理方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
JP2015012799A Pending JP2015122521A (ja) 2006-01-20 2015-01-26 半導体素子
JP2017151530A Ceased JP2017224837A (ja) 2006-01-20 2017-08-04 半導体素子の製造方法

Country Status (7)

Country Link
US (1) US20110042791A1 (ja)
EP (2) EP1979934B1 (ja)
JP (4) JP5358189B2 (ja)
CN (1) CN103943672B (ja)
AT (2) ATE465510T1 (ja)
DE (1) DE502007003501D1 (ja)
WO (1) WO2007085387A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112021000055T5 (de) 2020-02-18 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102006040491B4 (de) * 2006-08-30 2014-12-11 Infineon Technologies Austria Ag Verfahren zur Erzeugung einer Implantationszone und Verfahren zur Herstellung einer Halbleitervorrichtung mit einer Feldstoppzone
US8492829B2 (en) 2008-09-01 2013-07-23 Rohm Co., Ltd. Semiconductor device having super junction metal oxide semiconductor structure and fabrication method for the same
JP2011086883A (ja) * 2009-10-19 2011-04-28 Denso Corp 絶縁ゲートバイポーラトランジスタおよびその設計方法
CN102687277B (zh) 2009-11-02 2016-01-20 富士电机株式会社 半导体器件以及用于制造半导体器件的方法
JP5648379B2 (ja) * 2010-06-14 2015-01-07 富士電機株式会社 半導体装置の製造方法
NL2008317A (en) 2011-03-24 2012-09-25 Asml Netherlands Bv Substrate and patterning device for use in metrology, metrology method and device manufacturing method.
EP2782121B1 (en) 2011-11-15 2021-01-06 Fuji Electric Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN103946985B (zh) * 2011-12-28 2017-06-23 富士电机株式会社 半导体装置及半导体装置的制造方法
US9029243B2 (en) 2012-10-08 2015-05-12 Infineon Technologies Ag Method for producing a semiconductor device and field-effect semiconductor device
US9105717B2 (en) 2013-12-04 2015-08-11 Infineon Technologies Austria Ag Manufacturing a semiconductor device using electrochemical etching, semiconductor device and super junction semiconductor device
US9012980B1 (en) 2013-12-04 2015-04-21 Infineon Technologies Ag Method of manufacturing a semiconductor device including proton irradiation and semiconductor device including charge compensation structure
US9508711B2 (en) 2013-12-04 2016-11-29 Infineon Technologies Ag Semiconductor device with bipolar junction transistor cells
US10211325B2 (en) 2014-01-28 2019-02-19 Infineon Technologies Ag Semiconductor device including undulated profile of net doping in a drift zone
US9425063B2 (en) 2014-06-19 2016-08-23 Infineon Technologies Ag Method of reducing an impurity concentration in a semiconductor body, method of manufacturing a semiconductor device and semiconductor device
US9754787B2 (en) 2014-06-24 2017-09-05 Infineon Technologies Ag Method for treating a semiconductor wafer
US9312120B2 (en) 2014-08-29 2016-04-12 Infineon Technologies Ag Method for processing an oxygen containing semiconductor body
US9324783B2 (en) 2014-09-30 2016-04-26 Infineon Technologies Ag Soft switching semiconductor device and method for producing thereof
DE102014114683B4 (de) 2014-10-09 2016-08-04 Infineon Technologies Ag Verfahren zur herstellung eines halbleiter-wafers mit einer niedrigen konzentration von interstitiellem sauerstoff
DE102015109661A1 (de) 2015-06-17 2016-12-22 Infineon Technologies Ag Verfahren zum Bilden eines Halbleiterbauelements und Halbleiterbauelement
DE102015111213B4 (de) * 2015-07-10 2023-05-04 Infineon Technologies Ag Verfahren zum Verringern einer bipolaren Degradation bei einem SiC-Halbleiterbauelement und Halbleiterbauelement
JP6704781B2 (ja) * 2016-04-27 2020-06-03 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハ
JP6716344B2 (ja) 2016-06-01 2020-07-01 グローバルウェーハズ・ジャパン株式会社 シリコンウェーハの熱処理方法
DE102016114264A1 (de) 2016-08-02 2018-02-08 Infineon Technologies Ag Herstellungsverfahren einschliesslich einer aktivierung von dotierstoffen und halbleitervorrichtungen mit steilen übergängen
JP6784148B2 (ja) * 2016-11-10 2020-11-11 三菱電機株式会社 半導体装置、絶縁ゲート型バイポーラトランジスタ、絶縁ゲート型バイポーラトランジスタの製造方法
DE102017118975B4 (de) * 2017-08-18 2023-07-27 Infineon Technologies Ag Halbleitervorrichtung mit einem cz-halbleiterkörper und verfahren zum herstellen einer halbleitervorrichtung mit einem cz-halbleiterkörper
JP2019192808A (ja) * 2018-04-26 2019-10-31 学校法人東北学院 半導体装置
JP7094840B2 (ja) * 2018-09-06 2022-07-04 住重アテックス株式会社 半導体装置の製造方法
DE102018221582A1 (de) 2018-12-13 2020-06-18 Siltronic Ag Verfahren zur Herstellung einer Halbleiterscheibe und Halbleiterscheibe
EP3929336A4 (en) * 2019-02-22 2022-09-14 Mitsubishi Chemical Corporation GAN CRYSTAL AND SUBSTRATE
JP6989061B2 (ja) * 2019-09-11 2022-01-05 富士電機株式会社 半導体装置および製造方法
JP7363336B2 (ja) 2019-10-11 2023-10-18 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2020182009A (ja) * 2020-08-12 2020-11-05 三菱電機株式会社 半導体装置およびその製造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111358A (ja) * 1990-08-31 1992-04-13 Hitachi Ltd 過電圧自己保護型サイリスタ
JPH05308076A (ja) * 1992-03-03 1993-11-19 Fujitsu Ltd シリコンウエーハの酸素析出方法
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Soi基板およびその製造方法
JPH09260639A (ja) * 1996-03-27 1997-10-03 Hitachi Ltd シリコン半導体装置の製造方法
JPH1167781A (ja) * 1997-08-08 1999-03-09 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2001185728A (ja) * 1999-12-22 2001-07-06 Matsushita Electric Works Ltd 半導体装置およびその製造方法
WO2005020307A1 (en) * 2003-08-14 2005-03-03 Ibis Technology Corporation Internal gettering in simox soi silicon substrates

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3718502A (en) * 1969-10-15 1973-02-27 J Gibbons Enhancement of diffusion of atoms into a heated substrate by bombardment
US3756862A (en) * 1971-12-21 1973-09-04 Ibm Proton enhanced diffusion methods
FR2257998B1 (ja) * 1974-01-10 1976-11-26 Commissariat Energie Atomique
GB1447723A (en) * 1974-02-08 1976-08-25 Post Office Semiconductor devices
US3914138A (en) * 1974-08-16 1975-10-21 Westinghouse Electric Corp Method of making semiconductor devices by single step diffusion
JPS583375B2 (ja) * 1979-01-19 1983-01-21 超エル・エス・アイ技術研究組合 シリコン単結晶ウエハ−の製造方法
US4318750A (en) * 1979-12-28 1982-03-09 Westinghouse Electric Corp. Method for radiation hardening semiconductor devices and integrated circuits to latch-up effects
JPS63164440A (ja) * 1986-12-26 1988-07-07 Fujitsu Ltd 半導体装置の製造方法
GB2213988B (en) * 1987-12-18 1992-02-05 Matsushita Electric Works Ltd Semiconductor device
US5243205A (en) * 1989-10-16 1993-09-07 Kabushiki Kaisha Toshiba Semiconductor device with overvoltage protective function
US5198371A (en) * 1990-09-24 1993-03-30 Biota Corp. Method of making silicon material with enhanced surface mobility by hydrogen ion implantation
JPH0590272A (ja) * 1991-09-27 1993-04-09 Mitsubishi Electric Corp 半導体装置およびその製造方法
JPH05152305A (ja) * 1991-11-29 1993-06-18 Nippon Telegr & Teleph Corp <Ntt> 半導体基板及び半導体基板の製造方法
US5229305A (en) * 1992-02-03 1993-07-20 Motorola, Inc. Method for making intrinsic gettering sites in bonded substrates
JPH0738102A (ja) * 1993-07-20 1995-02-07 Fuji Electric Co Ltd 高耐圧半導体装置の製造方法
JPH07201971A (ja) * 1993-12-28 1995-08-04 Sony Corp 素子分離構造を改良した半導体装置及びその製造方法、及び半導体基板の製造方法
US5426061A (en) * 1994-09-06 1995-06-20 Midwest Research Institute Impurity gettering in semiconductors
JP3311210B2 (ja) * 1995-07-28 2002-08-05 株式会社東芝 半導体装置およびその製造方法
US5883403A (en) * 1995-10-03 1999-03-16 Hitachi, Ltd. Power semiconductor device
DE19538983A1 (de) 1995-10-19 1997-04-24 Siemens Ag Verfahren zum Beseitigen von Kristallfehlern in Siliziumscheiben
JP3394383B2 (ja) * 1996-03-18 2003-04-07 三菱電機株式会社 サイリスタの製造方法およびサイリスタ
WO1998015010A1 (de) * 1996-09-30 1998-04-09 Eupec Europäische Gesellschaft Für Leistungshalbleiter Mbh + Co. Kg Thyristor mit durchbruchbereich
US5994761A (en) 1997-02-26 1999-11-30 Memc Electronic Materials Spa Ideal oxygen precipitating silicon wafers and oxygen out-diffusion-less process therefor
KR100395181B1 (ko) * 1997-08-26 2003-08-21 미츠비시 스미토모 실리콘 주식회사 고품질 실리콘 단결정 및 그 제조방법
US5882989A (en) * 1997-09-22 1999-03-16 Memc Electronic Materials, Inc. Process for the preparation of silicon wafers having a controlled distribution of oxygen precipitate nucleation centers
US6022793A (en) * 1997-10-21 2000-02-08 Seh America, Inc. Silicon and oxygen ion co-implantation for metallic gettering in epitaxial wafers
US6465370B1 (en) * 1998-06-26 2002-10-15 Infineon Technologies Ag Low leakage, low capacitance isolation material
JP2000082679A (ja) * 1998-07-08 2000-03-21 Canon Inc 半導体基板とその作製方法
JP2000077350A (ja) * 1998-08-27 2000-03-14 Mitsubishi Electric Corp 電力用半導体装置及びその製造方法
WO2000016406A1 (fr) * 1998-09-10 2000-03-23 Mitsubishi Denki Kabushiki Kaisha Dispositif semi-conducteur
TW505710B (en) * 1998-11-20 2002-10-11 Komatsu Denshi Kinzoku Kk Production method for silicon single crystal and production device for single crystal ingot, and heat treating method for silicon single crystal wafer
KR20010034362A (ko) * 1998-11-26 2001-04-25 다니구찌 이찌로오 반도체 장치 및 그 제조방법
EP1087041B1 (en) * 1999-03-16 2009-01-07 Shin-Etsu Handotai Co., Ltd Production method for silicon wafer and silicon wafer
US6451672B1 (en) * 1999-04-15 2002-09-17 Stmicroelectronics S.R.L. Method for manufacturing electronic devices in semiconductor substrates provided with gettering sites
DE10055446B4 (de) * 1999-11-26 2012-08-23 Fuji Electric Co., Ltd. Halbleiterbauelement und Verfahren zu seiner Herstellung
JP4605876B2 (ja) * 2000-09-20 2011-01-05 信越半導体株式会社 シリコンウエーハおよびシリコンエピタキシャルウエーハの製造方法
US6743495B2 (en) * 2001-03-30 2004-06-01 Memc Electronic Materials, Inc. Thermal annealing process for producing silicon wafers with improved surface characteristics
JP2002368001A (ja) * 2001-06-07 2002-12-20 Denso Corp 半導体装置及びその製造方法
JP4549589B2 (ja) * 2001-09-14 2010-09-22 シルトロニック・ジャパン株式会社 シリコン半導体基板およびその製造方法
US6565652B1 (en) * 2001-12-06 2003-05-20 Seh America, Inc. High resistivity silicon wafer and method of producing same using the magnetic field Czochralski method
US6669775B2 (en) * 2001-12-06 2003-12-30 Seh America, Inc. High resistivity silicon wafer produced by a controlled pull rate czochralski method
FR2834654B1 (fr) * 2002-01-16 2004-11-05 Michel Bruel Procede de traitement d'une piece en vue de modifier au moins une de ses proprietes
JP4539011B2 (ja) * 2002-02-20 2010-09-08 富士電機システムズ株式会社 半導体装置
DE10223951B4 (de) * 2002-05-29 2009-09-24 Infineon Technologies Ag Hochvoltdiode mit optimiertem Abschaltverfahren und entsprechendes Optimierverfahren
DE10243758A1 (de) * 2002-09-20 2004-04-01 eupec Europäische Gesellschaft für Leistungshalbleiter mbH Verfahren zur Herstellung einer vergrabenen Stoppzone in einem Halbleiterbauelement und Halbleiterbauelement mit einer vergrabenen Stoppzone
DE10245091B4 (de) * 2002-09-27 2004-09-16 Infineon Technologies Ag Verfahren zur Herstellung einer dünnen Halbleiterbauelementstruktur
DE10245089B4 (de) * 2002-09-27 2005-06-09 Infineon Technologies Ag Dotierverfahren und Halbleiterbauelement
DE10260286B4 (de) * 2002-12-20 2006-07-06 Infineon Technologies Ag Verwendung eines Defekterzeugnungsverfahrens zum Dotieren eines Halbleiterkörpers
CN100472001C (zh) * 2003-02-25 2009-03-25 株式会社上睦可 硅晶片、soi衬底、硅单晶生长方法,硅晶片制造方法及soi衬底制造方法
JP2004288680A (ja) * 2003-03-19 2004-10-14 Mitsubishi Electric Corp 圧接型半導体装置
JP4710222B2 (ja) * 2003-11-10 2011-06-29 トヨタ自動車株式会社 半導体装置とその製造方法
EP1780781B1 (en) * 2004-06-30 2019-08-07 SUMCO Corporation Process for producing silicon wafer
US7928317B2 (en) * 2006-06-05 2011-04-19 Translucent, Inc. Thin film solar cell
US8153513B2 (en) * 2006-07-25 2012-04-10 Silicon Genesis Corporation Method and system for continuous large-area scanning implantation process

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04111358A (ja) * 1990-08-31 1992-04-13 Hitachi Ltd 過電圧自己保護型サイリスタ
JPH05308076A (ja) * 1992-03-03 1993-11-19 Fujitsu Ltd シリコンウエーハの酸素析出方法
JPH0964319A (ja) * 1995-08-28 1997-03-07 Toshiba Corp Soi基板およびその製造方法
JPH09260639A (ja) * 1996-03-27 1997-10-03 Hitachi Ltd シリコン半導体装置の製造方法
JPH1167781A (ja) * 1997-08-08 1999-03-09 Sumitomo Metal Ind Ltd シリコン半導体基板の熱処理方法
JP2001185728A (ja) * 1999-12-22 2001-07-06 Matsushita Electric Works Ltd 半導体装置およびその製造方法
WO2005020307A1 (en) * 2003-08-14 2005-03-03 Ibis Technology Corporation Internal gettering in simox soi silicon substrates

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112021000055T5 (de) 2020-02-18 2022-06-30 Fuji Electric Co., Ltd. Halbleitervorrichtung

Also Published As

Publication number Publication date
ATE465510T1 (de) 2010-05-15
CN103943672B (zh) 2020-06-16
WO2007085387A1 (de) 2007-08-02
EP2058846A1 (de) 2009-05-13
EP1979934A1 (de) 2008-10-15
EP1979934B1 (de) 2010-04-21
JP2015122521A (ja) 2015-07-02
JP2009524227A (ja) 2009-06-25
JP5358189B2 (ja) 2013-12-04
ATE522927T1 (de) 2011-09-15
JP2017224837A (ja) 2017-12-21
CN103943672A (zh) 2014-07-23
EP2058846B1 (de) 2011-08-31
US20110042791A1 (en) 2011-02-24
DE502007003501D1 (de) 2010-06-02

Similar Documents

Publication Publication Date Title
JP5358189B2 (ja) 酸素含有半導体ウェハの処理方法
US10847609B2 (en) Method of manufacturing a semiconductor device in which a lifetime of carriers is controlled
CN101405847B (zh) 处理含氧半导体晶片的方法及半导体元件
US8361893B2 (en) Semiconductor device and substrate with chalcogen doped region
KR101287017B1 (ko) SiC 결정의 질을 향상시키는 방법 및 SiC 반도체소자
US7491629B2 (en) Method for producing an n-doped field stop zone in a semiconductor body and semiconductor component having a field stop zone
US7582531B2 (en) Method for producing a buried semiconductor layer
WO2017047276A1 (ja) 半導体装置および半導体装置の製造方法
US9887125B2 (en) Method of manufacturing a semiconductor device comprising field stop zone
JP2006344977A (ja) 阻止ゾーンを半導体基板に製造する方法、および、阻止ゾーンを有する半導体部品
US10607839B2 (en) Method of reducing an impurity concentration in a semiconductor body
JPWO2016042954A1 (ja) 半導体装置および半導体装置の製造方法
CN107039253B (zh) 用于处理硅晶圆的方法
US6649981B2 (en) High breakdown voltage semiconductor device
US10727311B2 (en) Method for manufacturing a power semiconductor device having a reduced oxygen concentration
CN110892514A (zh) 半导体装置的制造方法以及半导体装置
US10957788B2 (en) Semiconductor devices with superjunction structures
US20230125859A1 (en) Method of manufacturing a semiconductor device including ion implantation and semiconductor device
CN117116967A (zh) 半导体装置及其制造方法
CN117316996A (zh) 半导体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20140214

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140218

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140516

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140521

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20140618

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20140623

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20140924

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150126

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20150202

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20150313