KR20010034362A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
전력용 스위칭 소자로서 적합한 절연 게이트형 바이폴라 트랜지스터에서, 온 전압과 스위칭 오프 손실의 트레이드 오프가 개선 가능하고, 단결정 웨이퍼를 사용하여도 PT형 IGBT소자를 형성가능도록, 제 1 도전형의 제 1 영역과, 이 제 1 영역 상에 형성된 제 2 도전형의 제 2 영역과, 그 제 2 영역 상에 형성된 제 1 도전형의 제 3 영역과, 그 제 3 영역 상에 형성된 제 2 도전형의 제 4 영역과, 그 제 2 영역에 대하여 그 제 1 영역측에 공핍층의 확대를 억제하는 저저항 영역을 구비한 반도체 장치에 있어서, 저저항 영역 형성영역에 비불순물 이온을 주입하여 재결합 중심 결함영역을 형성하고, 이 재결합 결함영역을 열처리해서 저저항화함으로써 저저항 영역이 형성되도록 한 것이다.
Description
최근, 전력용 스위칭 소자로서, 절연 게이트형 전계효과 트랜지스터와 바이폴라 트랜지스터를 복합한 구조의 IGBT(절연 게이트형 바이폴라 트랜지스터)소자가 주목되고 있다.
이러한 IGBT 소자에는, 정격전압 인가시에 P형 베이스 영역으로부터 P형 콜렉터 영역으로 향하여 신장하는 공핍층이 N형 베이스 영역으로부터 P형 콜렉터 영역으로 뻗치지 않도록 N형 베이스 영역의 두께를 두껍게 설계한 논(Non)펀치스루형(NPT형) IGBT 소자와, N형 베이스 영역에서의 P형 콜렉터 영역 근방에 공핍층의 확대를 방지하는 N+저저항층을 설치하고, 정격전압 인가시에 P형 베이스 영역에서 P형 콜렉터 영역으로 향하여 신장하는 공핍층이 N+저저항층에서 멈추도록 설계된 펀치스루형(PT형) IGBT 소자가 있다.
상기한 NPT 형 IGBT 소자는, 도 8에 나타낸 것과 같이, P형 콜렉터 영역(101) 상에 N형 베이스 영역(102)이 설치되고, 이 N형 베이스 영역(102)의 P형 콜렉터 영역(101)과 반대측에 선택적으로 P형 베이스 영역(103)이 설치된다. 그리고, 이 P형 베이스 영역(103)의 표층에는, 서로 소정 거리 떨어진 적어도 2개의 영역으로 이루어지는 N형 에미터 영역(104)이 설치된다. 이때, N형 에미터 영역(104) 사이의 P형 콜렉터 영역(103)과 N형 에미터 영역(104) 상(콘택부)에서, 에미터 전극(108)과 접촉되게 되어 있다.
또한, 상기 콘택부를 제외한 P형 베이스 영역(103) 및 N형 에미터 영역(104) 상에는 게이트 산화막(106)을 통해서 게이트 전극(107)이 형성되고, 또한 이 게이트 전극(107) 상에는 절연막이 형성되어 있다. 단, 이 절연막은 게이트 산화막(106) 및 게이트 전극(107)의 콘택부측의 측부도 덮도록 형성되어 있다. 그리고, 이 절연막 상에는 콘택부를 통해서 P형 베이스 영역(103) 및 N형 에미터 영역(104)의 각각에 접촉하도록 에미터 전극(108)이 설치된다. 또한, P형 콜렉터 영역(101)상에는 콜렉터 전극(109)이 설치된다.
이러한 NPT형 IGBT 소자에서는, 정격 전압 인가시에 P형 베이스 영역(103)과 N형 베이스 영역(102)의 접점부분으로부터 N형 베이스 영역(102)가운데로 넓어져 가는 공핍층이 P형 콜렉터 영역(101)으로 뻗치도록 N형 베이스 영역(102)의 두께를 두껍게 설계해야 한다. 따라서, 온(ON)시에 N형 베이스 영역(102)에서의 저항값이 높아져 온 전압이 높아지기 때문에, NPT형 IGBT 소자에서는 온 전압과 턴 오프 손실간의 트레이드 오프(Tradeoff)가 PT형 IGBT 소자에 비하여(특히 저내압 IGBT 소자에서)나빠져 버리는 문제가 있다.
이러한 NPT형 IGBT 소자에 대하여, PT형 IGBT 소자에서는, N형 베이스 영역의 두께를 얇게 설계할 수 있기 때문에, 상기 온 전압과 턴 오프 손실간의 트레이드 오프는 NPT형 IGBT 소자보다 양호하다(특히 저내압 IGBT 소자의 경우). 단, N+저저항층을 형성하기 위해서는, 에피택셜 성장에 의해 형성한 웨이퍼(이하, 에피웨이퍼라 칭함)를 사용할 필요가 있으므로, 비용이 높아지는 문제가 있다. 이하, PT 형 IGBT 소자에 관해서 설명한다.
도 9는, 예를 들면 일본국 특개평 10-50724호 공보에 표시된 종래의 PT 형 IGBT 소자를 나타낸 단면도이다. 도 9에 나타낸 것과 같이, 소정의 불순물 농도를 갖는 P형 콜렉터 영역(101) 상에 N+저저항층(105)이 설치되고, 이 N+저저항층(105) 상에 P형 콜렉터 영역(101)의 불순물 농도보다 낮은 불순물 농도를 갖는 N형 베이스 영역(102)이 설치된다. 그리고, 이 N형 베이스 영역(102)의 P형 콜렉터 영역(101)과 반대측에 고불순물 농도의 P형 베이스 영역(103)이 선택적으로 형성되고, 또 이 P형 베이스 영역(103) 표층에 선택적으로 N형 에미터 영역(104)이 형성된다. 이때, 기타는, 도 8에 나타낸 것과 마찬가지기 때문에 설명은 생략한다.
다음으로, 도 9에 나타낸 PT형 IGBT 소자인 반도체 장치의 제조방법을 설명한다. 도 10∼도 12는 도 9에 나타낸 반도체 장치의 제조방법을 설명한 공정도이다.
먼저, 도 10 및 도 11에 나타낸 것과 같이, P형 반도체 기판(P형 콜렉터 영역(101))상에 에피택셜법을 사용하여 N형의 에피택셜층을 성장시켜 N+저저항층(105)을 형성한 후, N+저저항층(105) 상에 N형 반도체를 적층하고, 고저항의 N형 베이스 영역(102)을 형성한다.
다음으로, 도 12에 나타낸 것과 같이, N형 베이스 영역(102) 상에 게이트 산화막(106)이 되는 산화실리콘막을 형성하고, 이 산화실리콘막 상에 게이트 전극(107)이 되는 폴리실리콘을 퇴적한 후, 중심 부위를 선택적으로 개구하고, 이 개구부를 통해서 붕소 등의 P형 불순물을 주입하여 확산함으로써, N형 베이스 영역(102) 내에 P형 베이스 영역(103)을 형성한다. 마찬가지로, 개구부를 통해 P형 베이스 영역(103)에 선택적으로 인 등의 N형 불순물을 주입하여 확산함으로써, N형 에미터 영역(104)을 형성한다. 이와 같이 P형 베이스 영역(103) 및 N형 에미터 영역(104) 형성 후에, 그 위에, 에피웨이퍼 상에서 산화실리콘 등의 절연막을 형성한 후, P형 베이스 영역(103) 및 N형 베이스 영역(104)의 표층이 각각 노출하도록 중심 부위를 개구하고, 콘택부를 형성한다. 그 후, 에미터 전극(108)을 절연막 상 및 앞의 콘택부를 통해 P형 베이스 영역(103) 및 N형 에미터 영역(104)의 각각과 접속되도록 에미터 전극(108)을 형성한다. 또한, P형 콜렉터 영역(101) 상에 알루미늄 등의 금속으로 이루어지는 콜렉터 전극(109)을 형성한다.
이러한 PT형 IGBT 소자에서는, P형 콜렉터 영역과 N형 베이스 영역의 사이에 N+저저항층을 설치하는 것에 의해 N형 베이스 영역의 두께를 얇게 하여도 정격전압을 유지할 수 있기 때문에, 상기 NPT 형 IGBT 소자에 비해서 N형 베이스 영역의 두께를 얇게 할 수 있고, 온 전압과 턴 오프 손실간의 트레이드 오프는 양호해지지만, N+저저항층을 형성하는 필요상, 고가의 에피웨이퍼를 사용하여 IGBT 소자를 제조해야 하였다.
이 에피웨이퍼 대신에 NPT형 IGBT 소자에서 사용되는 단결정 웨이퍼로 형성하려고 한 경우에는, 웨이퍼 한쪽의 주표면에서 N형 불순물을 주입 및 확산하여 N+저저항층을 형성하고, 그 주표면에서 P형 불순물을 주입 및 확산하여 P형 콜렉터 영역을 형성해야 한다. 그러나, 이 경우에는, N형 베이스 영역과 P형 베이스 영역의 확산 깊이의 제어가 어렵고, 또한, 저내압의 IGBT 소자에서는, 웨이퍼 깨어짐을 감소시킬 목적으로, 웨이퍼의 전체 두께를 두껍게 하기 위해서, P형 콜렉터 영역의 확산 깊이를 깊게 하는 경우에는, 확산 시간이 길어져서, 제조공정 기간이 길어져 버린다고 하는 문제가 있었다.
또한, 저내압 클래스(Class)의 IGBT 소자를 제조하는 경우, 온 전압을 낮게 하기 위해서는, N형 베이스 영역의 두께를 얇게 해야 하지만, 이때, 단결정 웨이퍼의 두께도 얇게 되어 버려서, 웨이퍼 프로세스중에 웨이퍼가 깨어지기 쉽고, 단결정 웨이퍼를 사용하여 제조하는 것은 곤란하였다.
본 발명은 상기 문제점을 해결하기 위해서 주어진 것으로, 온 전압과 스위칭오프 손실의 트레이드 오프의 개선, 및 단결정 웨이퍼에서의 형성이 가능한 반도체 장치 및 그 제조방법을 제공하는 것이다.
또한, P형 콜렉터 영역의 두께를 두껍게 형성함으로써, IGBT 소자의 저내압화에 따른 N형 베이스 영역의 두께를 얇게 하여도, 한쪽 면 상에 P형 콜렉터 영역이 형성되어 있는 N형 웨이퍼의 두께를 충분히 유지할 수 있고, 웨이퍼 프로세스 중에 웨이퍼가 깨어지는 것을 방지할 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
(발명의 개시)
이와 같은 본 발명에 의하면, 제 1 도전형의 제 1 영역과, 이 제 1 영역에 인접한 제 2 도전형의 제 2 영역과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과, 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 구비하고, 상기 제 1, 제 2및 제 3 영역에서 형성된 트랜지스터를 온 상태로 하여서 전류를 도통할 수 있도록 구성되고, 상기 제 2 영역 내에서의 제 1 영역 근방에 해당 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 구비하고, 이 저저항층은, 비불순물 이온의 조사 및 조사 후의 열처리에 의해 형성된 저저항층으로 이루어진 것을 특징으로 하는 반도체 장치가 제공된다.
더구나, 본 발명에 의하면, 단결정 기판 내에, 소정 두께를 갖고 인접한 제 1 도전형의 제 1 영역 및 제 2 도전형의 제 2 영역을 형성하는 공정과, 이 제 2 영역 내에서의 제 1 영역 근방에 비불순물 이온을 조사하여 격자 결함영역을 형성하는 공정과, 이 격자 결함영역을 열처리함으로써 제 2 영역 내에서의 제 1 영역 근방에 해당 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 형성하는 공정과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조방법이 제공된다.
본 발명은, 종래의 펀치스루형 IGBT에서의 공핍층 억제용 저저항층이, 에피택셜이 아니라, 제 2 영역으로의 비불순물 이온의 조사·열처리에 의해 단결정 기판 내에 간편하고 효율적으로 형성할 수 있다고 하는 사실의 발견과, 이 저저항층에 의해 제 2 영역과 제 3 영역의 접합부분으로부터 제 1 영역으로 향하여 제 2 영역 가운데로 신장하는 공핍층의 신장을 제어할 수 있다고 하는 실험결과에 따라서 주어진 것이다. 본 발명에서의 제 1 영역, 제 2 영역, 제 3 영역 및 제 4 영역은 각각 불순물의 주입 및/또는 확산에 의해, 단결정 기판내에 간편히 형성할 수 있기 때문에, 이러한 저저항층을 적용함으로써, 상기 모든 영역을 단결정 기판 내에 형성하는 것이 가능해진다. 따라서, 종래가 두꺼운 단결정 기판대로, P형 콜렉터 영역의 확산깊이와 비불순물 이온의 주입 깊이를 바꾸는 것만으로, N형 베이스 영역의 두께를 자유롭게 설계할 수 있기 때문에, 1400V 클래스 이하의 저내압 물품으로의 적용이 가능하고, 또한, 정격전압 인가시에 제 2 영역 가운데로 확대되는 공핍층의 신장은, 저저항층에 의해 제한되므로, 제 2 영역의 두께를 NPT 형 IGBT 소자보다 얇게 할 수 있기 때문에, 에피웨이퍼를 사용한 PT형 IGBT 소자와 동일한 온 전압이 낮은 반도체 장치를 구성할 수 있고, 더구나, 종래의 번잡한 에피택셜 수법을 사용하지 않고 저비용으로 제조할 수 있다고 하는 효과를 얻는 것이다.
본 발명에서의 저저항층은, 비불순물 이온의 조사와 열처리에 의해 형성되고, 이 비불순물 이온으로서는, 헬륨, 프로톤(proton)을 들 수 있다. 이 가운데, 프로톤이, 열처리를 가하여 도너화하기 쉬운 점에서 바람직하다. 이러한 비불순물 이온의 조사는, 제 1 영역측으로부터 해당 제 1 영역을 통해서 하여도 좋고, 또한, 제 2 영역측으로부터 하여도 좋다. 조사 에너지는, 비불순물 이온의 범위가 제 2 영역내의 제 1 영역 근방이 되도록 설정되고, 그에 따라 제 1 영역 근방에는 격자 결함영역이 형성된다. 또한, 열처리는, 이 격자 결함영역이 도너화되어 이 영역이 격자 결함이 없는 부분에 비하여 충분히 낮은 저항값을 갖는 조건으로 행해지고, 통상 320℃∼380℃가 적합하다. 여기서, 저저항층의 적절한 저항값은, 다른 영역의 저항이나 두께 등의 설계 조건에 의해서 변하기 때문에, 일률적으로 한정은 할 수 없지만, 통상 0.05∼50Ωcm 정도가 적합하다. 또한, 이 저저항층의 두께도, 설계조건, 특히 제 2 영역의 두께나 반도체 웨이퍼의 두께와의 상관관계에 의해서, 적절하게 정해지지만, 통상 5㎛∼50㎛ 정도가 적절하다.
본 발명에서, 상기 저저항층을 제외한 각 영역은, 통상, 단결정 반도체 기판(웨이퍼)안에 이온주입·확산에 의해 형성할 수 있다. 이들의 형성공정 자체는, 종래의 논펀치스루형 IGBT에서 사용된 방법을 적용할 수 있다. 예를 들면, 제 1 및 제 2 영역의 형성은, 제 1 도전형의 반도체 웨이퍼의 한 면에서 제 2 도전형의 불순물 이온을 주입·확산함에 의해, 1 공정에서 형성할 수 있다. 또한 제 3 및 제 4 영역도 마찬가지로, 이온주입·확산에 의해 형성할 수 있다.
이때, 전술한 것과 같이, 본 발명의 반도체 장치에서의 각 영역은, 단결정 반도체 기판 내에 형성할 수 있지만, 이러한 구성은, 펀치스루형 IGBT로서는, 그 자체, 신규 또한 유용한 구성이다. 따라서, 본 발명은, 제 1 도전형의 제 1 영역과, 이 제 1 영역에 인접한 제 2 도전형의 제 2 영역과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과, 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 구비하고, 상기 제 1, 제 2 및 제 3 영역에서 형성된 트랜지스터를 온 상태로 함으로써 전류를 도통할 수 있도록 구성되고, 상기 제 2 영역 내에서의 제 1 영역 근방에 해당 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 구비하고, 또한 상기 제 1 영역, 제 2 영역, 및 상기 저저항층은 하나의 단결정 기판내에 형성된 것을 특징으로 하는 반도체 장치도 제공하는 것이다.
특히 이러한 단결정 웨이퍼로서, 두께 200㎛∼450㎛의 것을 염가로 입수가능 하고, 취급도 간편하지만, 본 발명의 반도체 장치에서는, 이러한 웨이퍼를 그대로 사용하여 펀치스루형 IGBT를 얻을 수 있는 점에서도 유리하다.
본 발명의 반도체 장치를, IGBT로서 구성하는 경우에는, 상기 제 1 영역에는 콜렉터 전극이 접속되고, 제 3 영역과 제 4 영역에는 에미터 전극이 접속되며, 제 3 영역과 제 4 영역 상에는 게이트 절연막을 통해서 게이트 전극이 설치되며, 이들의 형상 등은 IGBT로서 적절히 기능하도록 적절히 설정된다. 통상, 제 4 영역은 제 3 영역 내에 형성되고, 이들 제 3 영역 및 제 4 영역 각각에 에미터 전극이 접속되게 되어 있다.
이때, 본 발명의 반도체 장치는, 전술한 것과 같이, IGBT로서 구성한 경우에 특히 유용하지만, PNPN(또는 NPNP)구조를 갖는 전력용 스위칭 소자, 예를 들면 사이리스터, 트라이액(triac) 등에 적용하는 것도 가능하다.
본 발명은, 절연 게이트형 바이폴라 트랜지스터, 특히, 공핍층의 확대를 억제하는 저저항층을 갖는 펀치스루형(punch-through type) 절연 게이트형 바이폴라 트랜지스터 등, 전력용 스위칭 소자로서 바람직한 반도체 장치 및 그 제조방법에 관한 것이다.
도 1은 본 발명의 실시예 1에 따른 반도체 장치의 구성을 나타내는 단면도이다.
도 2는 본 발명의 실시예 1에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 3은 본 발명의 실시예 1에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 4는 본 발명의 실시예 1에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 5는 본 발명의 실시예 1에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 6은 본 발명의 실시예 2에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 7은 본 발명의 실시예 2에 따른 반도체 장치의 제조공정을 도시한 도면이다.
도 8은 종래의 반도체 장치의 구성을 나타낸 단면도이다.
도 9는 종래의 반도체 장치의 구성을 나타낸 단면도이다.
도 10은 종래의 반도체 장치의 제조공정을 도시한 도면이다.
도 11은 종래의 반도체 장치의 제조공정을 도시한 도면이다.
도 12는 종래의 반도체 장치의 제조공정을 도시한 도면이다.
본 발명을 보다 상세히 설명하기 위해서 첨부된 도면에 의거하여 설명한다. 이러한 본 발명은 반도체 장치, 예를 들면 전력용 스위칭 소자로서, 절연 게이트형 전계효과 트랜지스터와 바이폴라 트랜지스터를 복합한 구조의 IGBT(절연 게이트형 바이폴라 트랜지스터)소자, 특히 PT형 IGBT소자에 관한 것이다.
(실시예 1)
도 1은 본 발명의 실시예 1에 따른 반도체 장치인 PT형 IGBT 소자의 구성을 나타낸 단면도이다. 도 1에 나타낸 것과 같이, 소정의 불순물 농도를 갖는 P형 콜렉터 영역(1) 상에는 N형 베이스 영역(2)의 저항값보다도 낮은 저항값을 갖는 N+저저항층(5)이 형성되고, 이 N+저저항층(5) 상에는 P형 콜렉터 영역(1)의 불순물 농도보다 낮은 불순물 농도를 갖는 N형 베이스 영역(2)이 형성되어 있다. 이때, 이 N+저저항층(5)은 종래와 같이 에피택셜 성장에 의해 형성하는 것이 아니라, 프로톤 (annealing) 등의 비불순물 이온을 이온 조사하여 재결합 결함영역을 형성하고, 그 후, 어닐링을 시행하여 도너화함으로써 형성한다. 또한, 이 N+저저항층(5)의 저항값은 0.05∼50Ωcm, 바람직하게는 10∼30Ωcm로 하면 좋다. 그리고, 이 N형 베이스 영역(2)의 P형 콜렉터 영역(1) 반대측에는 고 불순물 농도의 P형 베이스 영역(3)이 선택적으로 형성되고, 이 P형 베이스 영역(3)의 표층에는 서로 소정 거리 떨어진 적어도 2개의 영역으로 구성된 N형 에미터 영역(4)이 형성되어 있다. 이때, N형 에미터 영역(4) 사이의 P형 콜렉터 영역(3)과 N형 에미터 영역(4)상(콘택부)에서, 에미터 전극(8)과 접촉되게 되어 있다. 여기서는, N형 에미터 영역(4)이 서로 소정거리 떨어진 복수개의 영역(보다 상세하게는, 방사선형)에 형성되어 있지만, 특별히 형상을 한정하지는 않고, 원 고리 형상이어도 되고, 또한, 복수개 영역이 아닌 단일의 영역으로 하여도 된다.
또한, 상기 콘택부를 제외한 P형 베이스 영역(3) 및 N형 에미터 영역(4) 상에는 게이트 산화막(6)을 통해 게이트 전극(7)이 형성되고, 또한, 이 게이트 전극(7) 상에는 절연막이 형성되어 있다. 단, 이 절연막은 게이트 산화막(6) 및 게이트 전극(7)의 콘택부측의 측부도 덮도록 형성되어 있다. 그리고, 이 절연막 상에는 콘택부를 통해서 P형 베이스 영역(3) 및 N형 에미터 영역(4)의 각각에 접촉하도록 에미터 전극(8)이 설치된다. 또한, P형 콜렉터 영역(1) 상에는 콜렉터 전극(9)이 설치된다.
여기서, N형 베이스 영역(2)의 기초가 되는 실리콘 기판에는, 종래 사용되고 있는 에피웨이퍼가 아니라, N형의 단결정 웨이퍼, 예를 들면, FZ법이나 CZ법에 의해 제조된 웨이퍼를 사용하는 것으로 한다.(이하, FZ법에 의해 형성된 웨이퍼를 FZ웨이퍼, CZ법에 의해 형성된 웨이퍼를 CZ 웨이퍼라 칭함)
다음으로, 도 1에 나타낸 반도체 장치의 제조방법을 설명한다. 도 2∼도 5는 도 1에 나타낸 반도체 장치의 제조방법을 설명하는 공정도이다.
먼저, 도 2에 나타낸 것과 같이, N형 베이스 영역(2)의 기초가 되는 N형의 단결정 웨이퍼(여기서는, FZ웨이퍼를 사용함)에서의 한쪽의 주표면에 붕소 등의 P형 불순물을 주입 및 확산하여 P형 콜렉터 영역(1)을 형성한다. 이때, 이 FZ웨이퍼의 두께는, 100㎛∼500㎛에서, 바람직하게는 200㎛∼450㎛로 하고, 반도체 장치의 제조 프로세스에 있어서, FZ 웨이퍼의 파손이나 휘어짐 등이 발생하지 않는 두께로 설계한다. 또한, P형 불순물의 확산깊이는, N형 베이스 영역(2)의 두께 WB가 후술하는 것과 같이, 각 내압 클래스에서 최적의 값이 되도록, 각각의 웨이퍼 두께로 조정한다. 여기서, 온 상태에서의 온 전압의 증가를 방지하기 위해서, N형 베이스 영역(2)의 두꼐 WB가, 하기 식(1)에 나타낸 범위의 두께, 예컨대, PT형 IGBT 소자의 최대 정격전압을 1200V로 한 경우에는, 145㎛∼155㎛로 최대 정격전압을 1400V로 한 경우에는, 160㎛∼170㎛가 되도록 설계하면 좋다.
…(1)
여기서, εs는 실리콘의 비유전율, εo는 진공의 유전율, Vbi는 P형 베이스 영역(3)과 N형 베이스 영역(2) 사이의 PN 접합에서의 내부전압, V는 콜렉터 전극(9)과 에미터 전극(8) 사이의 전압, q는 전하량, NB는 N형 베이스 영역(2)에 있어서의 불순물 밀도를 나타낸 것이다.
또한, P형 콜렉터 영역(1)의 두께를 종래와 같이 얇게 형성하면, 상기 설명한 것과 같이 N형 베이스 영역(2)의 두께 WB를 얇게 형성하는 관계상, 웨이퍼 두께가 얇게 되어, 웨이퍼의 파손이나 휘어짐이 생겨 제조 효율이 현저히 나빠진다. 그 때문에, 본 실시예에서는, N형 베이스 영역(2)의 두께를 얇게 함과 동시에, P형 콜렉터 영역(1)의 두께를 두껍게 함으로써, 전체 웨이퍼의 두께가 두껍게 되도록 설정한다.
이때, 이 P형 콜렉터 영역(1)의 두께는, N형 베이스 영역(2)의 두께에 따라서 원하는 두께로 형성하면 좋다. 또한, 본 실시예에서는, 이 FZ 웨이퍼의 비저항을 70Ωcm인 것을 이용하였지만, 비저항은 내압 클래스에 의해 최적값이 다르다. 1200V 클래스이면 60Ω∼80Ω이면 좋다.
다음으로, 도 3에 나타낸 것과 같이, N형 베이스 영역(2) 반대측의 주표면 상에 게이트 산화막(6)이 되는 산화실리콘막을 형성하고, 이 산화실리콘막 상에 게이트 전극(7)이 되는 폴리실리콘을 퇴적한 후, 중심 부위를 선택적으로 개구하고, 이 개구부를 통해 붕소 등의 P형 불순물을 주입하고 확산함에 의해, N형 베이스 영역(2)에 P형 베이스 영역(3)을 형성한다. 마찬가지로, 개구부를 통해서 P형 베이스 영역(3)에 선택적으로 인 등의 N형 불순물을 주입하고 확산함에 의해, N형 에미터 영역(4)을 형성한다. 이와 같이 P형 베이스 영역(3), N형 에미터 영역(4) 형성 후에, FZ웨이퍼 상에서 산화실리콘 등의 절연막을 형성한 후 P형 베이스 영역(3), N형 베이스 영역(4)의 표층이 각각 노출하도록 중심 부위를 개구하고, 콘택부를 형성한다. 그 후, 에미터 전극(8)을 절연막 상 및 앞의 콘택부를 통해 P형 베이스 영역(3) 및 에미터 전극(4)의 각각과 에미터 전극(8)이 접속되도록 에미터 전극(8)을 형성한다. 또한, 그 후, P형 콜렉터 영역(1) 상에 알루미늄 등의 금속으로 구성되는 콜렉터 전극(9)을 형성한다.
이러한 M0S 구조를 형성한 후에, 도 4에 나타낸 것과 같이, P형 콜렉터 영역(1)측으로부터 프로톤 등의 비불순물 이온을, 예를 들면, 가속전압 4.5MeV, 도우즈량 1.5E11cm-2∼1E13cm-2의 조건으로 조사하고, N형 베이스 영역(2)에서의 P형 콜렉터 영역(1)측의 영역에 결정 결함영역(5a)을 형성한다. 이때의 프로톤 조사시에는, Al 마스크 등을 사용하여 결정결함의 피크가 N형 베이스 영역(2)과 P형 콜렉터 영역(1)의 경계 부근이 되도록 한다. 또, 상기 결정 결함형성시에 조사하는 비불순물 이온은 프로톤으로 한정하는 것이 아니라, 헬륨 등 P형 콜렉터 영역(1)의 결정구조에 영향을 주지 않고 저저항층 형성 영역에 결정결함을 형성할 수 있고, 또한 열처리하여 도너화하는 입자이면 어느것이라도 좋다. 이때, 열처리를 가하여 도너화하기 쉬운 프로톤을 사용하는 것이 바람직하다.
이와 같이 비불순물 이온 주입에 의해 결정 결함영역(5a)을 형성한 후, 도 5에 나타낸 것과 같이, 약 340℃에서 어닐링을 하여 결정 결함영역(5a)을 도너화하고, N형 베이스 영역(2)에서의 P형 콜렉터 영역(1)측에 N+저저항층(5)을 형성한다. 이때 어닐링시의 온도는, 형성된 격자 결함이 도너화된 온도이면 좋고, 통상적으로는 320℃∼380℃의 범위에서 하면 좋다.
다음으로, 도 1에 나타낸 반도체 장치의 동작에 관해서 설명한다.
PT형 IGBT 소자를 온 상태로 만들기 위해서는, 에미터 전극(8)을 접지로서, 콜렉터 전극(9)에 정(+)의 전압을 인가하고, 게이트 전극(7)에 전압(게이트 전압)을 인가하여 콜렉터 전극(9)과 에미터 전극(8) 사이에 전류가 흐르도록 한다.
여기서, 게이트 전압이 낮게 게이트 절연막(6) 밑의 P형 베이스 영역(3)에 N형 채널이 형성되지 않은 상태에서는, 전류는 흐르지 않지만(오프 상태), 게이트 절연막(6) 밑의 P형 베이스 영역(3)에 N형 채널이 형성된 전압(이하, Vth라 칭함) 이상이 되면, 콜렉터 전극(9)과 에미터 전극(8) 사이에 전류가 흐르는 온 상태가 된다.
이때, PT형 IGBT 소자에서 N형 베이스 영역(2)의 두께는 얇게 형성되어 있기 때문에, N형 베이스 영역의 저항값을 작게 할 수 있고, 온 상태시에 온 전압을 낮게 할 수 있다.
다음으로, IGBT 소자를 오프 상태로 만들기 위해서는, 온(on)시에 게이트 전극(6)에 인가되는 전압을 0V로 한다. 그 후, P형 베이스 영역(3)과 N형 베이스 영역(2)의 경계에서 공핍층이 확대되지만, N형 베이스 영역(2)의 불순물 농도는 P형 베이스 영역(3)의 불순물 농도보다도 낮기 때문에, 공핍층은 주로 N형 베이스 영역(2)으로 확대되어 간다. 그러나, 도 1에 도시한 것과 같이, P형 콜렉터 영역(1)과 N형 베이스 영역(2)의 사이에 N형 베이스 영역(2)과 동일한 도전형으로 저항율이 낮은 N+저저항층(5)을 설치하고 있기 때문에, 이 N+저저항층(5)에 의해 정격전압 인가시에 공핍층이 P형 콜렉터 영역(1)으로 뻗치는 것을 막게 되어 있다.
본 실시예의 반도체 장치에서는, PT형 IGBT 소자에서의 N형 베이스 영역의 저저항층을 비불순물 이온의 주입에 의해 형성된 재결합 중심 결함영역에 열처리를 하고 도너화하여 저저항화하여서 형성하고 있기 때문에, 반도체 웨이퍼에 P형 콜렉터 영역 및 N형 베이스 영역을 형성한 후에 저저항층을 형성하는 것이 가능하다. 또한, N형 베이스 영역의 두께에 따라서 P형 콜렉터 영역의 두께를 자유롭게 변경할 수 있기 때문에, 웨이퍼 두께를 웨이퍼 파손이나 웨이퍼의 휘어짐을 방지 가능한 두께로 할 수 있어서, 프로세스가 용이해진다. 또한, 단결정 웨이퍼를 사용한 경우에도 N형 베이스 영역의 두께를 얇게 할 수 있고, PT형 IGBT 소자의 형성이 가능하다.
(실시예 2)
상기 실시예 1에서는, P형 콜렉터 영역측으로부터의 비불순물 이온의 조사에 의해 격자 결함영역을 형성하고 있는 데 대하여, 본 실시예 2에서는, P형 콜렉터 영역과는 반대측(N형 에미터 영역측)의 주표면으로부터 비불순물 이온을 조사하여 격자 결함영역을 형성하도록 한 것이다.
도 6 및 도 7은 본 실시예의 반도체 장치인 PT형 IGBT 소자의 제조방법을 설명하는 공정도이다. 이때, 이 실시예의 반도체 장치는 제조방법이 상이한 것 이외는, 상기 실시예 1과 마찬가지기 때문에 반도체 장치에 관한 설명은 생략한다.
먼저, 상기 실시예 1에 따른 도 2 및 도 3에서 설명된 것과 같은 방법으로, FZ 웨이퍼에 각 영역(저저항층은 제외함), MOSFET 및 각 전극을 형성한다.
다음으로, 도 6에 나타낸 것과 같이, FZ 웨이퍼에서의 P형 콜렉터 영역(1)과 반대측(N형 에미터 영역(4)측)으로부터 프로톤 등의 비불순물 이온을, 예를 들면, 가속전압 4.5 MeV, 도우즈량 1.5 E11cm-2∼1 E13cm-2의 조건으로 조사하여, N형 베이스 영역(2)에서의 P형 콜렉터 영역(1)측의 영역에 결정 결함영역(5a)을 형성한다. 이때, 이 프로톤 조사시에는, Al 마스크 등을 사용하여 결정결함의 피크가 N형 베이스 영역(2)과 P형 콜렉터 영역(1)의 경계 부근이 되도록 한다. 아울러, 상기 결정 결함 형성시에 조사한 비불순물 이온은 프로톤으로 한정하는 것이 아니라, 헬륨등 웨이퍼에 형성되는 각 영역의 결정구조에 영향을 주지 않고 저저항층에 결정결함을 형성할 수 있는 입자이면 어느 것이나 좋다.
이와 같이 비불순물 이온의 주입에 의해 결정 결함영역(5a)을 형성한 후, 도 7에 나타낸 것과 같이, 약 340℃에서 어닐링을 하여 결정 결함영역(5a)을 도너화하고, N형 베이스 영역(2)에 대해서 P형 콜렉터 영역(1)측에 저저항층(5)을 형성하여 PT형 IGBT 소자가 형성된다.
본 실시예 1 및 2에서는, 한쪽의 주표면에 P형 불순물을 확산 형성한 N형 단결정 웨이퍼를 사용하여 설명하고 있지만, 이것으로 특별히 한정하는 것이 아니라, 역으로, 한쪽의 주표면에 N형 불순물을 확산 형성한 P형 단결정 웨이퍼를 사용하여도 된다.
또한, 본 실시예 1 및 2에서는, 각 영역, MOSFET 및 각 전극 형성 후에 저저항층을 형성하도록 되어 있지만, 이것으로 특별히 한정하는 것이 아니라, 상기 M0S FET, 또는 각 전극 형성전에 불순물 이온을 조사하여 격자 결함영역을 형성하도록 하여도 되고, 또 격자 결함영역 형성 후의 어닐링 처리를 다른 열처리 공정과 병행해서 하도록 하여도 된다.
또한, 본 발명의 반도체 장치는, 전술한 것과 같이, IGBT로서 구성한 경우에 특히 유용하지만, PNPN(또는 NPNP)구조를 갖는 전력용 스위칭 소자, 예를 들면, 사이리스터, 트라이액 등에 적용하는 것도 가능하다.
이상과 같은 본 발명에 따른 반도체 장치는, IGBT소자, 특히 PT형 IGBT소자, 및 그 제조방법에 관하여, 반도체 웨이퍼에 단결정 웨이퍼를 사용한 PT형 IGBT 소자에 사용하는 데 적합하다.
Claims (14)
- 제 1 도전형의 제 1 영역과, 이 제 1 영역에 인접한 제 2 도전형의 제 2 영역과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과, 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 구비하고, 상기 제 1, 제 2 및 제 3 영역에서 형성된 트랜지스터를 온 상태로 함으로써 전류가 도통될 수 있도록 구성되고, 상기 제 2 영역 내에서의 제 1 영역 근방에 그 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 구비하고, 이 저저항층은, 비불순물 이온의 조사 및 열처리에 의해 형성된 저저항층으로 구성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,비불순물 이온이, 헬륨 및 프로톤중 어느 하나인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,저저항층의 저항값이, 0.05∼50Ωcm인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,제 1 영역에 콜렉터 전극이 접속되고, 제 3 영역 및 제 4 영역에 에미터 전극이 접속되고, 제 4 영역 상에 절연막을 통해서 게이트 전극이 설치되어, 절연 게이트형 바이폴라 트랜지스터(IGBT)를 구성한 것을 특징으로 하는 반도체 장치.
- 제 1 도전형의 제 1 영역과, 이 제 1 영역에 인접한 제 2 도전형의 제 2 영역과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과, 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 구비하고, 상기 제 1, 제 2 및 제 3 영역에 형성된 트랜지스터를 온 상태로 함으로써 전류가 도통될 수 있도록 구성되고, 상기 제 2 영역 내에서의 제 1 영역 근방에 그 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 구비하고, 상기 제 1 영역, 제 2 영역 및 상기 저저항층은 하나의 단결정 기판내에 형성된 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,저저항층이, 비불순물 이온의 조사와 열처리에 의해 형성된 저저항층으로 구성된 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,비불순물 이온이, 헬륨 및 프로톤중 어느 하나인 것을 특징으로 하는 반도체 장치.
- 제 5 항에 있어서,제 1 영역에 콜렉터 전극이 접속되고, 제 3 영역 및 제 4 영역에 에미터 전극이 접속되고, 제 4 영역 상에 절연막을 통해서 게이트 전극이 설치되어, 절연 게이트형 바이폴라 트랜지스터(IGBT)를 구성한 것을 특징으로 하는 반도체 장치.
- 단결정 기판내에, 소정 두께를 갖고 인접한 제 1 도전형의 제 1 영역 및 제 2 도전형의 제 2 영역을 형성하는 공정과, 이 제 2 영역 내에서의 제 1 영역 근방에 비불순물 이온을 조사하여 격자 결함영역을 형성하는 공정과, 이 격자 결함영역을 열처리함으로써 제 2 영역 내에서의 제 1 영역 근방에 그 제 2 영역에서의 공핍층의 확대를 억제하는 저저항층을 형성하는 공정과, 이 제 2 영역에 인접한 제 1 도전형의 제 3 영역과 이 제 3 영역에 인접한 제 2 도전형의 제 4 영역을 형성하는 공정을 포함한 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,비불순물 이온이, 헬륨 및 프로톤중의 어느 하나인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,비불순물 이온의 조사가, 제 1 영역에서 해당 제 1 영역을 통해서 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,비불순물 이온의 조사가, 제 2 영역측에서 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,단결정 기판이, 제 1 도전형의 반도체 웨이퍼로 이루어지고, 이 반도체 웨이퍼에 소정 깊이까지 제 2 도전형 불순물을 확산형성함으로써, 제 1 영역과 제 2 영역이 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 9 항에 있어서,제 1 영역에 콜렉터 전극을 접속하는 공정과, 제 3 영역 및 제 4 영역에 에미터 전극을 접속하는 공정과, 제 4 영역 상에 절연막을 통해서 게이트 전극을 형성하는 공정을 더 포함한 것을 특징으로 하는 반도체 장치의 제조방법.
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