WO2000031800A1

WO2000031800A1 - Dispositif a semiconducteur et son procede de fabrication

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Publication number: WO2000031800A1
Application number: PCT/JP1998/005323
Authority: WO
Inventors: Hideki Haruguchi
Original assignee: Mitsubishi Denki Kabushiki Kaisha
Priority date: 1998-11-26
Filing date: 1998-11-26
Publication date: 2000-06-02
Also published as: KR20010034362A; EP1052699A1

Description

明細半導体装置、及びその製造方法技術分野

この発明は、絶縁ゲート型バイポーラトランジスタ、特に、空乏層の広がりを抑制する低抵抗層を有するパンチスルー型絶縁ゲート型バイポ一ラトランジス夕等、電力用スィツチング素子として好適な半導体装置及びその製造方法に関するものである。背景技術

近年、電力用スイッチング素子として、絶縁ゲート型電界効果トランジス夕とバイポーラトランジスタとを複合した構造の I GB T (絶縁ゲ一ト型バイポーラトランジスタ）素子が注目されている。

このような I GB T素子には、定格電圧印加時に P型ベース領域から P型コレクタ領域に向かって伸びる空乏層が N型ベース領域から P型コレク夕領域にリーチスルーしなよう N型ベース領域の厚みを厚く設計したノンパンチスル一型（NP T型） I GB T素子と、 N型ペース領域における P型コレクタ領域近傍に空乏層の広がりを防止する N+低抵抗層を設け、定格電圧印加時に P型ベース領域から P型コレクタ領域に向かつて伸びる空乏層が N+低抵抗層で止まるように設計されたパンチスル一型（P T型） I GB T素子とがある。

上記した NP T型 I GB T素子は、第 8図に示すように、 P型コレク夕領域 1 0 1上に N型ベース領域 1 0 2が設けられ、この N型ベース領域 1 0 2の P型コレクタ領域 1 0 1 と反対側に選択的に P型ベース領域 1 0 3が設けられている。そして、この P型ベース領域 1 0 3の表層には、互いに所定距離離れた少なくとも 2つの領域からなる N型エミッ夕領域 104が設けられいる。なお、 N型ェミツ夕領域 104間の P型コレク夕領域 103と N型エミッ夕領域 104上（コンタクト部）で、ェミツ夕電極 108と接触されるようになっている。

また、上記コンタクト部を除く P型ベース領域 103、及び N型エミッ夕領域 104上にはゲート酸化膜 106を介してゲート電極 107が形成され、さらに、このゲート電極 107上には絶縁膜が形成されている。ただし、この絶縁膜はゲ一ト酸化膜 106及びゲ一ト電極 107のコンタクト部側の側部も覆うように形成されている。そして、この絶縁膜上にはコンタクト部を介して P型べ一ス領域 103、 N型エミッ夕領域 4とのそれそれに接触するようエミッ夕電極 108が設けられている。また、 P型コレクタ領域 10 1上にはコレクタ電極 109が設けられている。

このような、 NP T型 I GB T素子では、定格電圧印加時に P型べ一ス領域 103と N型ベース領域 102との接触部分から N型ベース領域 102中に広がっていく空乏層が P型コレクタ領域 101にリ一チスル一しなよう N型ベース領域 102の厚みを厚く設計する必要がある。よつて、オン時に N型ベース領域 102における抵抗値が高くなりオン電圧が高くなるため、 NP T型 I GB T素子ではオン電圧—夕一ンオフ損失間のトレードオフが P T型 I GB T素子に比べ（特に低耐圧 I GBT 素子で）悪くなつてしまう問題がある。

このような NPT型 I GB T素子に対して、 P T型 I GB T素子では、 N型ベース領域の厚みを薄く設計できるので、上記オン電圧一夕一ンォフ損失間のトレードオフは NPT型 I GBT素子より良好である（特に低耐圧 I GBT素子の場合）。ただし、 N+低抵抗層を形成するためには、ェピタキシャル成長により形成したウェハ（以下ェピウェハと呼ぶ）を用いる必要があり、コストが高くなる問題がある。以下、卩丁型 1 0 T素子について説明する。

第 9図は、例えば特開平 1 0— 5 0 7 2 4号公報に示され従来の P T 型 I G B T素子を示す断面図である。第 9図に示すように、所定の不純物濃度を有する P型コレクタ領域 1 0 1上に N +低抵抗層 1 0 5が設けられ、この N +低抵抗層 1 0 5上に P型コレクタ領域 1 0 1の不純物濃度より低い不純物濃度を有する N型ベース領域 1 0 2が設けられている。そして、この N型ベース領域 1 0 2の P型コレクタ領域 1 0 1 と反対側に高不純物濃度の P型ベース領域 1 0 3が選択的に形成され、さらに、この P型ベース領域 1 0 3表層に選択的に N型エミッ夕領域 1 0 4が形成されている。なお、その他は、第 8図に示したものと同様であるので、説明は省略する。

次に、第 9図に示した P T型 I G B T素子である半導体装置の製造方法を説明する。第 1 0図〜第 1 2図は第 9図に示した半導体装置の製造方法を説明する工程図である。

初めに、第 1 0図、第 1 1図に示すように、 P型半導体基板（P型コレク夕領域 1 0 1 ) 上にェビタキシャル法を用いて N型のェピ夕キシャル層を成長させ N +低抵抗層 1 0 5を形成し、その後、 N +低抵抗層 1 0 5上に N型半導体を積層し、高抵抗の N型ベース領域 1 0 2を形成する。次に、第 1 2図に示すように、 N型ベース領域 1 0 2上にゲート酸化膜 1 0 6となる酸化シリコン膜を形成し、この酸化シリコン膜上にゲート電極 1 0 7となるポリシリコンを堆積した後、中心部位を選択的に開口し、この開口部を介してボロン等の P型不純物を注入し、拡散することにより、 N型べ一ス領域 1 0 2内に P型ベース領域 1 0 3を形成する。同様に、開口部を介して P型べ一ス領域 1 0 3に選択的にリン等の N型不純物を注入し、拡散することにより、 N型エミッ夕領域 1 0 4を形成する。このように P型べ一ス領域 1 03、 N型エミヅ夕領域 104形成後に、さらに、ェピウェハ上から酸化シリコン等の絶縁膜を形成した後、 P型ベース領域 103、 N型ベース領域 104の表層がそれそれ露出するように中心部位を開口し、コンタクト部を形成する。その後、ェミツ夕電極 108を絶縁膜上及び先のコンタクト部を介して P型ベース領域 103、 N型ェミッタ領域 104のそれそれと接続されるようエミヅ夕電極 108を形成する。また、 P型コレクタ領域 101上にアルミニゥム等の金属からなるコレクタ電極 109を形成する。

このような PT型 I GB T素子では、 P型コレク夕領域と N型ベース領域との間に N+低抵抗層を設けることにより N型ベース領域の厚みを薄くしても定格電圧を保持できるため、上記 NPT型 I GBT素子に比ベ N型ベース領域の厚みを薄くでき、オン電圧—ターンオフ損失間のトレードオフは良好となるが、 N+低抵抗層を形成する必要上、高価なェビウェハを用いて I GB T素子を製造する必要があった。

このェピウェハの代わりに NPT型 I GB T素子において用いられる単結晶ウェハで形成しょうとした場合には、ウェハの一方の主面から N 型不純物を注入、拡散して N+低抵抗層を形成し、さらに、同主面から P 型不純物を注入、拡散して P型コレクタ領域を形成する必要がある。しかし、この場合には、 N型ベース領域と P型ベース領域の拡散深さの制御が難しく、又、低耐圧の I GB T素子では、ウェハ割れを減らす目的で、ウェハのトータル厚みを厚くするために、 P型コレクタ領域の拡散深さを深くする場合には、拡散時間が長くなり、製造ェ期が長くなつてしまうという問題があった。

また、低耐圧クラスの I GB T素子を製造する場合、オン電圧を低くするには、 N型ベース領域の厚みを薄くする必要があるが、この時、単結晶ウェハの厚みも薄くなってしまい、ウェハプロセス中にウェハが割れやすく、単結晶ウェハを用いて製造することは困難であった。

本発明は上記問題点を解決するためになされたもので、オン電圧—スィヅチングオフロスのトレ一ドオフの改善、及び単結晶ウェハでの形成が可能な半導体装置及びその製造方法を提供するものである。

さらに、 P型コレクタ領域の厚さを厚く形成することにより、 I G B T素子の低耐圧化に伴い、 N型ベース領域の厚さを薄くしても、一方の面上に P型コレクタ領域が形成されている N型のウェハの厚さを十分に保つことができ、ウェハプロセス中にウェハが割れるのを防止することが可能な半導体装置、及びその製造方法を提供するものである。発明の開示

かくしてこの発明によれば、第 1導電型の第一領域と、この第一領域に隣接する第 2導電型の第二領域と、この第二領域に隣接する第 1導電型の第三領域と、この第三領域に隣接する第 2導電型の第四領域を備え、上記第一、第二及び第三領域で形成されるトランジスタをオン状態にすることで電流を導通しうるよう構成されてなり、上記第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を備え、この低抵抗層は、非不純物イオンの照射および照射後の熱処理により形成された低抵抗層からなることを特徵とする半導体装置が提供される。

さらにこの発明によれば、単結晶基板内に、所定厚みを有して隣接する第 1導電型の第一領域及び第 2導電型の第二領域を形成する工程と、この第二領域内における第一領域近傍に非不純物イオンを照射して格子欠陥領域を形成する工程と、この格子欠陥領域を熱処理することにより、第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を形成する工程と、この第二領域に隣接する第 1導電型の第三領域とこの第三領域に隣接する第 2導電型の第四領域を形成する工程、を含んでいることを特徴とする半導体装置の製造方法が提供される。

この発明は、従来のパンチスルー型 I G B Tにおける空乏層抑制用の低抵抗層が、ェピタキシャルではなく、第二領域への非不純物イオンの照射 ·熱処理により、単結晶基板内に簡便かつ効率よく形成できるという事実の発見と、この低抵抗層により、第二領域と第三領域の接合部分から第一領域に向かって第二領域中に伸びる空乏層の伸びが制御できるという実験結果に基づいてなされたものである。この発明における第一領域、第二領域、第三領域及び第四領域はそれぞれ不純物の注入及び/ 又は拡散により、単結晶基板内に簡便に作り込むことができるため、かかる低抵抗層を適用することにより、上記すベての領域を単結晶基板内に形成することが可能となる。したがって、従来の厚い単結晶基板のままで、 P型コレクタ領域の拡散深さと非不純物イオンの打ち込み深さを変えるだけで、 N型ベース領域の厚みを自由に設計できるため、 1 4 0 0 Vクラス以下の低耐圧品への適用が可能であり、又、定格電圧印加時に第二領域中に広がる空乏層の伸びは、低抵抗層により制限されるので、第二領域の厚みを N P T型 I G B T素子より薄くできるため、ェピウェハを用いた P T型 I G B T素子と同様オン電圧の低い半導体装置を構成することができ、しかも、従来の煩雑なェピタキシャル手法を用いることなく低コス卜で製造することができるという効果を奏するものである。この発明における低抵抗層は、非不純物イオンの照射と熱処理により形成され、この非不純物イオンとしては、ヘリウム、プロトンが挙げられる。このうち、プロトンが、熱処理を加えることでドナ一化し易い点から好ましい。かかる非不純物イオンの照射は、第一領域側から、当該第一領域を介して行われてもよく、また、第二領域側から行われてもよい。照射エネルギーは、非不純物イオンの飛程が第二領域内の第一領域近傍になるように設定され、それにより、第一領域近傍には格子欠陥領域が形成される。また、熱処理は、この格子欠陥領域がドナ一化されてこの領域が格子欠陥のない部分に比して充分に低い抵抗値を有する条件で行われ、通常 3 2 0 °C~ 3 8 0 °Cが適している。ここで、低抵抗層の適切な抵抗値は、他の領域の抵抗や厚み等の設計条件によって変わるため、いちがいに限定はできないが、通常 0 . 0 5〜5 0 Ω ο πι程度が適している。また、この低抵抗層の厚みも、設計条件、ことに第二領域の厚みや半導体ウェハの厚みとの相関関係によって、適宜定められるが、通常、 5〃m〜 5 0〃m程度が適切である。

この発明において、上記低抵抗層を除く各領域は、通常、単結晶半導体基板（ウェハ）内にイオン注入 ·拡散により形成することができる。これらの形成工程自体は、従来のノンパンチスルー型 I G B Tで用いられる方法を適用することができる。例えば、第一及び第二領域の形成は、第 1導電型の半導体ウェハの片面から第 2導電型の不純物イオンを注入 ·拡散することにより、 1工程で形成することができきる。また第三及び第四領域も同様に、イオン注入 ·拡散により形成することができる。なお、前述のごとく、この発明の半導体装置における各領域は、単結晶半導体基板内に形成することができるが、かかる構成は、パンチスル —型 I G B Tとしては、それ自体、新規かつ有用な構成である。したがつて、この発明は、第 1導電型の第一領域と、この第一領域に隣接する第 2導電型の第二領域と、この第二領域に隣接する第 1導電型の第三領域と、この第三領域に隣接する第 2導電型の第四領域を備え、上記第一、第二及び第三領域で形成されるトランジス夕をオン状態にすることで電流を導通しうるよう構成されてなり、上記第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を備え、かつ上記第一領域、第二領域、および上記低抵抗層は一つの単結晶基板内に形成されてなることを特徴とする半導体装置をも提供するものであとくにかかる単結晶ウェハとして、厚み 200 ζπ！〜 450〃mのものが安価で入手可能であり、取り扱いも簡便であるが、この発明の半導体装置では、このようなウェハをそのまま用いてパンチスル一型 I GB Tを得ることができる点でも.有利である。

この発明の半導体装置を、 I GB Tとして構成する場合には、上記第一領域にはコレクタ電極が接続され、第三領域と第四領域にはエミッ夕電極が接続され、第三領域と第四領域上にはゲート絶縁膜を介してゲート電極が設けられ、これらの形状等は I GB Tとして適切に機能するように適宜設定される。通常、第四領域は、第三領域内に形成され、これら第三領域、第四領域それそれにエミッ夕電極が接続されるようになつている。

なお、この発明の半導体装置は、前述のごとく、 I GBTとして構成した場合にとくに有用であるが、 PNPN (あるいは NPNP) 構造を有する電力用スイッチング素子、例えばサイリス夕、トライアツク等に適用することも可能である。図面の簡単な説明

第 1図は本発明の実施の形態 1に係る半導体装置の構成を示す断面図である。

第 2図は本発明の実施の形態 1に係る半導体装置の製造工程を示す図である。

第 3図は本発明の実施の形態 1に係る半導体装置の製造工程を示す図である。第 4図は本発明の実施の形態 1に係る半導体装置の製造工程を示す図である。

第 5図は本発明の実施の形態 1に係る半導体装置の製造工程を示す図である。

第 6図は本発明の実施の形態 2に係る半導体装置の製造工程を示す図である。

第 7図は本発明の実施の形態 2に係る半導体装置の製造工程を示す図である。

第 8図は従来の半導体装置の構成を示す断面図である。

第 9図は従来の半導体装置の構成を示す断面図である。

第 1 0図は従来の半導体装置の製造工程を示す図である。

第 1 1図は従来の半導体装置の製造工程を示す図である。

第 1 2図は従来の半導体装置の製造工程を示す図である。発明を実施するための最良の形態

本発明をより詳細に説明するために、添付の図面に従ってこれを説明する。尚、本発明は半導体装置、例えば電力用スィツチング素子として、絶縁ゲート型電界効果トランジスタとバイポーラトランジスタとを複合した構造の I G B T (絶縁ゲート型バイポーラトランジスタ）素子、特に P T型 I G B T素子に関するものである。

実施の形態 1 .

第 1図は本発明の実施の形態 1に係る半導体装置である P T型 I G B T素子の構成を示す断面図である。第 1図に示すように、所定の不純物濃度を有する P型コレクタ領域 1上には N型ベース領域 2の抵抗値よりも低い抵抗値を有する N +低抵抗層 5が形成され、この N +低抵抗層 5上には P型コレクタ領域 1の不純物濃度より低い不純物濃度を有する N型ベース領域 2が形成されている。なお、この N +低抵抗層 5は従来のようにェビタキシャル成長により形成するのではなく、プロトン等の非不純物イオンをイオン照射して再結合欠陥領域を形成し、その後、ァニールを施しドナ一化すことにより形成する。また、この N ⁺低抵抗層 5の抵抗値は 0 . 0 5〜 5 0 Ω c m、好ましくは 1 0〜 3 0 Ω c mにすればよい。そして、この N型べ一ス領域 2の P型コレクタ領域 1 と反対側には高不純物濃度の P型ベース領域 3が選択的に形成され、この P型ベース領域 3の表層には互いに所定距離離れた少なくとも 2つの領域からなる N型エミッ夕領域 4が形成されている。なお、 N型ェミツ夕領域 4間の P型コレクタ領域 3と N型ェミッタ領域 4上（コンタクト部）で、エミヅ夕電極 8と接触されるようになっている。ここでは、 N型ェミツ夕領域 4 が互いに所定距離離れた複数の領域（より詳細には、放射線状）に形成されているが、特に形状は限定するものではなく、円環状のものでもよく、また、複数の領域にせず単一の領域にしてもよい。

また、上記コンタクト部を除く P型ベース領域 3、及び N型ェミツ夕領域 4上にはゲート酸化膜 6を介してゲート電極 7が形成され、さらに、このゲート電極 7上には絶縁膜が形成されている。ただし、この絶縁膜はゲート酸化膜 6及びゲート電極 7のコンタクト部側の側部も覆うように形成されている。そして、この絶縁膜上にはコンタクト部を介して P 型べ一ス領域 3、 N型ェミツ夕領域 4とのそれそれに接触するようエミッ夕電極 8が設けられている。また、 P型コレクタ領域 1上にはコレク夕電極 9が設けられている。

ここで、 N型ベース領域 2の基礎となるシリコン基板には、従来用いられているェピウェハではなく、 N型の単結晶ウェハ、例えば、 F Z法や C Z法により製造されたウェハを用いるものとする。（以下、 F Z法により形成されるウェハを F Zウェハ、 C Z法により形成されるウェハを c zウェハと呼ぶことにする。）

次に、第 1図に示した半導体装置の製造方法を説明する。第 2図〜第 5図は第 1図に示した半導体装置の製造方法を説明する工程図である。初めに、第 2図に示すように、 N型ベース領域 2の基礎となる N型の単結晶ウェハ（ここでは、 FZウェハを用いる）における一方の主面にボロン等の P型不純物を注入、拡散して P型コレクタ領域 1を形成する。なお、この F Zウェハの厚みは、 100 /m〜 500〃mで、好ましくは、 200 /m〜450〃mにし、半導体装置の製造プロセスにおいて、 F Zウェハの破損や反り等が起こらない厚みに設計する。又、 P型不純物の拡散深さは、 N型ベース領域 2の厚み W_Bが後で述べるように、各耐圧クラスで最適な値となるように、それそれのウェハ厚みで調整を行う。ここで、オン状態におけるオン電圧の増加を防止するために、 N型べ一ス領域 2の厚み W_Bが、下記式（ 1) に示す範囲の厚み、例えば、 PT型 I GB T素子の最大定格電圧を 1200 Vとした場合には、 145 /m 〜 155〃mに、最大定格電圧を 1400 Vとした場合には、 160〃 m〜 170〃mになるように設計すればよい。

W { (2 · (V_bi- V) ) / (q · N_B) } ^1/2 … け）ここで、 £_sはシリコンの比誘電率、 £。は真空の誘電率、 V_biは P型ベース領域 3、 N型ベース領域 2間の PN接合における内部電圧、 Vはコレクタ電極 9、エミッ夕電極 8間の電圧、 qは電荷量、 N_Bは N型べ一ス領域 2における不純物密度を示すものである。

また、 P型コレクタ領域 1の厚みを従来のように薄く形成すると、上記説明したように N型ベース領域 2の厚み W_Bを薄く形成する関係上、ゥェハ厚が薄くなり、ウェハの破損や反りが生じ製造効率が著しく悪くなる。そのため、本実施の形態では、 N型ベース領域 2の厚みを薄くするとともに、 P型コレクタ領域 1の厚みを厚くすることにより、全体としてウェハの厚みが厚くなるように設定する。

なお、この P型コレクタ領域 1の厚みは、 N型べ一ス領域 2の厚みに応じて所望厚みに形成すればよい。また、本実施の形態では、この F Z ウェハの比抵抗を 7 0 Ω c mのものを用いたが、比抵抗は耐圧クラスにより最適値が異なる。 1 2 0 0 Vクラスであれば 6 ◦ Ω〜 8 0 Ωであればよい。

次に、第 3図に示すように、 Ν型べ一ス領域 2の反対側の主面上にゲ一ト酸化膜 6となる酸化シリコン膜を形成し、この酸化シリコン膜上にゲート電極 7となるポリシリコンを堆積した後、中心部位を選択的に開口し、この開口部を介してボロン等の Ρ型不純物を注入し、拡散することにより、 Ν型べ一ス領域 2に Ρ型ベース領域 3を形成する。同様に、開口部を介して Ρ型ベース領域 3に選択的にリン等の Ν型不純物を注入し、拡散することにより、 Ν型ェミツ夕領域 4を形成する。このように Ρ型ベース領域 3、 Ν型ェミッタ領域 4形成後に、さらに、 F Zウェハ上から酸化シリコン等の絶縁膜を形成した後、 Ρ型べ一ス領域 3、 Ν型ベース領域 4の表層がそれそれ露出するように中心部位を開口し、コンタクト部を形成する。その後、エミッ夕電極 8を絶縁膜上及び先のコンタクト部を介して Ρ型べ一ス領域 3、エミッ夕電極 4のそれそれとエミッ夕電極 8とが接続されるようエミッ夕電極 8を形成する。また、その後、 Ρ型コレクタ領域 1上にアルミニウム等の金属からなるコレクタ電極 9を形成する。

このような M O S構造を形成した後に、第 4図に示すように、 Ρ型コレク夕領域 1側からプロトン等の非不純物イオンを、例えば、加速電圧 4 . 5 M e V、ドーズ量 1 . 5 E ^{1 1} c m— ²〜： L E ^{1 3} c m— ²の条件で照射し、 N型ベース領域 2における P型コレクタ領域 1側の領域に結晶欠陥領域 5 aを形成する。なお、このプロトン照射時には、 A 1マスク等を用いて結晶欠陥のピークが N型ベース領域 2と P型コレクタ領域 1 との境界付近になるようにする。なお、上記結晶欠陥形成時に照射する非不純物イオンはプロトンに限定するものではなく、ヘリゥム等 P型コレクタ領域 1の結晶構造に影響を与えることなく、低抵抗層形成領域に結晶欠陥を形成でき、かつ熱処理してドナ一化する粒子であればなんでもよい。なお、熱処理を加えることでドナー化し易いプロトンを用いるのが好ましい。

このように非不純物イオンの注入により結晶欠陥領域 5 aを形成した後、第 5図に示すように、約 3 4 0 °Cでァニールを行い、結晶欠陥領域 5 aをドナ一化し、 N型ベース領域 2における P型コレクタ領域 1側に N +低抵抗層 5を形成する。なお、ァニール時の温度は、形成された格子欠陥がドナー化される温度であればよく、通常は、 3 2 0 °C〜 3 8 0 °C の範囲で行えばよい。

次に、第 1図に示した半導体装置の動作について説明する。

P T型 I G B T素子をオン状態にさせるには、エミッ夕電極 8をァースとして、コレクタ電極 9に正の電圧を印加し、さらに、ゲート電極 7 に電圧（ゲート電圧）を印加してコレクタ電極 9、エミッ夕電極 8間に電流が流れるようにする。

ここで、ゲート電圧が低くゲート絶縁膜 6下の P型ベース領域 3に N 型のチャネルが形成されない状態では、電流は流れない（オフ状態）が、ゲート絶縁膜 6下の P型ベース領域 3に N型のチャネルが形成される電圧（以下、 V t hと呼ぶ）以上になると、コレクタ電極 9、エミッ夕電極 8間に電流が流れオン状態になる。

このとき、 P T型 I G B T素子における N型ベース領域 2の厚みは薄く形成されているので、 N型ベース領域における抵抗値を小さくでき、オン状態時におけるオン電圧を低くすることができる。次に、 I G B T素子をオフ状態にさせるには、オン時にゲート電極 6 に印加していた電圧を 0 Vにする。すると、 Ρ型ベース領域 3と Ν型べ —ス領域 2の境界から空乏層が広がるが、 Ν型ベース領域 2の不純物濃度は Ρ型ベース領域 3の不純物濃度よりも低いため、空乏層は主に Ν型ベース領域 2に広がっていく。しかし、第 1図に示したように、 Ρ型コレク夕領域 1 と Ν型べ一ス領域 2との間に Ν型ベース領域 2と同じ導電型で抵抗率の低い Ν +低抵抗層 5を設けているので、この Ν +低抵抗層 5 により、定格電圧印加時に空乏層が Ρ型コレクタ領域 1にリーチスルーするのを防ぐようになつている。

本実施の形態の半導体装置では、 Ρ Τ型 I G B Τ素子における Ν型べース領域の低抵抗層を非不純物イオンの注入により形成された再結合中心欠陥領域に熱処理を施してドナー化し低抵抗化することにより形成しているので、半導体ウェハに Ρ型コレク夕領域及び Ν型ベース領域を形成した後に低抵抗層を形成することが可能である。また、 Ν型べ一ス領域の厚みに応じて Ρ型コレクタ領域の厚みを自由に変更できるので、ゥェハ厚をウェハ破損やウェハの反りを防止可能な厚みにすることができ、プロセスが容易になる。また、単結晶ウェハを用いた場合にでも Ν型べ —ス領域の厚みを薄くでき、 Ρ Τ型 I G B Τ素子の形成が可能である。実施の形態 2 .

実施の形態 1では、 Ρ型コレクタ領域側からの非不純物イオンの照射により格子欠陥領域を形成しているのに対し、この実施の形態 2では、 Ρ型コレクタ領域とは反対側（Ν型ェミツ夕領域側）の主面から非不純物イオンを照射し、格子欠陥領域を形成するようにしたものである。第 6図、第 7図はこの実施の形態の半導体装置である Ρ Τ型 I G B T 素子の製造方法を説明する工程図である。なお、この実施の形態の半導体装置は製造方法が相違する以外は、実施の形態 1と同様であるので半導体装置の説明は省略する。

初めに、実施の形態 1における第 2図、第 3図で説明したのと同様の方法で、 FZウェハに各領域（低抵抗層は除く）、 MOSFET、及び各電極を形成する。

次に、第 6図に示すように、 FZウェハにおける P型コレクタ領域 1 と反対側（N型エミッ夕領域 4側）からプロトン等の非不純物イオンを、例えば、加速電圧 4. 5 M e Vs ドーズ量 1. 5 E ¹¹ c m— ²〜： L E ¹³ cm_²の条件で照射し、 N型ベース領域 2における P型コレクタ領域 1 側の領域に結晶欠陥領域 5 aを形成する。なお、このプロトン照射時には、 A 1マスク等を用いて結晶欠陥のピークが N型ベース領域 2と P型コレクタ領域 1との境界付近になるようにする。なお、上記結晶欠陥形成時に照射する非不純物イオンはプロトンに限定するものではなく、へリウム等ウェハに形成される各領域の結晶構造に影響を与えることなく、低抵抗層に結晶欠陥を形成できる粒子であればなんでもよい。

このように非不純物イオンの注入により結晶欠陥領域 5 aを形成した後、第 7図に示すように、約 340°Cでァニールを行い、結晶欠陥領域 5 aをドナ一化し、 N型ベース領域 2における P型コレクタ領域 1側に低抵抗層 5を形成し、 PT型 I GBT素子が形成される。本実施の形態 1、 2では、一方の主面に P型不純物を拡散形成した N 型単結晶ウェハを用いて説明しているが、これは特に限定するものではなく、逆に、一方の主面に N型不純物を拡散形成した P型単結晶ウェハを用いてもよい。

また、本実施の形態 1、 2では、各領域、 MOSFET、及び各電極形成後に低抵抗層を形成するようにしているが、これは特に限定するものでなく、上記 MOSFET、又は各電極形成前に、不純物イオン照射して格子欠陥領域を形成するようにしてもよく、さらに、格子欠陥領域形成後のァニール処理を他の熱処理工程と平行して行うようにしてもよい o

また、この発明の半導体装置は、前述のごとく、 I GBTとして構成した場合にとくに有用であるが、 PNPN (あるいは NPNP) 構造を有する電力用スイッチング素子、例えばサイリス夕、トライアツク等に適用することも可能である。産業上の利用可能性

以上のように、本発明にかかる半導体装置は、 I GBT素子、特に P T型 I GBT素子、及びその製造方法に関し、半導体ウェハに単結晶ゥェハを用いた P T型 I GB T素子に用いるのに谪している。

Claims

請求の範囲

1 . 第 1導電型の第一領域と、この第一領域に隣接する第 2導電型の第二領域と、この第二領域に隣接する第 1導電型の第三領域と、この第三領域に隣接する第 2導電型の第四領域を備え、上記第一、第二及び第三領域で形成されるトランジスタをオン状態にすることで電流を導通しうるよう構成されてなり、上記第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を備え、この低抵抗層は、非不純物イオンの照射および熱処理により形成された低抵抗層からなることを特徴とする半導体装置。

2 . 非不純物イオンが、ヘリウム、プロトンのいずれかであることを特徴とする請求項 1記載の半導体装置。

3 . 低抵抗層の抵抗値が、 0 . 0 5〜 5 0 Ω c mである請求項 1記載の半導体装置。

4 . 第一領域にコレクタ電極が接続され、第三領域及び第四領域にェミッ夕電極が接続され、第四領域上に絶縁膜を介してゲート電極が設けられて、絶縁ゲート型バイポーラトランジスタ（ I G B T ) を構成してなる請求項 1記載の半導体装置。

5 . 第 1導電型の第一領域と、この第一領域に隣接する第 2導電型の第二領域と、この第二領域に隣接する第 1導電型の第三領域と、この第三領域に隣接する第 2導電型の第四領域を備え、上記第一、第二及び第三領域で形成されるトランジス夕をオン状態にすることで電流を導通しうるよう構成されてなり、上記第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を備え、かつ上記第一領域、第二領域、および上記低抵抗層は一つの単結晶基板内に形成されてなることを特徴とする半導体装置。

6 . 低抵抗層が、非不純物イオンの照射と熱処理により形成された低抵抗層からなる請求項 5記載の半導体装置。

7 . 非不純物イオンが、ヘリウム、プロトンのいずれかであることを特徴とする請求項 5記載の半導体装置。

8 . 第一領域にコレクタ電極が接続され、第三領域及び第四領域にェミッ夕電極が接続され、第四領域上に絶縁膜を介してゲート電極が設けられて、絶縁ゲート型バイポーラトランジスタ（ I G B T ) を構成してなる請求項 5記載の半導体装置。

9 . 単結晶基板内に、所定厚みを有して隣接する第 1導電型の第一領域及び第 2導電型の第二領域を形成する工程と、この第二領域内における第一領域近傍に非不純物イオンを照射して格子欠陥領域を形成するェ程と、この格子欠陥領域を熱処理することにより、第二領域内における第一領域近傍に当該第二領域からの空乏層の広がりを抑制する低抵抗層を形成する工程と、この第二領域に隣接する第 1導電型の第三領域とこの第三領域に隣接する第 2導電型の第四領域を形成する工程、を含んでいることを特徴とする半導体装置の製造方法。

1 0 . 非不純物イオンが、ヘリウム、プロトンのいずれかであることを特徴とする請求項 9記載の半導体装置の製造方法。

1 1 . 非不純物イオンの照射が、第一領域側から当該第一領域を介して行われる請求項 9記載の半導体装置の製造方法。

1 2 . 非不純物イオンの照射が、第二領域側から行われる請求項 9記載の半導体装置の製造方法。

1 3 . 単結晶基板が、第 1導電型の半導体ウェハからなり、この半導体ウェハに所定深さまで第 2導電型不純物を拡散形成することにより、第一領域と第二領域か形成される請求項 9記載の半導体装置の製造方法。

1 4 . 第一領域にコレクタ電極を接続する工程と、第三領域及び第四領域にエミッ夕電極を接続する工程と、第四領域上に絶縁膜を介してゲ一ト電極を形成する工程を、さらに有してなる請求項 9記載の半導体装置の製造方法。