JP7419695B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

従来、炭化珪素（ＳｉＣ）を半導体材料としたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ。以下、ＳｉＣ－ＩＧＢＴとする）では、耐圧（耐電圧）クラスに応じた厚いエピタキシャル層でドリフト領域が形成される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。従来のＳｉＣ－ＩＧＢＴの構造について、プレーナゲート構造のｎチャネル型ＩＧＢＴを例に説明する。図７は、従来の炭化珪素半導体装置の構造を示す説明図である。

図７の左側に従来のＳｉＣ－ＩＧＢＴの断面構造を示し、右側にｎ^-型ドリフト領域１０１の深さ方向における少数キャリア（正孔）ライフタイム分布１３１およびｎ^-型ドリフト領域１０１の深さ方向におけるオン動作時の少数キャリア濃度分布１３２を示す。深さ方向とは、半導体基板１１０の主面と直交する方向（縦方向）である。図７に示す従来の炭化珪素半導体装置は、炭化珪素からなるエピタキシャル層１２１～１２３を裏面側から順に積層した積層構造を有する半導体基板１１０を用いて作製（製造）されたＳｉＣ－ＩＧＢＴである。

半導体基板１１０は、ｐ⁺型コレクタ領域１１２、ｎ^-型ドリフト領域１０１およびｐ型ベース領域１０３となる各エピタキシャル層１２１～１２３を裏面側から順に積層させた積層構造を有するエピタキシャル基板である。半導体基板１１０は、ｐ型エピタキシャル層１２３側の主面をおもて面とし、ｐ⁺型エピタキシャル層１２１側の主面を裏面とする。半導体基板１１０のおもて面側には、一般的なプレーナゲート構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）が設けられている。

このように素子特性を決める重要な要素であるｎ^-型ドリフト領域１０１を結晶性の良いｎ^-型エピタキシャル層１２２で形成可能である。ｎ型キャリア蓄積層（ＣＳＬ：Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ Ｌａｙｅｒ）１０２およびｎ型フィールドストップ（ＦＳ：Ｆｉｅｌｄ Ｓｔｏｐ）領域１１１はそれぞれｎ^-型ドリフト領域１０１のエミッタ側およびコレクタ側に設けられている。符号１０３，１０５～１０７は、それぞれｐ型ベース領域、ｐ⁺型コンタクト領域、ゲート絶縁膜およびゲート電極である。

しかしながら、ｎ^-型エピタキシャル層１２２中には、バンドギャップ中にエネルギー準位（深い準位）を形成し、キャリアライフタイムキラーとなるＺ_1/2センター等の結晶欠陥が存在する。この結晶欠陥の存在により、ｎ^-型ドリフト領域１０１の少数キャリア（正孔）ライフタイムは深さ方向に一様に短い分布１３１となっている。少数キャリアライフタイムが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で少数キャリアライフタイムが略同じであることを意味する。

このｎ^-型ドリフト領域１０１の少数キャリアライフタイム分布１３１により、従来のＳｉＣ－ＩＧＢＴのオン動作時にｐ⁺型コレクタ領域１１２からｎ^-型ドリフト領域１０１へ少数キャリアが注入されても、ｎ^-型ドリフト領域１０１の少数キャリア濃度は、コレクタ側１３２ｂで高く、コレクタ側（ｐ⁺型コレクタ領域１１２側）１３２ｂからエミッタ側（ｎ⁺型エミッタ領域１０４側）１３２ａへ向かうにしたがって減少し、エミッタ側１３２ａで低い濃度分布１３２となる。

したがって、従来のＳｉＣ－ＩＧＢＴにおいて低ＲｏｎＡ（低オン抵抗）化を図るには、従来のＳｉＣ－ＩＧＢＴのオン動作時にコレクタ側からｎ^-型ドリフト領域１０１へ大量の少数キャリアが注入される必要がある。ＳｉＣ－ＩＧＢＴのオン動作時にｎ^-型ドリフト領域１０１の少数キャリア濃度を高くして、ｐ⁺型コレクタ領域１１２からｎ^-型ドリフト領域１０１への少数キャリア注入量を増大させるには、ｎ^-型ドリフト領域１０１の少数キャリアライフタイムを長くすればよい。

通常、シリコン（Ｓｉ）エピタキシャル層の少数キャリアライフタイムは、数ｍｓ（ミリ秒）以上である。それに対して、炭化珪素エピタキシャル層の少数キャリアライフタイムは、室温（例えば２５℃程度）で１μｓ（マイクロ秒）以下程度であり、２５０℃程度でのアニール（熱処理）により伸長したとしても５μｓ以下程度までしか伸長されない。そこで、炭化珪素エピタキシャル層の少数キャリアライフタイムを長くする方法として、炭化珪素エピタキシャル層に炭素（Ｃ）原子をイオン注入（以下、炭素イオン注入とする）する方法が提案されている。

炭化珪素エピタキシャル層の、炭素イオン注入による少数キャリアライフタイムの伸長のメカニズムは、次の通りである。炭化珪素エピタキシャル層の主な結晶欠陥であるＺ_1/2センターは、炭化珪素エピタキシャル層中の炭素原子の欠損により発生する点欠陥（空孔）である。このため、炭化珪素エピタキシャル層に外部からイオン注入された炭素原子を、アニールにより当該炭化珪素エピタキシャル層の炭素原子の欠損箇所にはめ込んで、炭素原子の欠損により生じた点欠陥を減少させる。これによって、炭化珪素エピタキシャル層の少数キャリアライフタイムが伸長される。

また、従来の炭化珪素半導体装置の製造方法として、炭化珪素エピタキシャル基板の反りを制御するためのイオン注入領域を形成する際に、当該イオン注入に用いる元素を炭素として、炭素をイオン注入した領域において炭化珪素結晶中のライフタイムキラーとなる欠陥を減少させる方法が提案されている（例えば、下記特許文献１（第００４５，００９２～００９７段落）参照。）。下記特許文献１では、エピタキシャル基板の反りを制御するための最適な注入条件を選択するために、エピタキシャル基板の裏面から炭素をイオン注入している。

国際公開第２０１６／０１７２１５号

しかしながら、上述した図７に示す従来のＳｉＣ－ＩＧＢＴにおいて、単純に炭素原子をイオン注入してｎ^-型エピタキシャル層１２２の少数キャリアライフタイムを伸長させると、ｎ^-型ドリフト領域１０１であるｎ^-型エピタキシャル層１２２全体の少数キャリアライフタイムが一様に長くなる。この場合、ｎ^-型ドリフト領域１０１内での伝導度変調効果による低オン抵抗化は可能であるが、ＳｉＣ－ＩＧＢＴのオン動作時にｎ^-型ドリフト領域１０１に残留する少数キャリア（以下、残留キャリアとする）が多くなる。これによって、ＳｉＣ－ＩＧＢＴのターンオフ動作に残留キャリアによるスイッチング損失が増大するため、低オン抵抗化と低スイッチング損失化とのトレードオフ関係が悪化する。

この発明は、上述した従来技術による問題点を解消するため、低オン抵抗化と低スイッチング損失化とのトレードオフ関係を改善させることができる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、目的を達成するため、本発明者は、炭化珪素エピタキシャル層の内部に少数キャリアライフタイムを伸長させる領域（以下、キャリアライフタイム伸長領域とする）を形成するときに、炭化珪素エピタキシャル層へイオン注入した炭素原子を拡散および活性化させるためのアニールのアニール温度またはアニール時間を変更することで、炭化珪素エピタキシャル層の注入面からキャリアライフタイム伸長領域が達する深さを任意に変えることができることを見出した。本発明は、このような知見に基づいてなされたものである。なお、キャリアライフタイム伸長領域が達する深さ範囲とアニール条件（アニール温度、アニール時間）との関係については後述する。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、炭化珪素からなる半導体基板の第１導電型エピタキシャル層に、前記第１導電型エピタキシャル層の第１主面の全面から炭素原子をイオン注入する第１工程を行う。次に、前記第１工程でイオン注入した前記炭素原子を、熱処理により前記第１導電型エピタキシャル層の第１主面から所定深さまで拡散させるとともに、前記第１導電型エピタキシャル層中の炭素原子欠損箇所に嵌めこんで前記炭素原子欠損を低減させる第２工程を行う。前記第２工程では、前記第１工程でイオン注入した前記炭素原子を拡散させてなる第１領域を、前記熱処理の温度および時間に基づいて前記所定深さを調整して前記第１導電型エピタキシャル層の内部に前記第１主面から前記第１導電型エピタキシャル層の厚さの８０％以下の厚さで形成する。前記第１領域の厚さを、前記第１導電型エピタキシャル層の第２主面側の前記第１領域を除く第２領域の厚さよりも厚くする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１導電型エピタキシャル層のうちの前記第１領域のみ少数キャリアライフタイムを伸長させることを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程では、前記第１領域の少数キャリアライフタイムを、前記第２領域の少数キャリアライフタイムよりも長くすることを特徴とする。

また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程の後、さらに、前記第１導電型エピタキシャル層の前記第１主面に、第２導電型エピタキシャル層をエピタキシャル成長させる工程を行う。前記第２導電型エピタキシャル層の内部に、第１導電型の第１半導体領域と、前記第１半導体領域から離れて深さ方向に前記第２導電型エピタキシャル層を貫通して前記第１領域に接する第１導電型の第２半導体領域と、を選択的に形成し、前記第２導電型エピタキシャル層の前記第１半導体領域および前記第２半導体領域を除く部分を第２導電型の第３半導体領域とする工程を行う。前記第１導電型エピタキシャル層の前記第２主面側に第２導電型の第４半導体領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型エピタキシャル層と前記第４半導体領域とに挟まれた前記第１領域および前記第２領域を第１導電型の第５半導体領域とする工程を行う。前記第３半導体領域の、前記第１半導体領域と前記第２半導体領域との間の領域に接するゲート絶縁膜を形成する工程を行う。前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側に、ゲート電極を形成する工程を行う。前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極を形成する工程を行う。前記第４半導体領域に電気的に接続された第２電極を形成する工程を行うことを特徴とする。また、この発明にかかる炭化珪素半導体装置の製造方法は、上述した発明において、前記第２工程の後、さらに、前記第１導電型エピタキシャル層の前記第１主面に、第２導電型エピタキシャル層をエピタキシャル成長させる工程を行う。前記第２導電型エピタキシャル層の内部に第１導電型の第１半導体領域を選択的に形成し、前記第２導電型エピタキシャル層の前記第１半導体領域を除く部分を第２導電型の第２半導体領域とする工程を行う。前記第１導電型エピタキシャル層の前記第２主面側に第２導電型の第３半導体領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた前記第１領域および前記第２領域を第１導電型の第４半導体領域とする工程を行う。前記第１半導体領域と前記第２半導体領域とを貫通し、前記第４半導体領域内で終端するトレンチを形成する工程を行う。前記トレンチの内壁に接するゲート絶縁膜を形成する工程を行う。前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に、ゲート電極を形成する工程を行う。前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する工程を行う。前記第３半導体領域に電気的に接続された第２電極を形成する工程を行うことを特徴とする。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、第１導電型エピタキシャル層が設けられている。第２導電型エピタキシャル層は、前記半導体基板において、前記第１導電型エピタキシャル層の第１主面に設けられている。前記第２導電型エピタキシャル層の内部に、第１導電型の第１半導体領域が選択的に設けられている。前記第２導電型エピタキシャル層の内部で前記第１半導体領域を除く部分に、第１導電型の第２半導体領域が選択的に設けられている。前記第２半導体領域は、深さ方向に前記第２導電型エピタキシャル層を貫通する。第２導電型の第３半導体領域は、前記第２導電型エピタキシャル層のうち、前記第１半導体領域と、前記第２半導体領域と、を除く部分である。前記半導体基板において、前記第１導電型エピタキシャル層の第２主面の表面層に、第２導電型の第４半導体領域が設けられている。第１導電型の第５半導体領域は、前記半導体基板のうち、前記第２導電型エピタキシャル層と前記第４半導体領域とに挟まれた部分である前記第１導電型エピタキシャル層からなる。前記第３半導体領域の、前記第１半導体領域と前記第２半導体領域との間の領域に接して、ゲート絶縁膜が設けられている。ゲート電極は、前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側に設けられている。第１電極は、前記第１半導体領域および前記第３半導体領域に電気的に接続されている。第２電極は、前記第４半導体領域に電気的に接続されている。前記第５半導体領域は、第１導電型の第１，２領域を有する。前記第１領域は、前記第２半導体領域および前記第３半導体領域に接し、前記第２導電型エピタキシャル層と前記第１導電型エピタキシャル層との界面から、前記第１導電型エピタキシャル層の内部へ所定深さに達する。前記第２領域は、前記第１導電型エピタキシャル層の前記第１領域を除く部分であり、前記第１領域と前記第４半導体領域とに挟まれている。前記第１領域の少数キャリアライフタイムは、前記第２領域の少数キャリアライフタイムよりも長い。前記第１領域の厚さは、前記第１導電型エピタキシャル層の厚さの８０％以下で、かつ前記第２領域の厚さよりも厚い。

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。炭化珪素からなる半導体基板に、第１導電型エピタキシャル層が設けられている。第２導電型エピタキシャル層は、前記半導体基板において、前記第１導電型エピタキシャル層の第１主面に設けられている。前記第２導電型エピタキシャル層の内部に、第１導電型の第１半導体領域が選択的に設けられている。第２導電型の第２半導体領域は、前記第２導電型エピタキシャル層のうち、前記第１半導体領域を除く部分である。前記半導体基板において、前記第１導電型エピタキシャル層の第２主面の表面層に、第２導電型の第３半導体領域が設けられている。第１導電型の第４半導体領域は、前記半導体基板のうち、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた部分である前記第１導電型エピタキシャル層からなる。トレンチは、前記第１半導体領域と前記第２半導体領域とを貫通し、前記第４半導体領域内で終端する。ゲート電極は、前記トレンチの内部にゲート絶縁膜を介して設けられている。第１電極は、前記第１半導体領域および前記第２半導体領域に電気的に接続されている。第２電極は、前記第３半導体領域に電気的に接続されている。前記第４半導体領域は、第１導電型の第１，２領域を有する。前記第１領域は、前記第２半導体領域に接し、前記第２導電型エピタキシャル層と前記第１導電型エピタキシャル層との界面から、前記第１導電型エピタキシャル層の内部へ所定深さに達する。前記第２領域は、前記第１導電型エピタキシャル層の前記第１領域を除く部分であり、前記第１領域と前記第３半導体領域とに挟まれている。前記第１領域の少数キャリアライフタイムは、前記第２領域の少数キャリアライフタイムよりも長い。前記第１領域の厚さは、前記第１導電型エピタキシャル層の厚さの８０％以下で、かつ前記第２領域の厚さよりも厚い。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域の炭素原子欠損は、前記第２領域の炭素原子欠損よりも少ないことを特徴とする。

上述した発明によれば、オン動作時、コレクタ側（第３半導体領域側）からドリフト領域（第４半導体領域）へ少数キャリアが注入されたときに、ドリフト領域の少数キャリア濃度を、コレクタ側で低く、エミッタ側で高い濃度分布とすることができる。これによって、オン動作時には、ドリフト領域への少数キャリア注入による伝導度変調によりオン電圧を低下させることができる。かつ、ターンオフ時にはドリフト領域に蓄積されたキャリアを、ドリフト領域へエミッタ側から空乏層が広がる際にスムーズに排出することができる。

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、ドリフト領域全体の少数キャリアライフタイムを伸長させた場合と比べて、伝導度変調による低オン抵抗化と、ターンオフ時の低スイッチング損失化と、のトレードオフ関係を改善させることができる。

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 キャリアライフタイム伸長領域の第１深さとアニール条件との関係の一例を示す特性図である。 従来の炭化珪素半導体装置の構造を示す説明図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
実施の形態にかかる炭化珪素半導体装置の構造について、ｎチャネル型ＳｉＣ－ＩＧＢＴを例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。図１では、左側に実施の形態にかかる炭化珪素半導体装置の断面構造を示し、右側にｎ^-型ドリフト領域（第４半導体領域）１の深さ方向における少数キャリア（正孔）ライフタイム分布４１およびｎ^-型ドリフト領域１の深さ方向におけるオン動作時の少数キャリア濃度分布４２を示す（図２においても同様）。深さ方向とは、半導体基板１０の主面と直交する方向である。

また、図１，２では、活性領域のみを図示し、活性領域の周囲を囲むエッジ終端領域を図示省略する。活性領域は、素子（ＳｉＣ－ＩＧＢＴ）がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板１０の側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和し耐圧（耐電圧）を保持する。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域には、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造やフィールドプレートなどの耐圧構造が配置される。

図１に示す実施の形態にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基板（半導体チップ）１０を用いて作製（製造）されたプレーナゲート構造のＳｉＣ－ＩＧＢＴである。半導体基板１０は、ｐ⁺型コレクタ領域（第３半導体領域）１２、ｎ^-型ドリフト領域１およびｐ型ベース領域（第２半導体領域）３となる炭化珪素からなる各エピタキシャル層２１～２３を裏面側から順に積層したエピタキシャル基板である。半導体基板１０は、ｐ型エピタキシャル層（第２導電型エピタキシャル層）２３側の主面をおもて面とし、ｐ⁺型エピタキシャル層２１側の主面を裏面とする。半導体基板１０のおもて面側には、一般的なプレーナゲート構造のＭＯＳゲートが設けられている。

ｎ^-型ドリフト領域１は、ｎ^-型エピタキシャル層（第１導電型エピタキシャル層）２２全体で構成されている。ｎ^-型エピタキシャル層２２の内部に、ｐ型エピタキシャル層２３に接してｎ型領域２ａが設けられていてもよいし、ｐ⁺型エピタキシャル層２１に接してｎ型フィールドストップ（ＦＳ）領域１１が設けられていてもよい。すなわち、ｎ^-型ドリフト領域１の、エミッタ側（ｎ⁺型エミッタ領域４側）およびコレクタ側（ｐ⁺型コレクタ領域１２側）をそれぞれ中央の深さ付近よりも高不純物濃度にしてもよい。

ｎ型領域２ａおよびｎ型ＦＳ領域１１は、それぞれ半導体基板１０の主面に平行な方向に一様な厚さで設けられている。厚さが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で厚さが略同じであることを意味する。ｎ型領域２ａは、ｐ型エピタキシャル層２３（ｐ型ベース領域３および後述するｎ型領域２ｂ）に接する。ｎ型領域２ａは、ＳｉＣ－ＩＧＢＴのオン動作時にｐ⁺型コレクタ領域１２からｎ^-型ドリフト領域１に注入される少数キャリアを蓄積するキャリア蓄積層（ＣＳＬ）として機能する。

ｎ型ＦＳ領域１１は、ｐ⁺型エピタキシャル層２１（ｐ⁺型コレクタ領域１２）に接する。ｎ型ＦＳ領域１１は、ＳｉＣ－ＩＧＢＴのオフ時にｐ型ベース領域３とｎ^-型ドリフト領域１とのｐｎ接合から伸びる空乏層がｐ⁺型コレクタ領域１２に達しないように抑制する機能を有する。ｎ型ＦＳ領域１１を設けた場合、パンチスルー（ＰＴ：Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）型のＳｉＣ－ＩＧＢＴとなる。ｎ型ＦＳ領域１１を設けない場合、ノンパンチスルー（ＮＰＴ：Ｎｏｎ Ｐｕｎｃｈ Ｔｈｒｏｕｇｈ）型のＳｉＣ－ＩＧＢＴとなる。図１には、ＰＴ型のＳｉＣ－ＩＧＢＴを示す。

また、ｎ^-型エピタキシャル層２２の内部には、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からコレクタ側へ所定深さｄ１にまで達する厚さｔ１１（＝ｄ１）でｎ^-型の第１領域３１が設けられている。ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面とは、ｐ型ベース領域３とｎ^-型ドリフト領域１（ｎ型領域２ａ）との界面である。第１領域３１は、後述する第２領域３２よりも炭素欠損に起因する欠陥密度が低い。また、第１領域３１は、後述する第２領域３２よりも少数キャリアライフタイムが長い。

ｎ^-型エピタキシャル層２２の第１領域３１を除く部分は、ｎ^-型の第２領域３２である。第２領域３２は、第１領域３１のコレクタ側の端部からｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面までの領域であり、第１領域３１とｐ⁺型エピタキシャル層２１とに挟まれている。ｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面とは、ｎ^-型ドリフト領域１（ｎ型ＦＳ領域１１）とｐ⁺型コレクタ領域１２との界面である。ｎ^-型エピタキシャル層２２の少数キャリアライフタイム分布４１については後述する。

ｐ型エピタキシャル層２３の内部において、半導体基板１０のおもて面の表面層には、ｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域５がそれぞれ選択的に設けられている。ｐ型エピタキシャル層２３を深さ方向に貫通してｎ型領域２ａに達するｎ型領域２ｂが設けられている。ｎ型領域２ｂは、隣り合うｐ型ベース領域３間のＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）領域であり、ｎ⁺型エミッタ領域４と離して、かつｎ⁺型エミッタ領域４に対してｐ⁺型コンタクト領域５と反対側に設けられている。ｎ型領域２ｂの不純物濃度は、ｎ^-型ドリフト領域１の不純物濃度以上である。

ｐ型エピタキシャル層２３の、ｎ⁺型エミッタ領域４、ｐ⁺型コンタクト領域５およびｎ型領域２ｂを除く部分がｐ型ベース領域３である。ｐ型ベース領域３の、ｎ⁺型エミッタ領域４とｎ型領域２ｂとに挟まれた領域の表面上に、ゲート絶縁膜６を介してゲート電極７が設けられている。ゲート電極７は、ゲート絶縁膜６を介して、ｎ型領域２ｂの表面上にまで延在していてもよい。これらｐ型ベース領域３、ｎ⁺型エミッタ領域４、ｐ⁺型コンタクト領域５、ＪＦＥＴ領域（ｎ型領域２ｂ）、ゲート絶縁膜６およびゲート電極７でプレーナゲート構造のＭＯＳゲートが構成されている。

層間絶縁膜８は、ゲート電極７を覆うように、半導体基板１０のおもて面全面に設けられている。エミッタ電極（第１電極）９は、層間絶縁膜８のコンタクトホールを介してｎ⁺型エミッタ領域４およびｐ⁺型コンタクト領域５に接し、これらの領域に電気的に接続されている。また、エミッタ電極９は、層間絶縁膜８によってゲート電極７と電気的に絶縁されている。ｐ⁺型コレクタ領域１２はｐ⁺型エピタキシャル層２１全体で構成されている。コレクタ電極（第２電極）１３は、半導体基板１０の裏面（ｐ⁺型エピタキシャル層２１の表面）の全面に設けられ、ｐ⁺型コレクタ領域１２に電気的に接続されている。

次に、ｎ^-型ドリフト領域１であるｎ^-型エピタキシャル層２２の深さ方向における少数キャリアライフタイム分布４１について説明する。ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１で深さ方向に一様に長く、コレクタ側の第２領域３２で深さ方向に一様に短い分布４１となっている。第１領域３１は、後述するようにｎ^-型エピタキシャル層２２中へ外部からイオン注入した後述する炭素（Ｃ）原子５２（図４参照）を拡散させることで、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムを選択的に伸長させてなるキャリアライフタイム伸長領域である。このため、第１領域３１の炭素欠損に起因する欠陥密度は、炭素原子５２を拡散させない第２領域３２の炭素欠損に起因する欠陥密度よりも低くなっている。

第１領域３１の厚さｔ１１は、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面から、ｎ^-型エピタキシャル層２２の厚さｔ１０の５０％以上程度までの深さであることが好ましい。具体的には、例えば耐圧１３ｋＶクラスである場合、ｎ^-型エピタキシャル層２２の厚さｔ１０は、１２０μｍ以上１５０μｍ以下程度である。このため、第１領域３１の厚さｔ１１は、例えば６０μｍ以上程度であることがよい。また、例えば耐圧２０ｋＶクラスである場合、ｎ^-型エピタキシャル層２２の厚さｔ１０は、２００μｍ以上２５０μｍ以下程度である。このため、第１領域３１の厚さｔ１１は、例えば１００μｍ以上程度であることがよい。

仮に、第１領域３１の厚さｔ１１がｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の５０％未満の深さであっても、キャリアライフタイム伸長領域である第１領域３１を設けたことによる効果は得られるが、その効果は低い。ｎ^-型エピタキシャル層２２のエミッタ側の浅い表面領域のみ少数キャリアライフタイムを長くすることは、上述したように少数キャリアライフタイムが非常に短い炭化珪素エピタキシャル層で得られる効果の低さから見て意味をなさないため、好ましくない。

また、第１領域３１の厚さｔ１１は、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の８０％以下程度までの深さであることが好ましい。その理由は、次の通りである。第１領域３１の厚さｔ１１を、ｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面からｎ^-型エピタキシャル層２２の厚さｔ１０の８０％を超える程度の深さとした場合、ターンオフ動作時にｎ^-型ドリフト領域１内の残留キャリアによるスイッチング損失が増大する。これによって、低スイッチング損失化と、第１領域３１の少数キャリアライフタイムを伸長したことによって得られる低オン抵抗化と、のトレードオフが悪くなるからである。

第２領域３２は、ｎ^-型エピタキシャル層２２の、第１領域３１を除く部分である。すなわち、第２領域３２の厚さｔ１２は、ｎ^-型エピタキシャル層２２の厚さｔ１０から第１領域３１の厚さｔ１１を減算した厚さである。第２領域３２の厚さｔ１２は、第１領域３１の厚さｔ１１よりも薄いことが好ましい（ｔ１２＜ｔ１１）。第２領域３２の少数キャリアライフタイムは、後述する炭素原子５２の拡散および活性化のためのアニール前のｎ^-型エピタキシャル層２２と同じ少数キャリアライフタイムであり、伸長されていない。第２領域３２の厚さｔ１２とは、第１領域３１のコレクタ側の端部からｎ^-型エピタキシャル層２２とｐ⁺型エピタキシャル層２１との界面までの厚さである。

第１，２領域３１，３２の少数キャリアライフタイムはそれぞれ深さ方向に一様である。少数キャリアライフタイムが一様とは、プロセスのばらつきによって許容される誤差を含む範囲で少数キャリアライフタイムが略同じであることを意味する。すなわち、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１でコレクタ側へ深さ方向に一様に長く、第１領域３１と第２領域３２との境界で階段状に短くなり、コレクタ側の第２領域３２でコレクタ側へ深さ方向に一様に短い分布４１となっている。

図２は、実施の形態にかかる炭化珪素半導体装置の構造の別の一例を示す断面図である。図２に示す実施の形態にかかる炭化珪素半導体装置が図１に示す実施の形態にかかる炭化珪素半導体装置と異なる点は、半導体基板１０のおもて面側に、プレーナゲート構造のＭＯＳゲートに代えて、一般的なトレンチゲート構造のＭＯＳゲートを設けた点である。トレンチゲート構造のＭＯＳゲートは、ｐ型ベース領域３’、ｎ⁺型エミッタ領域４’、ｐ⁺型コンタクト領域５’、トレンチ１４、ゲート絶縁膜６’およびゲート電極７’で構成される。

ｐ型エピタキシャル層２３の内部において、半導体基板１０のおもて面の表面層にｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’が選択的に設けられている。ｐ型エピタキシャル層２３の、ｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’を除く部分がｐ型ベース領域３’である。トレンチ１４は、ｎ⁺型エミッタ領域４’、ｐ型ベース領域３’およびｎ型領域２ａを貫通してｎ^-型ドリフト領域１に達する。ゲート電極７’は、トレンチ１４の内部にゲート絶縁膜６’を介して設けられている。エミッタ電極９’は、ｎ⁺型エミッタ領域４’およびｐ⁺型コンタクト領域５’に電気的に接続され、かつ層間絶縁膜８’によってゲート電極７’と電気的に絶縁されている。

プレーナゲート構造のＭＯＳゲートに代えてトレンチゲート構造のＭＯＳゲートを設けた場合においても、ｎ^-型エピタキシャル層２２の第１，２領域３１，３２の条件は、図１に示すプレーナゲート構造のＳｉＣ－ＩＧＢＴと同様である。すなわち、ｐ型エピタキシャル層２３（ｐ型ベース領域３’）とｎ^-型エピタキシャル層２２との界面からコレクタ側へ所定深さｄ１までがキャリアライフタイム伸長領域となる第１領域３１であり、ｎ^-型エピタキシャル層２２の、第１領域３１を除く部分が第２領域３２である。ｎ^-型エピタキシャル層２２の少数キャリア（正孔）ライフタイム分布４１は、図１に示す実施の形態にかかる炭化珪素半導体装置と同様である。

このように、図１，２に示す実施の形態にかかる炭化珪素半導体装置において、ｎ^-型エピタキシャル層２２の少数キャリアライフタイムは、エミッタ側の第１領域３１で長く、コレクタ側の第２領域３２で短い分布４１となっている。このため、ＳｉＣ－ＩＧＢＴのオン動作時、ｐ⁺型コレクタ領域１２からｎ^-型ドリフト領域１へ少数キャリア（正孔）が注入されると、ｎ^-型エピタキシャル層２２で構成されるｎ^-型ドリフト領域１の少数キャリア濃度は、コレクタ側４２ｂで低く、エミッタ側４２ａ側で高い濃度分布４２となる。

ｎ^-型ドリフト領域１をこのような少数キャリア濃度分布４２とすることで、ターンオフ時にはｎ^-型ドリフト領域１に蓄積されたキャリアを、ｎ^-型ドリフト領域１へエミッタ側４２ａから空乏層が広がる際にスムーズに排出することができる。これにより、ターンオフ時のスイッチング損失が低減される。図１，２には、ｎ^-型ドリフト領域１の少数キャリア濃度分布４２がコレクタ側４２ｂよりもエミッタ側４２ａで高い場合を示すが、ｎ^-型ドリフト領域１の少数キャリア濃度分布４２が、エミッタ側４２ａで、後述する炭素原子５２（図４参照）の拡散および活性化のためのアニール前のｎ^-型エピタキシャル層２２の少数キャリア濃度よりも高くなっていれば、本発明の効果が得られる。

上述した実施の形態にかかる炭化珪素半導体装置においては、ｐ⁺型エピタキシャル層２１に代えて、炭化珪素からなるｐ⁺型半導体基板をｐ⁺型コレクタ領域１２としてもよい。この場合、例えば、ｐ⁺型コレクタ領域１２となるｐ⁺型半導体基板を出発基板とし、当該ｐ⁺型半導体基板上にｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなるエピタキシャル層２２，２３を順にエピタキシャル成長させてなる半導体基板１０を用いればよい。

また、ｐ⁺型エピタキシャル層２１に代えて、イオン注入により形成したｐ⁺型拡散領域をｐ⁺型コレクタ領域１２としてもよい。この場合、例えば、半導体基板１０を、ｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなるエピタキシャル層２２，２３を裏面側から順に積層したエピタキシャル基板とする。そして、エピタキシャル層２２の内部において、半導体基板１０の裏面の表面層にｐ⁺型コレクタ領域１２となるｐ⁺型拡散領域を設ければよい。

次に、実施の形態にかかる炭化珪素半導体装置の製造方法について説明する。図３～５は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

まず、図３に示すように、図１のｎ^-型ドリフト領域１となるｎ^-型エピタキシャル層２２のみで構成されるｎ^-型エピタキシャル基板５１を用意する。ｎ^-型エピタキシャル基板５１は、ｎ^-型エピタキシャル層２２と同じ厚さｔ１０を有する。例えば、炭化珪素からなるｎ型出発基板上にｎ^-型エピタキシャル層２２となるｎ^-型炭化珪素層をエピタキシャル成長させた後に、当該ｎ型出発基板を除去することでｎ^-型エピタキシャル基板５１を作製可能である。

次に、このｎ^-型エピタキシャル基板５１のおもて面から炭素原子５２をイオン注入する。ｎ^-型エピタキシャル基板５１のおもて面の面方位は種々変更可能であるが、ｎ^-型エピタキシャル基板５１のおもて面からイオン注入された不純物が後述するアニールによって拡散しやすい面方位を選択することが好ましい。具体的には、ｎ^-型エピタキシャル基板５１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であることが好ましい。

炭素原子５２の注入量は、特に限定しないが、例えば１×１０¹⁵／ｃｍ²以上１×１０¹⁷／ｃｍ²以下程度であることがよい。炭素原子５２の注入量が上記下限値未満である場合、炭素原子５２の注入量が少なすぎて本発明の効果が得られないからである。炭素原子５２の注入量が上記上限値を超える場合、ｎ^-型エピタキシャル基板５１が炭素リッチとなることによる悪影響が生じるからである。

次に、図４に示すように、ｎ^-型エピタキシャル基板５１をアニール（熱処理）して炭素原子５２を拡散および活性化させることで、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１でのみ少数キャリアライフタイムを伸長させる。ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、アニール温度またはアニール時間もしくはその両方を調整することで変えることができる。ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２の拡散深さである。

具体的には、このアニールによって、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１の全体に炭素原子５２を拡散させ、第１領域３１に存在するＺ_1/2センター等の点欠陥（空孔：炭素原子欠損箇所）に外部から注入した炭素原子５２をはめ込んで、第１領域３１の点欠陥を減少させる。図４には、ｎ^-型エピタキシャル基板５１のおもて面から所定深さｄ１までの第１領域３１の全体に炭素原子５２を拡散して当該第１領域３１の点欠陥を減少させた状態を、ｎ^-型エピタキシャル基板５１の内部に外部からイオン注入した炭素原子５２を図３に図示する位置から移動させて、第１領域３１の、第２領域３２との界面付近に図示することで示す。

このようにして、エピタキシャル基板５１のおもて面から炭素原子５２が拡散される所定深さｄ１と同じ厚さｔ１１で、ｎ^-型エピタキシャル基板５１のおもて面の表面層にキャリアライフタイム伸長領域である第１領域３１を形成する。ｎ^-型エピタキシャル基板５１の裏面側には、ｎ^-型エピタキシャル基板５１の厚さｔ１０から、ｎ^-型エピタキシャル基板５１のおもて面側の第１領域３１の厚さｔ１１を減算した厚さｔ１２で第２領域３２が残る。

このアニール時、ｎ^-型エピタキシャル基板５１の裏面側の残部である第２領域３２には、炭素原子５２は拡散されない。このため、第２領域３２は、アニール前のｎ^-型エピタキシャル基板５１と同じ少数キャリアライフタイムとなる。第１，２領域３１，３２の厚さｔ１１，ｔ１２の好適な条件は、上述した通りである。アニールによりｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１とアニール条件（アニール温度、アニール時間）との関係については後述する（図６参照）。

次に、図５に示すように、例えばリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物のイオン注入により、第１領域３１の内部において、ｎ^-型エピタキシャル基板５１のおもて面の表面層にｎ型領域２ａを形成する。例えばリンや砒素等のｎ型不純物のイオン注入により、第２領域３２の内部において、ｎ^-型エピタキシャル基板５１の裏面の表面層にｎ型ＦＳ領域１１を形成する。ｎ型領域２ａおよびｎ型ＦＳ領域１１の形成順序を入れ替えてもよい。

次に、ｎ^-型エピタキシャル基板５１のおもて面上に、ｐ型ベース領域３となる炭化珪素からなるｐ型エピタキシャル層２３をエピタキシャル成長させる。ｎ^-型エピタキシャル基板５１の裏面上に、ｐ⁺型コレクタ領域１２となる炭化珪素からなるｐ⁺型エピタキシャル層２１をエピタキシャル成長させる。ｐ型エピタキシャル層２３およびｐ⁺型エピタキシャル層２１の形成順序を入れ替えてもよい。

ここまでの工程で、ｐ⁺型コレクタ領域１２、ｎ^-型ドリフト領域１およびｐ型ベース領域３となる炭化珪素からなる各エピタキシャル層２１～２３を裏面側から順にエピタキシャル成長させた半導体基板１０が作製される。その後、一般的な方法により、半導体基板１０のおもて面側にＭＯＳゲート、層間絶縁膜８およびエミッタ電極９を形成し、裏面側にコレクタ電極１３を形成することで、図１のＳｉＣ－ＩＧＢＴが完成する。

以上、説明したように、実施の形態によれば、ｎ^-型ドリフト領域の少数キャリアライフタイムをエミッタ側で長くし、コレクタ側で短い分布とする。これにより、ＳｉＣ－ＩＧＢＴのオン動作時、コレクタ側からｎ^-型ドリフト領域へ少数キャリア（正孔）が注入されると、ｎ^-型ドリフト領域の少数キャリア濃度は、コレクタ側で低く、エミッタ側で高い濃度分布となる。これによって、ＳｉＣ－ＩＧＢＴのオン動作時には、ｎ^-型ドリフト領域への少数キャリア注入による伝導度変調によりオン電圧を低下させることができる。かつ、ターンオフ時にはｎ^-型ドリフト領域に蓄積されたキャリアを、ｎ^-型ドリフト領域へエミッタ側から空乏層が広がる際にスムーズに排出することができる。したがって、低オン抵抗化と低スイッチング損失化とのトレードオフ関係を改善させることができる。

また、実施の形態によれば、ｎ^-型ドリフト領域となるｎ^-型エピタキシャル層にイオン注入した炭素原子をアニールにより拡散および活性化させる。これにより、当該ｎ^-型エピタキシャル層の注入面側の少数キャリアライフタイムを所定の第１深さまで長くしてキャリアライフタイム伸長領域（第１領域）を形成することができる。この際、炭素原子を拡散および活性化させるためのアニールの温度または時間もしくはその両方を調整することで、キャリアライフタイム伸長領域の、ｎ^-型エピタキシャル層の注入面からの第１深さを任意に変えることができる。このため、炭素原子のイオン注入およびその後のアニールによって、ＩＧＢＴのオン動作時に、ｎ^-型ドリフト領域の少数キャリア濃度をエミッタ側のみ任意の第１深さで高くした濃度分布とすることができる。

（実施例）
次に、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１とアニール条件（アニール温度またはアニール時間）との関係の一例について説明する。図６は、キャリアライフタイム伸長領域の第１深さとアニール条件との関係の一例を示す特性図である。図６の横軸には、少数キャリアライフタイムを伸長させた第１領域３１が達する深さｄ１を示す。深さｄ１＝０［μｍ］は、ｎ^-型エピタキシャル基板５１（図３参照）のおもて面であり、図１，２のｐ型エピタキシャル層２３とｎ^-型エピタキシャル層２２との界面に相当する。図６の縦軸には、右側および左側にそれぞれ第１領域３１の少数キャリアライフタイムおよび炭素濃度を示す。

上述した実施の形態にかかる炭化珪素半導体装置の製造方法にしたがい、ｎ^-型エピタキシャル基板５１への炭素原子５２のイオン注入（図３参照）およびその後のアニール（図４参照）により得られる第１領域３１の炭素濃度、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１、および、第１領域３１の少数キャリアライフタイムをシミュレーションした結果を図６に示す。炭素原子５２を活性化および拡散させるためのアニールは、アニール時間を９０分間とし、アニール温度を１３００℃～１６５０℃の間で種々変更した。ｎ^-型エピタキシャル基板５１のおもて面からの炭素原子５２の拡散深さは、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１である。

図６に示す結果から、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２を活性化および拡散させるためのアニール温度によって異なることが確認された。図示省略するが、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１は、炭素原子５２を活性化および拡散させるためのアニール時間によって異なることが確認されている。このため、炭素原子５２を活性化および拡散させるためのアニール温度またはアニール時間を変えることで、本発明にかかるＳｉＣ－ＩＧＢＴにおいて、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１を任意に変えることができることがわかる。

例えば、第１領域３１の少数キャリアライフタイムを伸長させる。ｎ^-型エピタキシャル基板５１のおもて面の表面層に炭素原子５２のイオン注入により形成される不純物領域の厚さは１μｍ程度である。この場合、図６に示すように、アニール温度およびアニール時間をそれぞれ１３００℃および９０分間としたときに、ｎ^-型エピタキシャル基板５１のおもて面から第１領域３１が達する深さｄ１を３０μｍにすることができる。第１領域３１のイオン注入によって打ち込まれた炭素濃度は、第１領域３１のエミッタ側の端部（ｎ^-型エピタキシャル基板５１のおもて面付近）で１×１０¹⁹／ｃｍ³程度であり、第１領域３１のコレクタ側の端部で１×１０¹⁰／ｃｍ³以下である。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用である。

１ ｎ^-型ドリフト領域
２ａ ｎ型領域（ＣＳＬ）
２ｂ ｎ型領域（ＪＦＥＴ領域）
３，３' ｐ型ベース領域
４，４' ｎ⁺型エミッタ領域
５，５' ｐ⁺型コンタクト領域
６，６' ゲート絶縁膜
７，７' ゲート電極
８，８' 層間絶縁膜
９，９' エミッタ電極
１０ 半導体基板
１１ ｎ型ＦＳ領域
１２ ｐ⁺型コレクタ領域
１３ コレクタ電極
１４ トレンチ
２１ ｐ⁺型エピタキシャル層
２２ ｎ^-型エピタキシャル層
２３ ｐ型エピタキシャル層
３１ ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第１領域（キャリアライフタイム伸長領域）
３２ ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第２領域
４１ ｎ^-型ドリフト領域の少数キャリアライフタイム分布
４２ ｎ^-型ドリフト領域の少数キャリア濃度分布
４２ａ ｎ^-型ドリフト領域のエミッタ側の少数キャリア濃度
４２ｂ ｎ^-型ドリフト領域のコレクタ側の少数キャリア濃度
５１ ｎ^-型エピタキシャル基板
５２ ｎ^-型エピタキシャル基板にイオン注入した炭素原子
ｄ１ ｎ^-型エピタキシャル基板のおもて面から炭素原子が拡散される深さ
ｔ１０ ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の厚さ
ｔ１１ ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第１領域の厚さ
ｔ１２ ｎ^-型ドリフト領域を構成するｎ^-型エピタキシャル層の第２領域の厚さ

Claims (8)

1. 炭化珪素からなる半導体基板の第１導電型エピタキシャル層に、前記第１導電型エピタキシャル層の第１主面の全面から炭素原子をイオン注入する第１工程と、
   前記第１工程でイオン注入した前記炭素原子を、熱処理により前記第１導電型エピタキシャル層の前記第１主面から所定深さまで拡散させるとともに、前記第１導電型エピタキシャル層中の炭素原子欠損箇所に嵌めこんで前記炭素原子欠損を低減させる第２工程と、
   を含み、
   前記第２工程では、
   前記第１工程でイオン注入した前記炭素原子を拡散させてなる第１領域を、前記熱処理の温度および時間に基づいて前記所定深さを調整して前記第１導電型エピタキシャル層の内部に前記第１主面から前記第１導電型エピタキシャル層の厚さの８０％以下の厚さで形成し、
   前記第１領域の厚さを、前記第１導電型エピタキシャル層の第２主面側の前記第１領域を除く第２領域の厚さよりも厚くすることを特徴とする炭化珪素半導体装置の製造方法。
2. 前記第２工程では、前記第１導電型エピタキシャル層のうちの前記第１領域のみ少数キャリアライフタイムを伸長させることを特徴とする請求項１に記載の炭化珪素半導体装置の製造方法。
3. 前記第２工程では、前記第１領域の少数キャリアライフタイムを、前記第２領域の少数キャリアライフタイムよりも長くすることを特徴とする請求項１または２に記載の炭化珪素半導体装置の製造方法。
4. 前記第２工程の後、
   前記第１導電型エピタキシャル層の前記第１主面に、第２導電型エピタキシャル層をエピタキシャル成長させる工程と、
   前記第２導電型エピタキシャル層の内部に、第１導電型の第１半導体領域と、前記第１半導体領域から離れて深さ方向に前記第２導電型エピタキシャル層を貫通して前記第１領域に接する第１導電型の第２半導体領域と、を選択的に形成し、前記第２導電型エピタキシャル層の前記第１半導体領域および前記第２半導体領域を除く部分を第２導電型の第３半導体領域とする工程と、
   前記第１導電型エピタキシャル層の前記第２主面側に第２導電型の第４半導体領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型エピタキシャル層と前記第４半導体領域とに挟まれた前記第１領域および前記第２領域を第１導電型の第５半導体領域とする工程と、
   前記第３半導体領域の、前記第１半導体領域と前記第２半導体領域との間の領域に接するゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側に、ゲート電極を形成する工程と、
   前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極を形成する工程と、
   前記第４半導体領域に電気的に接続された第２電極を形成する工程と、
   をさらに含むことを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
5. 前記第２工程の後、
   前記第１導電型エピタキシャル層の前記第１主面に、第２導電型エピタキシャル層をエピタキシャル成長させる工程と、
   前記第２導電型エピタキシャル層の内部に第１導電型の第１半導体領域を選択的に形成し、前記第２導電型エピタキシャル層の前記第１半導体領域を除く部分を第２導電型の第２半導体領域とする工程と、
   前記第１導電型エピタキシャル層の前記第２主面側に第２導電型の第３半導体領域を形成し、前記第１導電型エピタキシャル層の、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた前記第１領域および前記第２領域を第１導電型の第４半導体領域とする工程と、
   前記第１半導体領域と前記第２半導体領域とを貫通し、前記第４半導体領域内で終端するトレンチを形成する工程と、
   前記トレンチの内壁に接するゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜を挟んで前記第２半導体領域の反対側に、ゲート電極を形成する工程と、
   前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極を形成する工程と、
   前記第３半導体領域に電気的に接続された第２電極を形成する工程と、
   をさらに含むことを特徴とする請求項１～３のいずれか一つに記載の炭化珪素半導体装置の製造方法。
6. 炭化珪素からなる半導体基板の第１導電型エピタキシャル層と、
   前記半導体基板において、前記第１導電型エピタキシャル層の第１主面に設けられた第２導電型エピタキシャル層と、
   前記第２導電型エピタキシャル層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第２導電型エピタキシャル層の内部で前記第１半導体領域を除く部分に選択的に設けられ、深さ方向に前記第２導電型エピタキシャル層を貫通する第１導電型の第２半導体領域と、
   前記第２導電型エピタキシャル層のうち、前記第１半導体領域と、前記第２半導体領域と、を除く部分である第２導電型の第３半導体領域と、
   前記半導体基板において、前記第１導電型エピタキシャル層の第２主面の表面層に設けられた第２導電型の第４半導体領域と、
   前記半導体基板のうち、前記第２導電型エピタキシャル層と前記第４半導体領域とに挟まれた部分である前記第１導電型エピタキシャル層からなる第１導電型の第５半導体領域と、
   前記第３半導体領域の、前記第１半導体領域と前記第２半導体領域との間の領域に接して設けられたゲート絶縁膜と、
   前記ゲート絶縁膜を挟んで前記第３半導体領域の反対側に設けられたゲート電極と、
   前記第１半導体領域および前記第３半導体領域に電気的に接続された第１電極と、
   前記第４半導体領域に電気的に接続された第２電極と、
   を備え、
   前記第５半導体領域は、
   前記第２半導体領域および前記第３半導体領域に接し、前記第２導電型エピタキシャル層と前記第１導電型エピタキシャル層との界面から、前記第１導電型エピタキシャル層の内部へ所定深さに達する第１導電型の第１領域と、
   前記第１導電型エピタキシャル層の前記第１領域を除く部分であり、前記第１領域と前記第４半導体領域とに挟まれた第１導電型の第２領域と、を有し、
   前記第１領域の少数キャリアライフタイムは、前記第２領域の少数キャリアライフタイムよりも長く、
   前記第１領域の厚さは、前記第１導電型エピタキシャル層の厚さの８０％以下で、かつ前記第２領域の厚さよりも厚いことを特徴とする炭化珪素半導体装置。
7. 炭化珪素からなる半導体基板の第１導電型エピタキシャル層と、
   前記半導体基板において、前記第１導電型エピタキシャル層の第１主面に設けられた第２導電型エピタキシャル層と、
   前記第２導電型エピタキシャル層の内部に選択的に設けられた第１導電型の第１半導体領域と、
   前記第２導電型エピタキシャル層のうち、前記第１半導体領域を除く部分である第２導電型の第２半導体領域と、
   前記半導体基板において、前記第１導電型エピタキシャル層の第２主面の表面層に設けられた第２導電型の第３半導体領域と、
   前記半導体基板のうち、前記第２導電型エピタキシャル層と前記第３半導体領域とに挟まれた部分である前記第１導電型エピタキシャル層からなる第１導電型の第４半導体領域と、
   前記第１半導体領域と前記第２半導体領域とを貫通し、前記第４半導体領域内で終端するトレンチと、
   前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
   前記第１半導体領域および前記第２半導体領域に電気的に接続された第１電極と、
   前記第３半導体領域に電気的に接続された第２電極と、
   を備え、
   前記第４半導体領域は、
   前記第２半導体領域に接し、前記第２導電型エピタキシャル層と前記第１導電型エピタキシャル層との界面から、前記第１導電型エピタキシャル層の内部へ所定深さに達する第１導電型の第１領域と、
   前記第１導電型エピタキシャル層の前記第１領域を除く部分であり、前記第１領域と前記第３半導体領域とに挟まれた第１導電型の第２領域と、を有し、
   前記第１領域の少数キャリアライフタイムは、前記第２領域の少数キャリアライフタイムよりも長く、
   前記第１領域の厚さは、前記第１導電型エピタキシャル層の厚さの８０％以下で、かつ前記第２領域の厚さよりも厚いことを特徴とする炭化珪素半導体装置。
8. 前記第１領域の炭素原子欠損は、前記第２領域の炭素原子欠損よりも少ないことを特徴とする請求項６または７に記載の炭化珪素半導体装置。

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