JP5648379B2

JP5648379B2 - 半導体装置の製造方法

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Publication number: JP5648379B2
Application number: JP2010198568A
Authority: JP
Inventors: 源宜窪内
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2010-06-14
Filing date: 2010-09-06
Publication date: 2015-01-07
Anticipated expiration: 2030-09-06
Also published as: JP2012023327A

Description

本発明は半導体装置の製造方法、特にはプロトンの照射により分離層を形成する逆阻止型絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）の製造方法に関する。

従来のプレーナ型ｐｎ接合構造を有するＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）は、主要な用途であるインバータ回路やチョッパー回路では、直流電源下で使用されるので、順方向の耐圧さえ確保できれば問題はなく、逆耐圧接合があるにもかかわらず、素子設計の段階から逆耐圧接合の接合終端面はチップ切断部側面に信頼性確保を考慮せずに露出したままの状態で作られていた。

しかし、最近、マトリクスコンバータ等の直接リンク形変換回路であるＡＣ（交流）／ＡＣ変換回路、電流型ＤＣ／ＡＣ変換回路、新３レベル回路と言った一部のＤＣ（直流）／ＡＣ変換回路では、逆耐圧を有するスイッチング素子を使用して、回路の小型化、軽量化、高効率化、高速応答化および低コスト化を図ることが検討されている。そのため、高信頼性の逆耐圧を持ったＩＧＢＴが要望されるようになった。

逆阻止型の半導体装置においては、順方向電圧の阻止能力と同等の逆方向電圧の阻止能力が必要となる。この逆阻止能力を確保するために、逆耐圧を維持する裏面コレクタ側のｐｎ接合の接合終端面をチップ切断部側面ではなく、半導体チップの表面に延在させて信頼性の確保を図る構造とする必要がある。このように裏面コレクタ側のｐｎ接合の接合端面を側面から表面に変更するための拡散層が分離層である。

図５は、従来の逆阻止型ＩＧＢＴの分離層を形成する方法を製造工程順に示す半導体基板の要部断面図である。この図５は分離層を塗布拡散によって形成する方法を示す。まず、半導体基板（以降、ウエハ１と記す）上に膜厚が、おおよそ２．５μｍ程度の熱酸化膜２をドーパントマスクとして形成する（図５（ａ））。つぎに、この熱酸化膜２にパターニングとエッチングにより、分離層を形成するための開口部３を形成する（図５（ｂ））。つぎに、開口部３にボロンソース４を塗布し、その後、拡散炉によって高温、長時間の熱処理を行い、おおよそ数百μｍ程度の深さのｐ型の拡散層を形成する（図５（ｃ））。その後、図５（ｃ）には図示されていないが、図６の要部断面図に示すように、ウエハ１の表面側にＭＯＳゲート構造１４、エミッタ電極８ａなどを形成した後、裏面から図５（ｃ）に示すように、ｐ型の拡散層に達する破線の位置まで研削してウエハ１を薄くする。この研削面に、図６の要部断面図に示すｐコレクタ層７とコレクタ電極８ｂで構成される裏面構造を形成すると、前記ｐ型の拡散層はｐコレクタ層７と接続され分離層５となる。その結果、コレクタ接合の接合終端面は分離層５によって表面側に移動する。分離層５の中心部に位置するスクライブライン６に沿ってウエハ１を格子状に切断すると、逆阻止型ＩＧＢＴチップ２００ができる。

図７は、従来の逆阻止型ＩＧＢＴの分離層を形成するための異なる方法を製造工程順に示す半導体基板の要部断面図である。この図７は、前記図５で説明したようなｐ型の拡散層を形成するために必要な高温、長時間の熱処理を回避する方法であり、半導体基板に高アスペクト比の深いトレンチを掘ってその側壁に拡散層を形成して分離層を形成する方法である。まず、ウエハ１の表面に数μｍの厚い酸化膜２を形成する（図７（ａ））。つぎに、ウエハ１の表面から数百μｍ程度の深さのトレンチ１１をドライエッチングで形成する（図７（ｂ））。つぎに、気相拡散にてトレンチの側壁へ不純物を導入し、熱拡散して分離層１２を形成する（図７（ｃ））。トレンチ１１にポリシリコン、絶縁膜など補強材（図示せず）を充填した後、前記図６と同様の構造の表面側のＭＯＳゲート構造１４および金属電極を形成した後、スクライブライン６に沿ってダイシングしてウエハ１からＩＧＢＴチップを切り出すと、図８に示す逆阻止型ＩＧＢＴ２００ができあがる。

このように、ウエハ１の表面にトレンチ１１を掘ってその側壁に分離層１２を形成する方法に関して、ウエハ１内のデバイス領域毎に、表面から裏面側ｐｎ接合まで活性部を取り囲むように配置されるトレンチを形成し、このトレンチの側壁に拡散層を形成し、各デバイス領域の裏面側にある逆阻止用ｐｎ接合の周縁耐圧構造をデバイス領域の表面まで延在させて分離層を形成する方法が知られている（特許文献１）。同様に、デバイス領域の表面から裏面側の逆阻止用ｐｎ接合に達するトレンチを形成し、このトレンチの側壁に拡散層を形成することで逆阻止能力のあるデバイスとしている方法の記載がある（特許文献２、３）。

特開平２−２２８６９号公報特開２００１−１８５７２７号公報特開２００２−７６０１７号公報

しかしながら、半導体基板の表面から裏面に達する分離層を不純物の熱拡散によって形成する方法では、高耐圧の半導体装置とするために半導体基板の厚さを厚くすると、さらに、それに応じた厚い酸化膜形成および不純物拡散に高温およびまたは長時間拡散を必要とする。その結果、高温および拡散時間が長くなって半導体特性および拡散炉に使用される部品等の品質に多大な悪影響を及ぼすという問題がある。

前記問題について、以下具体的に説明する。前述の図５に示す逆阻止型ＩＧＢＴの分離層の形成方法では、表面からボロンソースを塗布し熱処理によってボロンを拡散して分離層を形成する際に、高耐圧になればなるほど半導体基板が厚くなるので、高温、長時間の拡散処理を必要とする。この結果、拡散炉を構成する石英ボード、石英管（石英チューブ）、石英ノズルなど石英治具のへたりや、ヒーターからの汚染、石英治具の失透現象による強度低下などを発生させる。さらに、この塗布拡散法による分離層の形成では、耐マスク性の高い酸化膜の形成が必要となる。耐マスク性の高い酸化膜には良質の厚い酸化膜が欠かせない。耐マスク性が高い、良質な酸化膜を得る方法としては熱酸化の方法が最も好ましい。しかし、高温で長時間（たとえば１５００℃、２００時間）のボロンによる分離層の拡散処理においてボロンがマスク酸化膜を突き抜けないためには、膜厚が約２．５μｍ以上の厚い熱酸化膜を形成させる必要がある。この膜厚２．５μｍの熱酸化膜形成に必要な好ましい条件は、たとえば、１１５０℃の温度と、良質な酸化膜が得られるドライ（乾燥酸素雰囲気）酸化雰囲気と、約２００時間の酸化時間である。膜質がやや劣るものの、前記ドライ酸化に比べて酸化時間が短くて済むウェットもしくはパイロジェニック酸化でも、約１５時間と長い酸化時間を必要とする。さらにこれらの酸化処理中には、大量の酸素がシリコンウエハ中に導入されるために、酸素析出物や酸化誘起積層欠陥などの結晶欠陥が導入されることおよび酸素ドナーが発生することによるデバイス特性劣化や信頼性低下の弊害が生じる。

またさらに、ボロンソース塗布後の熱拡散でも、通常は酸化雰囲気下で高温長時間の拡散処理が行われるため、ウエハ内に格子間酸素が導入され、この工程でも酸素析出物や酸素ドナー化現象、酸化誘起積層欠陥（ＯＳＦ：ＯｘｉｄａｔｉｏｎＩｎｄｕｃｅｄＳｔａｃｋｉｎｇＦａｕｌｔ）や、スリップ転位など結晶欠陥が導入される。これら結晶欠陥がｐｎ接合の近傍に導入されたウエハのデバイスではリーク電流が高くなる傾向がある。さらに、ウエハ上に熱酸化により形成される絶縁膜の耐圧、信頼性が大幅に低下することが知られている。また、拡散中に取り込まれた酸素がドナー化し、耐圧が低下するという弊害を生じさせる。また、前記図５に示す分離層の形成方法では、ボロンによる拡散はマスク酸化膜の開口部から、シリコンバルクへとほぼ等方的に進行するため、深さ方向に２００μｍのボロン拡散を行う場合、必然的に横方向にもボロンは１６０μｍ拡散されるため、デバイスピッチやチップサイズの縮小に対する障害となる。

また、図７に示すトレンチを利用して分離層を形成する場合についても問題がある。この方法では、ウエハ１の表面に形成した酸化膜２をエッチングマスクとして異方性のドライエッチングにて高アスペクト比のトレンチ１１を形成し、形成したトレンチ１１側壁にボロンを導入して分離層１２を形成する。その後、トレンチ１１内を絶縁膜などの補強材で充填する。この図７に示す分離層の形成方法は前述の図５の形成方法と比べて、デバイスピッチの縮小という目的に関しては、有利となる。しかし、深さ２００μｍ程度のトレンチエッチングに要する時間は、典型的なドライエッチング装置を用いた場合、１枚あたり、１００分程度の処理時間が必要であり、リードタイムの増加、エッチング装置のメンテナンス回数の増加などの問題は避けられない。また、ドライエッチングによって深いトレンチを形成する際に、絶縁膜マスクとしてシリコン酸化膜（ＳｉＯ_２）を用いると、選択比が５０以下と小さいので、数μｍ程度の厚いシリコン酸化膜を必要とする。その結果、コストの上昇や酸化誘起積層欠陥や酸素析出物などのプロセス誘起結晶欠陥導入による良品率低下という問題が生じる。さらに、異方性ドライエッチングによる高アスペクト比の深堀トレンチ１１を利用した分離層形成プロセスでは、図９に示すように、トレンチ１１内で薬液残渣１３ａやレジスト残渣１３ｂなどが発生し、歩留まりの低下や信頼性の低下などの弊害を生じさせるという問題もある。

また、通常、トレンチ１１の側壁に対してリンやボロンなどのドーパントを導入する場合、トレンチ１１の側壁が垂直となっているので、ウエハ１を斜めにしてイオン注入することによりトレンチ１１の側壁へのドーパント導入を行っている。しかし、アスペクト比の高いトレンチ１１の側壁へのドーパント導入は、実効ドーズ量の低下（それに伴う注入時間の増加）、実効投影飛程の低下、スクリーン酸化膜によるドーズ量ロス、注入均一性の低下などの弊害を生じさせる。このため、アスペクト比の高いトレンチ１１内へ不純物を導入するための手法として、イオン注入の代わりにＢ_２Ｈ_６（ジボラン）などのガス化させたドーパント零囲気中にウエハを暴露させる気相拡散法が用いられるが、ドーズ量の精密制御性において、イオン注入法に比べて劣る。またアスペクト比の高いトレンチ１１に絶縁膜を充填させる場合、トレンチ１１内にボイドと呼ばれる隙間ができてしまい、信頼性などの問題が発生する。また、前記の特許文献１〜３の製造方法では、ウエハ割れを低減するため、トレンチ内に補強材を充填してからウエハをスクライブラインで切断して半導体チップ化する工程が必要となることが想定され、製造コストが高くなる。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、高耐圧用の厚い半導体基板の表面から裏面に達する程度の深さの分離層を容易に形成することのできる半導体装置の製造方法を提供することである。

本発明は、前記本発明の目的を達成するために、ｐ型半導体基板のいずれか一方の主面から該ｐ型半導体基板へプロトンを複数回、加速エネルギーを変えて照射し、該ｐ型半導体基板に深さの異なるプロトン注入領域を、前記一方の主面から繋がるように形成し、その後、熱処理でドナー化してｐ型からｎ型にする工程を有する半導体装置の製造方法とする。また、前記半導体装置が逆阻止型絶縁ゲート型バイポーラトランジスタであり、ｎ型になった前記プロトン注入領域がｎ型分離層としてｎ型コレクタ層に接続されている半導体装置の製造方法とする。

前記本発明の目的を達成するために、本発明は、ｐ型半導体基板のいずれか一方の主面の表面に選択的にｎ型ベース領域を形成する第１工程と、該ｎ型ベース領域の表面領域に選択的にｐ型エミッタ領域を形成する第２工程と、前記ｎ型ベース領域の、前記半導体基板の表面と前記ｐ型エミッタ領域の表面に挟まれた表面上に、ゲート絶縁膜を介して設けられたゲート電極とを含むＭＯＳゲート構造を形成する第３工程と、層間絶縁膜の形成後、前記ｐ型エミッタ領域および前記ｎ型ベース領域に共通に接触するエミッタ電極と、前記ｐ型半導体基板の他方の主面を研削後、前記半導体基板の他方の主面の表面に設けられるｎ型コレクタ層と、該ｎ型コレクタ層に接触するコレクタ電極を形成する第４工程とを有する半導体装置の製造方法とすることもできる。さらに前記分離層を形成する工程が、前記第４工程中の層間絶縁膜の形成後に行われることも好ましい。またさらに、前記分離層を形成する工程が、前記エミッタ電極の形成後に行われることも好ましい。また、前記分離層を形成する工程を前記第４工程の後にしてもよい。

さらに本発明では、前記本発明の目的を達成するために、ｐ型半導体基板のいずれか一方の主面から該ｐ型半導体基板へプロトンを複数回、加速エネルギーを変えて照射し、該ｐ型半導体基板に深さの異なるプロトン注入領域を、前記一方の主面から繋がるように形成し、その後、熱処理によりドナー化して前記ｐ型半導体基板からｎ型ドリフト層を形成し、前記プロトンの非注入領域をｐ型分離層とする工程を有する半導体装置の製造方法とする。また、前記半導体装置が逆阻止型絶縁ゲート型バイポーラトランジスタであり、前記ｐ型分離層がｐ型コレクタ層に接続されていることが好ましい。

本発明では、前記本発明の目的を達成するために、ｐ型半導体基板のいずれか一方の主面の表面に選択的にｐ型ベース領域を形成する第１工程と、該ｐ型ベース領域の表面領域に選択的にｎ型エミッタ領域を形成する第２工程と、前記ｐ型ベース領域の、前記半導体基板の表面と前記ｎ型エミッタ領域の表面に挟まれた表面上に、ゲート絶縁膜を介して設けられたゲート電極とを含むＭＯＳゲート構造を形成する第３工程と、層間絶縁膜の形成後、前記ｎ型エミッタ領域および前記ｐ型ベース領域に共通に接触するエミッタ電極と、前記半導体基板の他方の主面を研削後、前記半導体基板の他方の主面の表面に設けられるｐ型コレクタ層と、該ｐ型コレクタ層に接触するコレクタ電極を形成する第４工程とを有する半導体装置の製造方法とする。前記ｎ型ドリフト層の形成が、前記第４工程中の層間絶縁膜の形成後に行われることが好ましい。また、前記ｎ型ドリフト層の形成が、前記エミッタ電極の形成後に行われることも好ましい。さらに前記ｎ型ドリフト層の形成が、前記第４工程の後に行われることも好適である。

本発明によれば、高耐圧用の厚い半導体基板の表面から裏面に達する程度の深さの分離層を容易に形成する半導体装置の製造方法を提供することができる。

本発明にかかるｐチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その１）。本発明にかかるｐチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その２）。本発明にかかるｐチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その３）。本発明にかかるｐチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その４）。従来の逆阻止型ＩＧＢＴの前記分離層を塗布拡散法で形成する場合の製造工程を順に示す半導体基板の要部断面図である。従来の塗布拡散法で形成した逆阻止ＩＧＢＴの要部断面図である。従来の逆阻止型ＩＧＢＴの前記分離層をトレンチ法で形成した場合の製造工程を順に示す半導体基板の要部断面図である。従来のトレンチ法で形成した逆阻止ＩＧＢＴの要部断面図である。従来の逆阻止型ＩＧＢＴの前記分離層をトレンチ法で形成した場合の問題点を説明するためのトレンチ部分の断面図である。本発明にかかるｎチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その１）。本発明にかかるｎチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その２）。本発明にかかるｎチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その３）。本発明にかかるｎチャネル型逆阻止ＩＧＢＴの製造方法を説明するための製造工程を示す半導体基板の要部断面図である（その４）。

以下、本発明にかかる半導体装置の製造方法の実施例について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

以下、本発明にかかるｐチャネル型逆阻止ＩＧＢＴチップの製造方法について説明する。ｐ型ウエハ１５に対し、通常のｎチャネル型ＩＧＢＴのウエハプロセスに従って、ｐ型ウエハ１５の表面側にＭＯＳゲート構造１４、周縁耐圧構造１０を形成し、エミッタ電極２０を形成し、パッシベーション層２２を含む、ＩＧＢＴの表面側のウエハプロセスを進める。ただし、ｐ型とｎ型とは互いに逆になる。このプロセスをさらに詳述すると、通常のｎチャネル型ＩＧＢＴの製造プロセスと同様に、図１（ａ）と同図のＭＯＳゲート構造１４部分の拡大図である図１（ｂ）に示すように、ｐ型ウエハ１５の表面側に、ｎ型ベース領域１６と、ｐ型エミッタ領域１７、ゲート絶縁膜１８、ゲート電極１９を含むＭＯＳゲート構造１４と、層間絶縁膜２１と、前記ｐ型エミッタ領域１７表面およびｎ型ベース領域１６表面とに共通に接触するエミッタ電極２０とをこの順に形成する。パッシベーション層２２、フィールド絶縁膜２３なども所要のプロセス中に形成される。同図の二重破線は繰り返し同パターン部分の省略を示す。

次に、多段プロトン照射によるプロトン注入領域２４を図２に示すように形成する。１段ごとに注入深さの異なる状態で行ったプロトン注入領域２４を複数形成したことを破線で区切って示す。プロトン照射のプロセスについて説明する。チップのパターンを描画したアルミアブソーバー（プロトン注入制御膜）（図示せず）を用いて、分離層形成領域２５にのみ、サイクロトロンによって加速されたプロトンを照射する。ウエハの裏面研削後の厚さで表面から裏面までの間を、複数回のプロトン照射により、分けて形成された分離層形成領域２５で繋ぐことができるように注入深さの設定を変えた複数のアルミアブソーバーをそれぞれ用いて複数回プロトン照射する。たとえば、２ＭｅＶの加速エネルギーでは飛程５０μｍで、半値幅が１０μｍ程度のｎ型不純物層が形成され、４．５ＭｅＶの加速エネルギーでは飛程１８０μｍ、半値幅２０μｍ程度のｎ型不純物層が形成される。従って、たとえば、２００μｍ厚さのチップに対しては、図２に分離層形成領域２５に破線（プロトン注入領域２４）で示すように、０．２ＭｅＶから４．５ＭｅＶまで加速エネルギーを変えながら複数回に分けて照射するとよい。

表面側のウエハプロセス完了後にプロトン照射を行う理由は、プロトンの照射によって形成されるドナーは５００℃程度以上の熱履歴を受けると消失してしまうからである。そのため、プロトン照射プロセス以後に、５００℃以上の温度上昇がないプロセス段階になってから、プロトン照射するのである。

実施例１では表面側のエミッタ電極２０およびパッシベーション層２２の形成プロセス後にプロトン照射を行っているが、エミッタ電極２０の形成プロセス前であっても、１０００℃以上の熱処理が必要な前述の層間絶縁膜２１の形成プロセス以降ならば、通常は４００℃以上に温度を上げるプロセスが無いので、いずれかのプロセス段階を選択することができる。すなわち、プロトン照射のプロセスは少なくとも層間絶縁膜２１の形成後に行う必要がある。しかし、ｎ型コレクタ層２７をリンのイオン注入で形成した後、活性化処理に４００℃以上の温度で加熱することが求められる場合は、前記プロトンの照射およびアニールを、表面側のエミッタ電極２０形成および裏面側のｎ型コレクタ層２７形成プロセス後にする必要がある。

また、実施例１でｐ型ウエハ１５の裏面研削プロセス前にプロトンを照射している理由は、ウエハの裏面研削後はｐ型ウエハ１５が薄くなって機械的に脆弱になるため、ｐ型ウエハ１５の機械的強度の大きい裏面研削前に処理を行うことで、ウエハ割れのリスクを低減する意図からである。プロトンの照射方向はウエハの表面側、裏面側のどちらからでもよいが、ウエハバルク内を通過する距離の短い表面側からの照射の方が発熱をより抑えられるので好ましい。

プロトンの照射後、３００℃から４００℃未満の範囲の温度で、プロトンの注入領域２４を１時間程度のアニール処理を行い、ドナー化してｎ型領域とする。アニール処理はウエハにかかる強度の大きい裏面研削プロセス前に行なうのが望ましい。このアニール処理により、ドーズ量１０^１１ｃｍ^−２から１０^１４ｃｍ^−２のプロトン照射でドナー濃度を１０^１３ｃｍ^−３から１０^１５ｃｍ^−３とすることができる。

次に、ｐ型ウエハ１５を裏面から、図２の破線で示す、耐圧で決まる所要の厚さである裏面研削ライン２６まで研削し、図３の状態にする。次に図４に示すように、ｐ型ウエハ１５の裏面にｎ型不純物層となるリンイオンを注入し、ウエハ全体の温度が上がらない方法、たとえばレーザーやフラッシュランプなど局部的に温度上昇させることのできる昇温方法によってアニールし、ｎ型コレクタ層２７とする。この際、ウエハ全体を４００℃程度の温度でアニールしてｎ型コレクタ層２７を形成する場合は、１時間以上のアニールをすると、プロトンによるドナーが消失してしまう惧れがあるため、ｎ型コレクタ層の形成前にプロトンのアニール処理は行なわないプロセスとする必要がある。ｎ型コレクタ層２７の形成後に、裏面電極（コレクタ電極２８）を被着し、その後ウエハをｎ型分離層２５の中央のスクライブライン２９でダイシングを行うと、ｐチャネル型逆阻止ＩＧＢＴチップ１００ができる。

以上説明した実施例１では、ｐチャネル型逆阻止ＩＧＢＴを採りあげて説明したが、ｐ型ウエハを用い、前述の表面側のＭＯＳゲート構造を作製せず、前述と同様にしてｎ型分離層（分離層形成領域２５）を用いた高耐圧ダイオードを製造することができる。

以上説明した実施例１によれば、飛程が短いボロンイオンやリンイオンではなく飛程の大きなプロトンを用いて、多段照射し、活性化して深さの異なる不純物領域をウエハの表面側から裏面側まで貫通して繋がるように形成して分離層とすることで、ウエハ中に深いｎ型不純物層を容易に形成できるので、熱処理時間を短縮し、長時間の熱処理に伴う良品率低下等の困難や、深堀トレンチに伴う困難を克服することができる。

以下、本発明にかかるｎチャネル型逆阻止ＩＧＢＴの製造方法について説明する。不純物濃度が１０^１３ｃｍ^−３程度のｐ型ウエハ３２に対し、通常のｎチャネル型ＩＧＢＴのウエハプロセスに従って、表面側にｐ型ベース領域３３、ｎ型エミッタ領域３４、ＭＯＳゲート構造３１、周縁耐圧構造３０を形成し、エミッタ電極４０の形成、パッシベーション層４２を含む、表面側のプロセスを図１０の断面図に示す状態まで進める。ＩＧＢＴチップのパターンを描画したアブソーバーを用いて、図１１の点線で示すように、ｐ型分離層形成領域４３域を除いた他の素子領域（活性領域４４および周縁耐圧構造４５）にのみプロトンを注入する。裏面研削後の基板厚さの表面から裏面までの間を連続するｎ型層で繋ぐことができるように、深さ狙いの設定を変えたアブソーバーをそれぞれ用いて複数回照射する。アブソーバーの種類を変えることにより、ＩＧＢＴチップ内に入射されるプロトンのエネルギーを変化させることができる。たとえば２ＭｅＶの加速エネルギーでは飛程５０μｍで、半値幅が１０μｍ程度のｎ型不純物層が形成され、４．５ＭｅＶの加速エネルギーでは飛程１８０μｍ、半値幅２０μｍ程度のｎ型不純物層が形成される。従って、たとえば２００μｍ厚さのチップに対しては、０．２ＭｅＶから４．５ＭｅＶまで加速エネルギーを変えながらプロトンを入射させるとよい。このプロセス状態を図１１に示す。

表面構造の作製プロセス完了後にプロトン照射をする理由は、実施例１と同様に１０００℃程度に温度を上げるとプロトンによって形成されたドナーが消失してしまうからで、以後の工程でそのような温度上昇がなくなる工程段階でプロトン照射する必要があるからである。さらに１０００℃以下の温度でも、４００℃以上程度の温度では、その保持時間によってドナー消失の惧れがある。

実施例２のＩＧＢＴのウエハプロセスでは、表面側のエミッタ電極４０およびパッシベーション層４２の形成後にプロトンの注入を行っているが、１０００℃程度の熱処理が必ず必要な層間絶縁膜３７の形成後以降の工程ならば、４００℃以上に温度を上げるプロセスを回避することができる。そのため、プロトンの注入のプロセスは少なくとも層間絶縁膜３７の形成後に行えばよい。さらに、ｐ型コレクタ層４８の活性化に４００℃以上の温度で加熱する必要がある場合は、プロトンの注入、アニールおよび表面側のエミッタ電極４０の形成も４００℃以上の熱履歴を避けたいので、共に、コレクタ層形成後にする必要がある。

プロトン注入後、３００℃から４００℃の範囲の温度で１時間程度アニールしｎ型層とする。アニールはウエハが丈夫な裏面研削前に行なうのが望ましい。このプロトン注入およびアニールにより、ｐ型ウエハ３２に形成した表面構造以外のプロトン注入領域４６をドーズ量１０^１１ｃｍ^−２から１０^１３ｃｍ^−２でドナー濃度を１０^１３ｃｍ^−３から１０^１４ｃｍ^−３のｎ⁻ドリフト層４８とすることができる。その結果、プロトンが注入されなかったチップの最外周部がｐ型分離層４７（図１２）として残る。

裏面を研削して所望のウエハ厚さにし、図１２の状態にする。図１３に示すように、裏面にｐ型不純物層となるボロンイオンを注入し、ウエハ全体の温度が上がらない方法、たとえばレーザーやフラッシュランプによってアニールし、ｐ型コレクタ層４９とする。４００℃以下の炉でアニールしてｐ型コレクタ層４９を形成する場合は、長時間のアニールによってプロトンによるドナーが消失してしまうため研削前にプロトンのアニールは行なわないことも考えられる。ｐ型コレクタ層４９の形成後は、裏面のコレクタ電極５０を形成し、その後ダイシングを行うと、図１３（ａ）に示すｎチャネル型逆阻止ＩＧＢＴチップができる。図１３（ａ）中のＡＡ’、ＢＢ’ライン上での不純物濃度は図１３（ｂ）のように、プロトンの注入分布を反映して濃度に高低のあるｎ⁻ドリフト層４８を持つプロファイルとなる。

以上の実施例２で説明したように、高耐圧用の厚い半導体ウエハの表面から裏面に達する程度の深さの分離層を、飛程の大きなプロトンを活性領域に注入、活性化してｐ型ウエハをｎ型にすることで、注入されなかったチップの最外周部をｐ型不純物層として残すことにより、容易に逆阻止ＩＧＢＴの分離層を形成することが可能となる。

１４、３１ＭＯＳゲート構造
１５、３２ｐ型ウエハ
１６ｎ型ベース領域
１７ｐ型エミッタ領域
１８、３５ゲート絶縁膜
１９、３６ゲート電極
２０、４０エミッタ電極
２１、３７層間絶縁膜
２２パッシベーション膜
２３、３８、４２フィールド絶縁膜
２４プロトン注入領域
２５ｎ型分離層
２６裏面研削ライン
２７ｎ型コレクタ層
２８、５０コレクタ電極
２９スクライブライン
３３ｐ型ベース領域
３４ｎ型エミッタ領域
４３分離層形成領域
４４活性部
４５周縁耐圧構造部
４６プロトン注入領域
４７ｐ型分離層
４８ｎ⁻ドリフト層
４９ｐ型コレクタ層
１００ｐチャネル型逆阻止ＩＧＢＴ
３００ｎチャネル型逆阻止ＩＧＢＴ

Claims

ｐ型半導体基板のいずれか一方の主面から該ｐ型半導体基板へプロトンを複数回、加速エネルギーを変えて照射し、該ｐ型半導体基板に深さの異なるプロトン注入領域を、前記一方の主面から繋がるように形成し、その後、熱処理によりドナー化してｐ型からｎ型にする工程を有することを特徴とする半導体装置の製造方法。
前記半導体装置が逆阻止型絶縁ゲート型バイポーラトランジスタであり、ｎ型になった前記プロトン注入領域がｎ型分離層としてｎ型コレクタ層に接続されていることを特徴とする請求項１記載の半導体装置の製造方法。
ｐ型半導体基板のいずれか一方の主面の表面に選択的にｎ型ベース領域を形成する第１工程と、該ｎ型ベース領域の表面領域に選択的にｐ型エミッタ領域を形成する第２工程と、前記ｎ型ベース領域の、前記半導体基板の表面と前記ｐ型エミッタ領域の表面に挟まれた表面上に、ゲート絶縁膜を介して設けられたゲート電極とを含むＭＯＳゲート構造を形成する第３工程と、層間絶縁膜の形成後、前記ｐ型エミッタ領域および前記ｎ型ベース領域に共通に接触するエミッタ電極と、前記ｐ型半導体基板の他方の主面を研削後、前記半導体基板の他方の主面の表面に設けられるｎ型コレクタ層と、該ｎ型コレクタ層に接触するコレクタ電極を形成する第４工程とを有することを特徴とする請求項２記載の半導体装置の製造方法。
前記分離層を形成する工程が、前記第４工程中の層間絶縁膜の形成後に行われることを特徴とする請求項３記載の半導体装置の製造方法。
前記分離層を形成する工程が、前記エミッタ電極の形成後に行われることを特徴とする請求項３記載の半導体装置の製造方法。
前記分離層を形成する工程が、前記第４工程の後に行われることを特徴とする請求項３記載の半導体装置の製造方法。
ｐ型半導体基板のいずれか一方の主面から該ｐ型半導体基板へプロトンを複数回、加速エネルギーを変えて照射し、該ｐ型半導体基板に深さの異なるプロトン注入領域を、前記一方の主面から繋がるように形成し、その後、熱処理によりドナー化して前記ｐ型半導体基板からｎ型ドリフト層を形成し、前記プロトンの非注入領域をｐ型分離層とする工程を有することを特徴とする半導体装置の製造方法。
前記半導体装置が逆阻止型絶縁ゲート型バイポーラトランジスタであり、前記ｐ型分離層がｐ型コレクタ層に接続されていることを特徴とする請求項７記載の半導体装置の製造方法。
ｐ型半導体基板のいずれか一方の主面の表面に選択的にｐ型ベース領域を形成する第１工程と、該ｐ型ベース領域の表面領域に選択的にｎ型エミッタ領域を形成する第２工程と、前記ｐ型ベース領域の、前記半導体基板の表面と前記ｎ型エミッタ領域の表面に挟まれた表面上に、ゲート絶縁膜を介して設けられたゲート電極とを含むＭＯＳゲート構造を形成する第３工程と、層間絶縁膜の形成後、前記ｎ型エミッタ領域および前記ｐ型ベース領域に共通に接触するエミッタ電極と、前記半導体基板の他方の主面を研削後、前記半導体基板の他方の主面の表面に設けられるｐ型コレクタ層と、該ｐ型コレクタ層に接触するコレクタ電極を形成する第４工程とを有することを特徴とする請求項８記載の半導体装置の製造方法。
前記ｎ型ドリフト層の形成が、前記第４工程中の層間絶縁膜の形成後に行われることを特徴とする請求項９記載の半導体装置の製造方法。
前記ｎ型ドリフト層の形成が、前記エミッタ電極の形成後に行われることを特徴とする請求項９記載の半導体装置の製造方法。
前記ｎ型ドリフト層の形成が、前記第４工程の後に行われることを特徴とする請求項９記載の半導体装置の製造方法。