JP5614451B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5614451B2 JP5614451B2 JP2012528551A JP2012528551A JP5614451B2 JP 5614451 B2 JP5614451 B2 JP 5614451B2 JP 2012528551 A JP2012528551 A JP 2012528551A JP 2012528551 A JP2012528551 A JP 2012528551A JP 5614451 B2 JP5614451 B2 JP 5614451B2
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- main surface
- region
- semiconductor device
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 159
- 238000004519 manufacturing process Methods 0.000 title claims description 112
- 235000012431 wafers Nutrition 0.000 claims description 511
- 238000000034 method Methods 0.000 claims description 99
- 239000010410 layer Substances 0.000 claims description 67
- 239000012535 impurity Substances 0.000 claims description 64
- 229910052710 silicon Inorganic materials 0.000 claims description 56
- 239000010703 silicon Substances 0.000 claims description 56
- 238000010438 heat treatment Methods 0.000 claims description 49
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 48
- 238000009792 diffusion process Methods 0.000 claims description 47
- 239000002344 surface layer Substances 0.000 claims description 27
- 239000000969 carrier Substances 0.000 claims description 19
- 239000002184 metal Substances 0.000 claims description 13
- 239000012298 atmosphere Substances 0.000 claims description 8
- 125000002887 hydroxy group Chemical group [H]O* 0.000 claims description 7
- 239000011261 inert gas Substances 0.000 claims description 6
- 230000001681 protective effect Effects 0.000 claims description 5
- 230000001678 irradiating effect Effects 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 description 91
- 238000002955 isolation Methods 0.000 description 75
- 239000010408 film Substances 0.000 description 63
- 230000015556 catabolic process Effects 0.000 description 37
- 239000002131 composite material Substances 0.000 description 34
- 230000008569 process Effects 0.000 description 31
- 238000005468 ion implantation Methods 0.000 description 26
- 238000000926 separation method Methods 0.000 description 22
- 238000005530 etching Methods 0.000 description 14
- 239000001301 oxygen Substances 0.000 description 13
- 229910052760 oxygen Inorganic materials 0.000 description 13
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 12
- 230000002093 peripheral effect Effects 0.000 description 12
- 150000002500 ions Chemical class 0.000 description 11
- 238000005247 gettering Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 239000013078 crystal Substances 0.000 description 7
- 230000007547 defect Effects 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 230000001133 acceleration Effects 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000010894 electron beam technology Methods 0.000 description 4
- 238000005224 laser annealing Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000002244 precipitate Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- 238000001994 activation Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 239000000356 contaminant Substances 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 125000001153 fluoro group Chemical group F* 0.000 description 2
- 238000007429 general method Methods 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910021645 metal ion Inorganic materials 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000007725 thermal activation Methods 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000002390 adhesive tape Substances 0.000 description 1
- 238000000347 anisotropic wet etching Methods 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001816 cooling Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- QPJSUIGXIBEQAC-UHFFFAOYSA-N n-(2,4-dichloro-5-propan-2-yloxyphenyl)acetamide Chemical compound CC(C)OC1=CC(NC(C)=O)=C(Cl)C=C1Cl QPJSUIGXIBEQAC-UHFFFAOYSA-N 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
- H01L29/0623—Buried supplementary region, e.g. buried guard ring
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
- H01L29/0661—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body specially adapted for altering the breakdown voltage by removing semiconductor material at, or in the neighbourhood of, a reverse biased junction, e.g. by bevelling, moat etching, depletion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
Description
図1は、実施の形態1にかかる逆阻止型IGBTを示す断面図である。図1に示す逆阻止型IGBTは、ドリフト領域となるn-型(第1導電型)のウェハ(第2ウェハ)1に、活性領域100と、活性領域100を囲む耐圧構造部110が設けられている。ウェハ1として、例えば浮遊帯(FZ:Floating Zone)法によって作成されたシリコンウェハ(以下、FZウェハとする)を用いるのが好ましい。ウェハ1の第1主面の全面には、p型(第2導電型)のpコレクタ領域2が設けられている。コレクタ電極3は、pコレクタ領域2に接する。
図14は、実施の形態2にかかる逆阻止型IGBTを示す断面図である。実施の形態1にかかる逆阻止型IGBTの、n-型のドリフト領域とpコレクタ領域の間に、n-型のエピタキシャル層を設けた構成としてもよい。
2 pコレクタ領域
3 コレクタ電極
4 pベース領域
5 n+エミッタ領域
6 ゲート電極
7 エミッタ電極
11 フィールドリミッティングリング
12 導電膜
13 層間絶縁膜
20 シリコン貫通分離領域
21 分離領域部(第1)
22 分離領域部(第2)
100 活性領域
110 耐圧構造部
120 外周端部
Claims (33)
- 第1導電型の第1ウェハの第1主面の表面層に、第2導電型の第1半導体領域を選択的に形成する第1領域形成工程と、
前記第1領域形成工程の後、前記第1ウェハの第1主面と、第1導電型の第2ウェハの第1主面とを貼り合せる貼り合せ工程と、
前記第2ウェハの第2主面の表面層に、前記第1ウェハと前記第2ウェハとを貼り合せたウェハの深さ方向に、前記第1半導体領域と重なるように、第2導電型の第2半導体領域を選択的に形成する第2領域形成工程と、
前記第1半導体領域および前記第2半導体領域を拡散させて、前記第1半導体領域と前記第2半導体領域をひとつづきの領域にする拡散工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記拡散工程の後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを、前記第1ウェハの第2主面側から除去して薄板化し、前記第2ウェハを露出する薄板化工程をさらに含むことを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記拡散工程と前記薄板化工程との間に、前記第2ウェハの前記第2主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項2に記載の半導体装置の製造方法。
- 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項3に記載の半導体装置の製造方法。 - 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項3または4に記載の半導体装置の製造方法。
- 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項5に記載の半導体装置の製造方法。
- 前記薄板化工程の後に、前記第2ウェハの第1主面に、前記第1半導体領域に接する第2導電型の第3半導体領域を形成する第3領域形成工程をさらに含むことを特徴とする請求項2〜6のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項7に記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、1000℃以下の温度で熱処理を行い、前記第3半導体領域を形成することを特徴とする請求項7〜9のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、前記第2ウェハの第1主面に、照射エネルギー密度が1.0×10 -3 J/cm 2 以上2.0×10 -3 J/cm 2 以下で、かつ1.1eVより大きいフォトンエネルギーを有するレーザーを照射し、前記第3半導体領域を形成することを特徴とする請求項7〜10のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記第1ウェハの第1主面および前記第2ウェハの第1主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記第1ウェハの第1主面と前記第2ウェハの第1主面とを貼り合せることを特徴とする請求項1〜11のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記第1ウェハの第1主面と前記第2ウェハの第1主面とを貼り合せた後、不活性ガス雰囲気下において900℃以上1200℃以下の温度で、30分以上120分以下の熱処理を行い、前記第1ウェハの第1主面と前記第2ウェハの第1主面を、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項1〜12のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程と前記第2領域形成工程との間に、前記第2ウェハを第2主面側から薄板化する工程を含むことを特徴とする請求項1〜13のいずれか一つに記載の半導体装置の製造方法。
- 前記第1ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項1〜14のいずれか一つに記載の半導体装置の製造方法。
- 前記第2ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項1〜15のいずれか一つに記載の半導体装置の製造方法。
- 第1導電型の第1ウェハの第1主面の表面層に、第2導電型の第1半導体領域を選択的に形成する第1領域形成工程と、
前記第1領域形成工程の後、前記第1ウェハの第1主面の表面に、第1導電型のエピタキシャル層を成長させるエピタキシャル工程と、
前記第1ウェハの前記エピタキシャル層側の面と、第1導電型の第2ウェハの第1主面とを貼り合せる貼り合せ工程と、
前記第1ウェハの第2主面の表面層に、前記第1ウェハと前記第2ウェハとを貼り合せたウェハの深さ方向に、前記第1半導体領域と重なるように、第2導電型の第2半導体領域を選択的に形成する第2領域形成工程と、
前記第1半導体領域および前記第2半導体領域を拡散させて、前記第1半導体領域を前記第2ウェハに達する領域にし、かつ前記第1半導体領域と前記第2半導体領域とをひとつづきの領域にする拡散工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記拡散工程の後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを、前記第2ウェハの第2主面側から除去して薄板化し、前記エピタキシャル層を露出する薄板化工程をさらに含むことを特徴とする請求項17に記載の半導体装置の製造方法。
- 前記拡散工程と前記薄板化工程との間に、前記第2ウェハの前記第2主面に、絶縁ゲートバイポーラートランジスタのおもて面素子構造を形成する素子構造形成工程をさらに含むことを特徴とする請求項18に記載の半導体装置の製造方法。
- 前記素子構造形成工程では、金属配線層を形成する前のおもて面素子構造を形成し、
前記薄板化工程では、前記金属配線層を形成する前のおもて面素子構造の表面を保護膜で覆った後、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項19に記載の半導体装置の製造方法。 - 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項19または20に記載の半導体装置の製造方法。
- 前記素子構造形成工程と前記薄板化工程との間に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項21に記載の半導体装置の製造方法。
- 前記薄板化工程の後に、前記第2ウェハの第1主面に、前記第1半導体領域に接する第2導電型の第3半導体領域を形成する第3領域形成工程をさらに含むことを特徴とする請求項18〜22のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項23に記載の半導体装置の製造方法。
- 前記第3領域形成工程の後に、軽イオン照射と300℃以上400℃以下の温度で、30分以上90分以下の熱処理を行い、前記第1ウェハと前記第2ウェハとを貼り合せたウェハ中における少数キャリアのキャリアライフタイムを調整することを特徴とする請求項24に記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、1000℃以下の温度で熱処理を行い、前記第3半導体領域を形成することを特徴とする請求項23〜25のいずれか一つに記載の半導体装置の製造方法。
- 前記第3領域形成工程では、前記第2ウェハの第1主面に第2導電型不純物をイオン注入した後、前記第2ウェハの第1主面に、照射エネルギー密度が1.0×10 -3 J/cm 2 以上2.0×10 -3 J/cm 2 以下で、かつ1.1eVより大きいフォトンエネルギーを有するレーザーを照射し、前記第3半導体領域を形成することを特徴とする請求項23〜26のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記エピタキシャル層の表面および前記第2ウェハの第1主面のシリコン結合の終端をヒドロキシル基に置き換えた後、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを貼り合せることを特徴とする請求項17〜27のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程では、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを貼り合せた後、不活性ガス雰囲気下において900℃以上1200℃以下の温度で、30分以上120分以下の熱処理を行い、前記エピタキシャル層の表面と前記第2ウェハの第1主面とを、ウェハ表面のシリコン同士の単結合により結合することを特徴とする請求項17〜28のいずれか一つに記載の半導体装置の製造方法。
- 前記貼り合せ工程と前記第2領域形成工程との間に、前記第1ウェハを第2主面側から薄板化することを特徴とする請求項17〜29のいずれか一つに記載の半導体装置の製造方法。
- 前記薄板化工程では、前記エピタキシャル層の厚さが、完成後の素子のドリフト領域の厚さの1/3になるまで、前記第1ウェハと前記第2ウェハとを貼り合せたウェハを薄板化することを特徴とする請求項18〜30のいずれか一つに記載の半導体装置の製造方法。
- 前記第1ウェハとして、浮遊帯法によって作成されたシリコンウェハを用いることを特徴とする請求項17〜31のいずれか一つに記載の半導体装置の製造方法。
- 前記第2ウェハとして、チョクラルスキー法によって作成されたシリコンウェハを用いることを特徴とする請求項17〜32のいずれか一つに記載の半導体装置の製造方法。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2010/063702 WO2012020498A1 (ja) | 2010-08-12 | 2010-08-12 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2012020498A1 JPWO2012020498A1 (ja) | 2013-10-28 |
JP5614451B2 true JP5614451B2 (ja) | 2014-10-29 |
Family
ID=45567476
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2012528551A Expired - Fee Related JP5614451B2 (ja) | 2010-08-12 | 2010-08-12 | 半導体装置の製造方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US8685801B2 (ja) |
JP (1) | JP5614451B2 (ja) |
CN (1) | CN102986011B (ja) |
WO (1) | WO2012020498A1 (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2012063342A1 (ja) * | 2010-11-10 | 2012-05-18 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
CN102054690B (zh) * | 2010-11-22 | 2012-10-17 | 复旦大学 | 一种用于制造大功率器件的半导体衬底的制造方法 |
KR20120121723A (ko) * | 2011-04-27 | 2012-11-06 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
CN103222057A (zh) * | 2011-11-17 | 2013-07-24 | 富士电机株式会社 | 半导体器件以及半导体器件的制造方法 |
CN103247521A (zh) * | 2013-05-30 | 2013-08-14 | 江苏捷捷微电子股份有限公司 | 一种在硅片上实施铝扩散的方法及其制造的晶闸管芯片 |
CN103296076B (zh) * | 2013-05-30 | 2016-12-28 | 江苏捷捷微电子股份有限公司 | 平面晶闸管、用于制造平面晶闸管的芯片及制作方法 |
CN103617955A (zh) * | 2013-11-27 | 2014-03-05 | 上海联星电子有限公司 | 一种低压rb-igbt的制备方法 |
CN103632960A (zh) * | 2013-11-27 | 2014-03-12 | 上海联星电子有限公司 | 一种rb-igbt的制备方法 |
US9385222B2 (en) * | 2014-02-14 | 2016-07-05 | Infineon Technologies Ag | Semiconductor device with insert structure at a rear side and method of manufacturing |
US9666703B2 (en) * | 2014-12-17 | 2017-05-30 | Great Wall Semiconductor Corporation | Semiconductor devices with cavities |
CN106711205B (zh) * | 2015-11-16 | 2021-12-21 | 上海联星电子有限公司 | 一种igbt及其制作方法 |
CN105448807B (zh) * | 2015-11-20 | 2017-11-10 | 浙江正邦电子股份有限公司 | 一种半导体器件芯片对通隔离制造工艺 |
US9704832B1 (en) | 2016-02-29 | 2017-07-11 | Ixys Corporation | Die stack assembly using an edge separation structure for connectivity through a die of the stack |
JP6756125B2 (ja) * | 2016-03-16 | 2020-09-16 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
CN111247628B (zh) * | 2018-05-10 | 2024-04-30 | 富士电机株式会社 | 半导体装置的制造方法 |
CN111952364B (zh) * | 2019-05-14 | 2024-01-26 | 芯恩(青岛)集成电路有限公司 | 一种逆导型绝缘栅双极型晶体管及其制备方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242976A (ja) * | 1991-01-07 | 1992-08-31 | Sharp Corp | サイリスタの製造方法 |
JPH06224290A (ja) * | 1993-01-28 | 1994-08-12 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1004456B (zh) * | 1985-04-19 | 1989-06-07 | 三洋电机株式会社 | 半导体器件及其制造方法 |
JPS6445159A (en) * | 1987-08-13 | 1989-02-17 | Nissan Motor | Semiconductor device |
US4881107A (en) | 1987-07-03 | 1989-11-14 | Nissan Motor Company, Ltd. | IC device having a vertical MOSFET and an auxiliary component |
JPH0496379A (ja) | 1990-08-14 | 1992-03-27 | Sony Corp | 半導体装置 |
US5141889A (en) * | 1990-11-30 | 1992-08-25 | Motorola, Inc. | Method of making enhanced insulated gate bipolar transistor |
JP2700356B2 (ja) * | 1991-01-07 | 1998-01-21 | シャープ株式会社 | 受光素子 |
US5541122A (en) | 1995-04-03 | 1996-07-30 | Motorola Inc. | Method of fabricating an insulated-gate bipolar transistor |
US6194290B1 (en) * | 1998-03-09 | 2001-02-27 | Intersil Corporation | Methods for making semiconductor devices by low temperature direct bonding |
DE19909105A1 (de) * | 1999-03-02 | 2000-09-14 | Siemens Ag | Symmetrischer Thyristor mit verringerter Dicke und Herstellungsverfahren dafür |
JP2002299591A (ja) * | 2001-03-30 | 2002-10-11 | Toshiba Corp | 半導体装置 |
US20040063302A1 (en) | 2002-09-26 | 2004-04-01 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor substrate with defects reduced or removed and method of manufacturing the same, and semiconductor device capable of bidirectionally retaining breakdown voltage and method of manufacturing the same |
JP4781616B2 (ja) | 2002-09-26 | 2011-09-28 | 三菱電機株式会社 | 半導体基板の製造方法及び半導体装置の製造方法 |
JP4292964B2 (ja) | 2003-08-08 | 2009-07-08 | 三菱電機株式会社 | 縦型半導体装置 |
JP4232645B2 (ja) | 2004-01-29 | 2009-03-04 | 富士電機デバイステクノロジー株式会社 | トレンチ横型半導体装置およびその製造方法 |
JP2005303218A (ja) * | 2004-04-16 | 2005-10-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4982948B2 (ja) | 2004-08-19 | 2012-07-25 | 富士電機株式会社 | 半導体装置の製造方法 |
JP5082211B2 (ja) | 2005-03-25 | 2012-11-28 | 富士電機株式会社 | 半導体装置の製造方法 |
JP5374883B2 (ja) * | 2008-02-08 | 2013-12-25 | 富士電機株式会社 | 半導体装置およびその製造方法 |
JP5428216B2 (ja) | 2008-06-20 | 2014-02-26 | 富士電機株式会社 | シリコンウェハ、半導体装置、シリコンウェハの製造方法および半導体装置の製造方法 |
-
2010
- 2010-08-12 WO PCT/JP2010/063702 patent/WO2012020498A1/ja active Application Filing
- 2010-08-12 CN CN201080067995.3A patent/CN102986011B/zh not_active Expired - Fee Related
- 2010-08-12 JP JP2012528551A patent/JP5614451B2/ja not_active Expired - Fee Related
-
2013
- 2013-01-09 US US13/737,302 patent/US8685801B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04242976A (ja) * | 1991-01-07 | 1992-08-31 | Sharp Corp | サイリスタの製造方法 |
JPH06224290A (ja) * | 1993-01-28 | 1994-08-12 | Sharp Corp | 半導体装置の製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN102986011A (zh) | 2013-03-20 |
US20130122663A1 (en) | 2013-05-16 |
JPWO2012020498A1 (ja) | 2013-10-28 |
US8685801B2 (en) | 2014-04-01 |
WO2012020498A1 (ja) | 2012-02-16 |
CN102986011B (zh) | 2016-05-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5614451B2 (ja) | 半導体装置の製造方法 | |
WO2012124190A1 (ja) | 半導体装置の製造方法および半導体装置 | |
JP5641055B2 (ja) | 半導体装置およびその製造方法 | |
JP5807724B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP5560538B2 (ja) | 半導体装置の製造方法 | |
WO2013073042A1 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2001160559A (ja) | 半導体装置の製造方法 | |
US9941383B2 (en) | Fast switching IGBT with embedded emitter shorting contacts and method for making same | |
JP2003318399A (ja) | 半導体装置およびその製造方法 | |
JP4781616B2 (ja) | 半導体基板の製造方法及び半導体装置の製造方法 | |
JP2010272647A (ja) | 半導体装置およびその製造方法 | |
JP6654189B2 (ja) | 薄い半導体ウェハを備える半導体デバイスの製造方法 | |
JP5636751B2 (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタおよびその製造方法 | |
JP5648379B2 (ja) | 半導体装置の製造方法 | |
WO2014030450A1 (ja) | 半導体装置の製造方法 | |
JP2008159692A (ja) | 半導体基板の製造方法 | |
JP4951872B2 (ja) | 半導体装置の製造方法 | |
JP5301091B2 (ja) | 半導体装置の製造方法 | |
WO2013125014A1 (ja) | 半導体装置の製造方法 | |
JPH11168210A (ja) | 半導体装置の製造方法 | |
JP2006086414A (ja) | 逆阻止型絶縁ゲート形半導体装置およびその製造方法 | |
JP6111720B2 (ja) | 半導体装置の製造方法 | |
JP2009123967A (ja) | 半導体装置およびその製造方法 | |
CN114447098A (zh) | 半导体装置及半导体装置的制造方法 | |
JP5290491B2 (ja) | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140520 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140722 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20140812 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20140825 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5614451 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |