JPH06224290A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH06224290A JPH06224290A JP1242393A JP1242393A JPH06224290A JP H06224290 A JPH06224290 A JP H06224290A JP 1242393 A JP1242393 A JP 1242393A JP 1242393 A JP1242393 A JP 1242393A JP H06224290 A JPH06224290 A JP H06224290A
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- Japan
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- wafer
- wafers
- impurities
- heat treatment
- semiconductor wafer
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Abstract
(57)【要約】
【目的】 ウエハの分離拡散層形成のための熱処理の時
間を短縮化する。 【構成】 ２枚の半導体ウエハ１０，１１それぞれの窓
部１３に不純物をドープした後、両ウエハ１０，１１を
接合し、その後、熱処理を施してウエハ内への不純物拡
散を行ない、表裏に連なる分離拡散層１５を形成してな
ることを特徴とする。
間を短縮化する。 【構成】 ２枚の半導体ウエハ１０，１１それぞれの窓
部１３に不純物をドープした後、両ウエハ１０，１１を
接合し、その後、熱処理を施してウエハ内への不純物拡
散を行ない、表裏に連なる分離拡散層１５を形成してな
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に半導体ウエハ（以下、単にウエハと記す）の
分離拡散層の形成方法に関する。
関し、特に半導体ウエハ（以下、単にウエハと記す）の
分離拡散層の形成方法に関する。
【０００２】
【従来の技術】従来の技術について図２を参照して説明
する。図２は従来例によるサイリスタの断面図（ウエハ
の一部分）である。
する。図２は従来例によるサイリスタの断面図（ウエハ
の一部分）である。
【０００３】図２に示すように、従来のサイリスタは、
Ｎ型シリコン基板１に分離拡散層２、Ｐ型ゲート層３、
Ｎ型ゲート層４、アノード層５、カソード層６を設け、
それぞれよりゲート電極７、アノード電極８、カソード
電極９をとり出す構造となっている。
Ｎ型シリコン基板１に分離拡散層２、Ｐ型ゲート層３、
Ｎ型ゲート層４、アノード層５、カソード層６を設け、
それぞれよりゲート電極７、アノード電極８、カソード
電極９をとり出す構造となっている。
【０００４】
【発明が解決しようとする課題】ところで、このような
構造のサイリスタチップを有するウエハにおいては、ア
ノード電極８をチップ裏面から取り出す関係上、分離拡
散層２を形成するには、高温で長時間の不純物拡散を行
う必要があり生産性が悪い。
構造のサイリスタチップを有するウエハにおいては、ア
ノード電極８をチップ裏面から取り出す関係上、分離拡
散層２を形成するには、高温で長時間の不純物拡散を行
う必要があり生産性が悪い。
【０００５】又、高温，長時間の処理のため、熱応力に
よってウエハがそる、割れる等の問題がある。加えて、
近年のウエハの大口径化に伴いウエハ厚も厚くならざる
を得なくなっており、更に長時間の熱処理が必要となる
傾向にある。
よってウエハがそる、割れる等の問題がある。加えて、
近年のウエハの大口径化に伴いウエハ厚も厚くならざる
を得なくなっており、更に長時間の熱処理が必要となる
傾向にある。
【０００６】そこで本発明の目的は、熱処理時間を短縮
でき、生産性の向上及びウエハの損傷防止を図れる半導
体装置の製造方法を提供することにある。
でき、生産性の向上及びウエハの損傷防止を図れる半導
体装置の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するため
の本発明は、２枚の半導体ウエハのそれぞれの表裏両面
の内、両ウエハ接合後の単一の半導体ウエハの分離拡散
層となる箇所の表面部のみに不純物をドープする工程
と、前記両ウエハを接合し単一の半導体ウエハとする工
程と、前記接合後の単一の半導体ウエハに熱処理を施し
て前記不純物を拡散し、前記単一の半導体ウエハの表裏
に連なる分離拡散層を形成する工程と、を含んでなるこ
とを特徴とする。
の本発明は、２枚の半導体ウエハのそれぞれの表裏両面
の内、両ウエハ接合後の単一の半導体ウエハの分離拡散
層となる箇所の表面部のみに不純物をドープする工程
と、前記両ウエハを接合し単一の半導体ウエハとする工
程と、前記接合後の単一の半導体ウエハに熱処理を施し
て前記不純物を拡散し、前記単一の半導体ウエハの表裏
に連なる分離拡散層を形成する工程と、を含んでなるこ
とを特徴とする。
【０００８】
【作用】本発明は前述のように、２枚のウエハそれぞれ
の表裏両面に不純物を予めドープし、その後にウエハ接
合、熱処理し不純物拡散して分離拡散層を形成する。
の表裏両面に不純物を予めドープし、その後にウエハ接
合、熱処理し不純物拡散して分離拡散層を形成する。
【０００９】従って、熱処理による不純物拡散は、従来
は１枚のウエハの表裏から行なうものであったのに対
し、本発明によれば接合後のウエハの表裏及び中心部か
らの両方から行なわれることになるので、熱処理時間を
短縮でき、生産性の向上を図れる。
は１枚のウエハの表裏から行なうものであったのに対
し、本発明によれば接合後のウエハの表裏及び中心部か
らの両方から行なわれることになるので、熱処理時間を
短縮でき、生産性の向上を図れる。
【００１０】また、熱処理時間を短縮できるので熱応力
によるウエハのそり、割れも低減でき、ウエハの大口径
化にも有効となる。
によるウエハのそり、割れも低減でき、ウエハの大口径
化にも有効となる。
【００１１】
【実施例】本発明の一実施例について、図１（ａ）乃至
（ｄ）を参照して説明する。
（ｄ）を参照して説明する。
【００１２】まず、図１（ａ）に示すように、２枚のウ
エハ、Ｎ型シリコン基板１０，１１を準備し、両面に酸
化膜１２を形成する。
エハ、Ｎ型シリコン基板１０，１１を準備し、両面に酸
化膜１２を形成する。
【００１３】次に、図１（ｂ）に示すように、ホトリソ
グラフィ技術を用いて酸化膜１２に分離拡散を行うため
の窓部１３を開口する。この時、酸化膜１２の窓部１３
は互いに相対する位置に設ける。この窓部１３のサイ
ズ、配置はＮ型シリコン基板１０，１１共に同様とす
る。続いて、酸化膜１２をマスク材として、窓部１３に
ボロンを浅くドープする。
グラフィ技術を用いて酸化膜１２に分離拡散を行うため
の窓部１３を開口する。この時、酸化膜１２の窓部１３
は互いに相対する位置に設ける。この窓部１３のサイ
ズ、配置はＮ型シリコン基板１０，１１共に同様とす
る。続いて、酸化膜１２をマスク材として、窓部１３に
ボロンを浅くドープする。
【００１４】次に、図１（ｃ）に示すように基板１０，
１１の貼り合わせ面のみ酸化膜１２を除去し、周知のウ
エハ貼り合わせ技術を用いてＮ型シリコン基板１０，１
１を貼り合わせ、１枚のＮ型シリコン基板１４を得る。
ここで、ウエハ貼り合わせ技術としては、例えば、「電
子情報通信学会技術研究報告」のＳＤＭ９１−１９３〜
２０８に記載の技術を使用する。
１１の貼り合わせ面のみ酸化膜１２を除去し、周知のウ
エハ貼り合わせ技術を用いてＮ型シリコン基板１０，１
１を貼り合わせ、１枚のＮ型シリコン基板１４を得る。
ここで、ウエハ貼り合わせ技術としては、例えば、「電
子情報通信学会技術研究報告」のＳＤＭ９１−１９３〜
２０８に記載の技術を使用する。
【００１５】次に、図１（ｄ）に示すように高温の熱処
理を行うことによりボロンを深く拡散し、図１（ｄ）の
境界１５で連なる分離拡散層１６を形成する。この後、
所望の厚みとなるように、Ｎ型シリコン基板１４を研磨
した後、周知の技術を用いてホトサイリスタを得る。
理を行うことによりボロンを深く拡散し、図１（ｄ）の
境界１５で連なる分離拡散層１６を形成する。この後、
所望の厚みとなるように、Ｎ型シリコン基板１４を研磨
した後、周知の技術を用いてホトサイリスタを得る。
【００１６】以上の方法によれば、従来、熱処理による
不純物拡散は、１枚のウエハの表裏から行なっていたの
に対してウエハの表裏及び中心部からの両方から行なわ
れることになるので、熱処理時間を短縮できる。
不純物拡散は、１枚のウエハの表裏から行なっていたの
に対してウエハの表裏及び中心部からの両方から行なわ
れることになるので、熱処理時間を短縮できる。
【００１７】具体的な拡散深さ（接合前のウエハ厚み）
は以下の様に設定する。
は以下の様に設定する。
【００１８】一般に、拡散深さｘｊは、
【００１９】
【００２０】と表わされる。ここで、Ｄは拡散係数、ｔ
は拡散時間である。
は拡散時間である。
【００２１】従って、拡散する不純物が同じである時
に、図１（ｄ）の拡散深さｘｊ1を図２に示す拡散深さ
ｘｊ2より小さくなるよう設定することによって、拡散
時間を図２に示す従来例より短くできる。
に、図１（ｄ）の拡散深さｘｊ1を図２に示す拡散深さ
ｘｊ2より小さくなるよう設定することによって、拡散
時間を図２に示す従来例より短くできる。
【００２２】以上のように本実施例によれば、高温の熱
処理時間を短縮することができ、生産性が向上するとい
う効果が得られる。又、熱処理時間を短縮できるため、
熱応力によるウエハのそり、割れも低減でき、信頼性向
上を図れ、ウエハの大口径化にも有効である。
処理時間を短縮することができ、生産性が向上するとい
う効果が得られる。又、熱処理時間を短縮できるため、
熱応力によるウエハのそり、割れも低減でき、信頼性向
上を図れ、ウエハの大口径化にも有効である。
【００２３】
【発明の効果】以上説明したように本発明によれば、半
導体装置の分離拡散層を形成するための、熱処理時間を
短縮でき、生産性の向上を図れる。
導体装置の分離拡散層を形成するための、熱処理時間を
短縮でき、生産性の向上を図れる。
【００２４】また、熱処理時間を短縮できるので熱応力
によるウエハのそり、割れも低減でき、ウエハの大口径
化にも有効である。
によるウエハのそり、割れも低減でき、ウエハの大口径
化にも有効である。
【図１】（ａ）乃至（ｄ）は本発明の一実施例による半
導体装置の製造方法を説明するための工程図である。
導体装置の製造方法を説明するための工程図である。
【図２】従来例によるサイリスタの断面図である。
１０，１１ Ｎ型シリコン基板（接合前のウエハ） １３ 窓部（不純物をドープする箇所） １４ Ｎ型シリコン基板（接合後のウエハ） １６ 分離拡散層
Claims (1)
- 【請求項１】 ２枚の半導体ウエハのそれぞれの表裏両
面の内、両ウエハ接合後の単一の半導体ウエハの分離拡
散層となる箇所の表面部のみに不純物をドープする工程
と、 前記両ウエハを接合し単一の半導体ウエハとする工程
と、 前記接合後の単一の半導体ウエハに熱処理を施して前記
不純物を拡散し、前記単一の半導体ウエハの表裏に連な
る分離拡散層を形成する工程と、 を含んでなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242393A JPH06224290A (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1242393A JPH06224290A (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06224290A true JPH06224290A (ja) | 1994-08-12 |
Family
ID=11804869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1242393A Pending JPH06224290A (ja) | 1993-01-28 | 1993-01-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06224290A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012020498A1 (ja) * | 2010-08-12 | 2012-02-16 | 富士電機株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-01-28 JP JP1242393A patent/JPH06224290A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012020498A1 (ja) * | 2010-08-12 | 2012-02-16 | 富士電機株式会社 | 半導体装置の製造方法 |
| US8685801B2 (en) | 2010-08-12 | 2014-04-01 | Fuji Electric Co., Ltd. | Method of manufacturing semiconductor device |
| JP5614451B2 (ja) * | 2010-08-12 | 2014-10-29 | 富士電機株式会社 | 半導体装置の製造方法 |
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