JPH07111973B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07111973B2 JPH07111973B2 JP61065131A JP6513186A JPH07111973B2 JP H07111973 B2 JPH07111973 B2 JP H07111973B2 JP 61065131 A JP61065131 A JP 61065131A JP 6513186 A JP6513186 A JP 6513186A JP H07111973 B2 JPH07111973 B2 JP H07111973B2
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- semiconductor
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- manufacturing
- semiconductor device
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、２枚の半導体基板を直接接着して１枚の半導
体基板を得てこれに所望の素子を形成する半導体装置の
製造方法に関する。
体基板を得てこれに所望の素子を形成する半導体装置の
製造方法に関する。
（従来の技術） 鏡面研磨された２枚の半導体基板の研磨面同士を清浄な
雰囲気下で直接接着し熱処理することにより、強固に接
合した１枚の半導体基板が得られる。この方法で半導体
基板を接着させると、従来長時間を要した不純物拡散工
程の短縮が可能となり、また短時間の拡散で済むために
不純物プロファイルの制御が正確に行なえる、等の利点
が得られる。従ってこの技術は、各種半導体素子の製造
に適用して大きい効果が得られるものとして注目されて
いる。
雰囲気下で直接接着し熱処理することにより、強固に接
合した１枚の半導体基板が得られる。この方法で半導体
基板を接着させると、従来長時間を要した不純物拡散工
程の短縮が可能となり、また短時間の拡散で済むために
不純物プロファイルの制御が正確に行なえる、等の利点
が得られる。従ってこの技術は、各種半導体素子の製造
に適用して大きい効果が得られるものとして注目されて
いる。
しかし、具体的素子に適用した場合、例えば導電変調型
MOSFET等に適用した場合に、同一工程で製造した素子の
中でオン電圧等のバラツキが大きく、製造歩留りが低い
ものとなる欠点があった。
MOSFET等に適用した場合に、同一工程で製造した素子の
中でオン電圧等のバラツキが大きく、製造歩留りが低い
ものとなる欠点があった。
（発明が解決しようとする問題点） 本発明は上記した問題を解決して、直接接着法を用いた
場合の素子特性のバラツキを少なくし、歩留り向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
場合の素子特性のバラツキを少なくし、歩留り向上を可
能とした半導体装置の製造方法を提供することを目的と
する。
［発明の構成］ （問題点を解決するための手段） 上記目的を達成するために、本発明に係る半導体装置の
製造方法は、第１及び第２の半導体基板を直接接着して
なる接着基板に所望の素子が形成されてなる半導体装置
の製造方法において、前記第１及び第２の半導体基板を
直接接着する工程と、前記第１の半導体基板を研磨して
薄くする工程と、前記第１の半導体基板との接着面とは
異なる前記第２の半導体基板の面にリンゲッタリングを
施す工程とを有することを特徴とする。
製造方法は、第１及び第２の半導体基板を直接接着して
なる接着基板に所望の素子が形成されてなる半導体装置
の製造方法において、前記第１及び第２の半導体基板を
直接接着する工程と、前記第１の半導体基板を研磨して
薄くする工程と、前記第１の半導体基板との接着面とは
異なる前記第２の半導体基板の面にリンゲッタリングを
施す工程とを有することを特徴とする。
（作用） 本発明者等の研究によれば、接着基板を用いた場合にお
ける製造歩留まりの低下の原因は、清浄な雰囲気下で基
板接着を行ったとしても、接着界面における重金属等の
不純物の残留が避けられず、これにより、接着界面近傍
でキャリア寿命が低下することにあることが分かった。
そこで、本発明では、接着基板にリンゲッタリングを施
している。したがって、本発明によれば、接着基板の接
着界面に残留する重金属等の不純物が効果的に除去さ
れ、接着界面近傍でのキャリア寿命が向上し、且つ均一
になる。また、本発明者等は、接着界面を通して反対側
の半導体層でも重金属やその他の不純物がゲッタリング
により取り除かれ、キャリア寿命が向上することを確認
した。従って本発明によれば、素子のオン電圧等の特性
が向上し、その特性のバラツキも少なくなって歩留りが
向上する。
ける製造歩留まりの低下の原因は、清浄な雰囲気下で基
板接着を行ったとしても、接着界面における重金属等の
不純物の残留が避けられず、これにより、接着界面近傍
でキャリア寿命が低下することにあることが分かった。
そこで、本発明では、接着基板にリンゲッタリングを施
している。したがって、本発明によれば、接着基板の接
着界面に残留する重金属等の不純物が効果的に除去さ
れ、接着界面近傍でのキャリア寿命が向上し、且つ均一
になる。また、本発明者等は、接着界面を通して反対側
の半導体層でも重金属やその他の不純物がゲッタリング
により取り除かれ、キャリア寿命が向上することを確認
した。従って本発明によれば、素子のオン電圧等の特性
が向上し、その特性のバラツキも少なくなって歩留りが
向上する。
（実施例） 以下本発明の実施例を説明する。
第１図（ａ）〜（ｄ）は本発明を導電変調型MOSFETに適
用した実施例の製造工程断面図である。先ず第１図
（ａ）に示すように、鏡面研磨されたn-型Si基板11とP+
型Si基板14を用意する。P+型Si基板14はドレイン領域と
して用いられ、n-型基板11はｎベース領域として用いら
れるものである。n-型Si基板の鏡面研磨面には、n+型層
12およびP+型層13が拡散法等により形成されている。P+
型層13はP+型基板14と共にドレイン領域の一部をなし、
またn+型層12はドレイン領域からｎベース層へのキャリ
ア注入を最適化するためのものである。本実施例では、
導電変調型MOSFETは基本的には第１の半導体基板である
n-形基板11に形成されることになる。この様な２枚の基
板の鏡面研磨面同士を、クリーンルーム等の清浄な雰囲
気下で第１図（ｂ）に示すように直接接着し、熱処理を
行って強固な接着基板を得る。15が接着界面である。こ
の後ｎ型基板11側を所定のｎベース層厚みを得るために
破線で示すように一部除去し、鏡面研磨する。この後第
１図（ｃ）に示すように、n-型基板11の表面に熱酸化に
よるゲート絶縁膜16を介して、5000Åの多結晶シリコン
膜によりゲート電極17を形成し、ゲート電極17をマスク
としてＢイオン注入によりｐ型ベース領域18を形成し、
更にドーズ量２×1015/cm2をＡイオン注入によりn+型ソ
ース領域19を形成する。そしてソース領域19が形成され
た側の基板表面をCVD酸化膜20で覆って、基板裏面にPOC
l3を拡散源としてリンをデポジットしてn+型層21を形成
して、いわゆるリンゲッタリングを行う。このn+型層21
の形成条件は例えば、950℃,10分とする。そしてn+型層
21を除去して、第１図（ｄ）に示すように酸化膜20にコ
ンタクトホールを開けてソース領域19とｐ型ベース領域
18に同時にコンタクトするAl膜によるソース電極22を形
成し、基板裏面にはＶ−Ni−Au膜によるドレイン電極23
を形成して、導電変調型MOSFETが完成する。
用した実施例の製造工程断面図である。先ず第１図
（ａ）に示すように、鏡面研磨されたn-型Si基板11とP+
型Si基板14を用意する。P+型Si基板14はドレイン領域と
して用いられ、n-型基板11はｎベース領域として用いら
れるものである。n-型Si基板の鏡面研磨面には、n+型層
12およびP+型層13が拡散法等により形成されている。P+
型層13はP+型基板14と共にドレイン領域の一部をなし、
またn+型層12はドレイン領域からｎベース層へのキャリ
ア注入を最適化するためのものである。本実施例では、
導電変調型MOSFETは基本的には第１の半導体基板である
n-形基板11に形成されることになる。この様な２枚の基
板の鏡面研磨面同士を、クリーンルーム等の清浄な雰囲
気下で第１図（ｂ）に示すように直接接着し、熱処理を
行って強固な接着基板を得る。15が接着界面である。こ
の後ｎ型基板11側を所定のｎベース層厚みを得るために
破線で示すように一部除去し、鏡面研磨する。この後第
１図（ｃ）に示すように、n-型基板11の表面に熱酸化に
よるゲート絶縁膜16を介して、5000Åの多結晶シリコン
膜によりゲート電極17を形成し、ゲート電極17をマスク
としてＢイオン注入によりｐ型ベース領域18を形成し、
更にドーズ量２×1015/cm2をＡイオン注入によりn+型ソ
ース領域19を形成する。そしてソース領域19が形成され
た側の基板表面をCVD酸化膜20で覆って、基板裏面にPOC
l3を拡散源としてリンをデポジットしてn+型層21を形成
して、いわゆるリンゲッタリングを行う。このn+型層21
の形成条件は例えば、950℃,10分とする。そしてn+型層
21を除去して、第１図（ｄ）に示すように酸化膜20にコ
ンタクトホールを開けてソース領域19とｐ型ベース領域
18に同時にコンタクトするAl膜によるソース電極22を形
成し、基板裏面にはＶ−Ni−Au膜によるドレイン電極23
を形成して、導電変調型MOSFETが完成する。
第２図は、この実施例による導電変調型MOSFET（Ａ）
と、リンゲッタリングを行わない他、実施例と同様の条
件で形成した導電変調型MOSFET（Ｂ）のオン電圧VFの分
布を示したものである。図から明らかなように、この実
施例によりオン電圧のバラツキは非常に小さくなってい
る。
と、リンゲッタリングを行わない他、実施例と同様の条
件で形成した導電変調型MOSFET（Ｂ）のオン電圧VFの分
布を示したものである。図から明らかなように、この実
施例によりオン電圧のバラツキは非常に小さくなってい
る。
以上のようにこの実施例によれば、直接接着技術を利用
した半導体装置の製造において、リンゲッタリングを行
うことにより接着界面に在留する不純物を効果的に除去
して素子特性の大幅な向上を図ることができる。
した半導体装置の製造において、リンゲッタリングを行
うことにより接着界面に在留する不純物を効果的に除去
して素子特性の大幅な向上を図ることができる。
ところで上記実施例の場合、素子のソース領域側表面に
リンのデポジットを行うと、リンがソース領域を構成す
る不純物であるAsより深く拡散されてしまい、浅いソー
ス接合を得ることができなくなる。従って実施例のよう
にソース領域側表面はリンゲッタリングの工程では絶縁
膜で覆っておくことが重要である。但し、リンゲッタリ
ング工程は、表面を絶縁膜で覆って行えばよいのであっ
て、基板接着工程の後何時でもよい。
リンのデポジットを行うと、リンがソース領域を構成す
る不純物であるAsより深く拡散されてしまい、浅いソー
ス接合を得ることができなくなる。従って実施例のよう
にソース領域側表面はリンゲッタリングの工程では絶縁
膜で覆っておくことが重要である。但し、リンゲッタリ
ング工程は、表面を絶縁膜で覆って行えばよいのであっ
て、基板接着工程の後何時でもよい。
また実施例では導電変調型MOSFETを説明したが、接着界
面近傍のキャリア寿命が素子特性に大きい影響を与える
他のあらゆる素子に本発明を適用して効果が得られる。
面近傍のキャリア寿命が素子特性に大きい影響を与える
他のあらゆる素子に本発明を適用して効果が得られる。
［発明の効果］ 以上述べたように本発明によれば、直接接着技術を用い
る半導体装置の素子特性のバラツキを低減し、歩留り向
上を図ることができる。
る半導体装置の素子特性のバラツキを低減し、歩留り向
上を図ることができる。
第１図（ａ）〜（ｄ）は本発明を導電変調型MOSFETに適
用した実施例の製造工程を示す断面図、第２図は実施例
により得られた導電変調型MOSFETのオン電圧のバラツキ
を従来例と比較して示す図である。 11……n-型Si基板（ｎベース領域）、12……n+型層、13
……p+型層、14……p+型Si基板（ドレイン領域）、15…
…接着界面、16……ゲート絶縁膜、17……ゲート電極、
18……ｐ型ベース領域、19……n+型ソース領域、20……
酸化膜、21……n+型層（リンデポジット層）、22……ソ
ース電極、23……ドレイン電極。
用した実施例の製造工程を示す断面図、第２図は実施例
により得られた導電変調型MOSFETのオン電圧のバラツキ
を従来例と比較して示す図である。 11……n-型Si基板（ｎベース領域）、12……n+型層、13
……p+型層、14……p+型Si基板（ドレイン領域）、15…
…接着界面、16……ゲート絶縁膜、17……ゲート電極、
18……ｐ型ベース領域、19……n+型ソース領域、20……
酸化膜、21……n+型層（リンデポジット層）、22……ソ
ース電極、23……ドレイン電極。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/68 29/78
Claims (3)
- 【請求項１】第１及び第２の半導体基板を直接接着して
なる接着基板に所望の素子が形成されてなる半導体装置
の製造方法において、前記第１及び第２の半導体基板を
直接接着する工程と、前記第１の半導体基板を研磨して
薄くする工程と、前記第１の半導体基板との接着面とは
異なる前記第２の半導体基板の面にリンゲッタリングを
施す工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】第１の半導体基板表面を絶縁膜で覆った後
に第２の半導体基板側からリンゲッタリングを行うこと
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - 【請求項３】前記素子は前記第１の半導体基板に形成さ
れた導電変調型MOSFETであることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065131A JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61065131A JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62221122A JPS62221122A (ja) | 1987-09-29 |
| JPH07111973B2 true JPH07111973B2 (ja) | 1995-11-29 |
Family
ID=13278010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61065131A Expired - Fee Related JPH07111973B2 (ja) | 1986-03-24 | 1986-03-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07111973B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04192338A (ja) * | 1990-11-22 | 1992-07-10 | Toshiba Corp | 絶縁ゲート電界効果トランジスタ |
| JP3921764B2 (ja) * | 1997-12-04 | 2007-05-30 | 株式会社デンソー | 半導体装置の製造方法 |
| KR101023666B1 (ko) * | 2006-02-24 | 2011-03-25 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 및 그 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5674939A (en) * | 1979-11-22 | 1981-06-20 | Toshiba Corp | Preparation method of semiconductor integrated circuit |
-
1986
- 1986-03-24 JP JP61065131A patent/JPH07111973B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 日経エレクトロニクス（１９８６．１．２７）Ｎｏ．３８７，第１０８〜１１０頁 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62221122A (ja) | 1987-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |