JPH04192338A - 絶縁ゲート電界効果トランジスタ - Google Patents
絶縁ゲート電界効果トランジスタInfo
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- JPH04192338A JPH04192338A JP32043290A JP32043290A JPH04192338A JP H04192338 A JPH04192338 A JP H04192338A JP 32043290 A JP32043290 A JP 32043290A JP 32043290 A JP32043290 A JP 32043290A JP H04192338 A JPH04192338 A JP H04192338A
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Links
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、二重拡散型絶縁ゲート（Ｇａｔｅ）電界効果
トランジスタ（Ｔｒａｎｓｌｓｔｅｒ、以後Ｄ−ＭＯ３
ＰＥＴと記載する）用の半導体基板に係わり特に、エピ
タキシャル（Ｅｌ）ｉｔａｘｉａｌ ）ウェーハ（Ｗａ
ｆ’ｅｒ ）に好適するものである。
トランジスタ（Ｔｒａｎｓｌｓｔｅｒ、以後Ｄ−ＭＯ３
ＰＥＴと記載する）用の半導体基板に係わり特に、エピ
タキシャル（Ｅｌ）ｉｔａｘｉａｌ ）ウェーハ（Ｗａ
ｆ’ｅｒ ）に好適するものである。
（従来の技術）
いわゆるＤ−ＭＯＳＦＥＴで使用しているシリコン（Ｓ
ｉｌｉｃｏｎ ）ウェーハとしては、２０／１０００Ω
印以下の高濃度基板に気相成長法により同一導電型の低
濃度層を堆積した（ Ｖ Ｇ ： Ｖａｐｏｕｕｒ Ｇ
ｒｏｗｔｈ）ウェーハを用い、前記低濃度層には、異種
接合及びチャンネル（Ｃｈａｎｎｅｌ ）領域を形成し
てＤ−）１０８ＰＥＴを製造しており、その構造を簡単
に説明する。アンチモン（Ｓｂ）をドープ（Ｄｏｐｅ）
して比抵抗が２０／ １０００Ω（至）以下かつ、酸
素濃度が１．３ ｘｌＯ１８／ｃｉ以下のＮ＋シリコン
半導体基板を用意し、この表面に気相成長法により厚さ
１０〜５０匣のＮ−エピタキシャル層を堆積し、導入不
純物リンの表面濃度１５〜１６ を１０ ／ｄオーダ（Ｏｒｄｅｒ ）とし、ＶＧウ
ェーハの厚さを４００〜５００睡程度とする。このＮ−
エピタキシャル層には、Ｂのイオン注入工程を行ってＰ
ベース（Ｂａｓｅ）層を形成して、表面濃度を約１０１
８／−とする。更に、低濃度ベース層内には、リンまた
は砒素（機種により選定する）のイオン２０〜２１ 注入工程により表面濃度が１０／ｃ♂のＮ十層４を形成
してＤ−ＭＯＳＦＥＴのソース（Ｓｏｕｒｃｅ）領域と
して動作させる。
ｉｌｉｃｏｎ ）ウェーハとしては、２０／１０００Ω
印以下の高濃度基板に気相成長法により同一導電型の低
濃度層を堆積した（ Ｖ Ｇ ： Ｖａｐｏｕｕｒ Ｇ
ｒｏｗｔｈ）ウェーハを用い、前記低濃度層には、異種
接合及びチャンネル（Ｃｈａｎｎｅｌ ）領域を形成し
てＤ−）１０８ＰＥＴを製造しており、その構造を簡単
に説明する。アンチモン（Ｓｂ）をドープ（Ｄｏｐｅ）
して比抵抗が２０／ １０００Ω（至）以下かつ、酸
素濃度が１．３ ｘｌＯ１８／ｃｉ以下のＮ＋シリコン
半導体基板を用意し、この表面に気相成長法により厚さ
１０〜５０匣のＮ−エピタキシャル層を堆積し、導入不
純物リンの表面濃度１５〜１６ を１０ ／ｄオーダ（Ｏｒｄｅｒ ）とし、ＶＧウ
ェーハの厚さを４００〜５００睡程度とする。このＮ−
エピタキシャル層には、Ｂのイオン注入工程を行ってＰ
ベース（Ｂａｓｅ）層を形成して、表面濃度を約１０１
８／−とする。更に、低濃度ベース層内には、リンまた
は砒素（機種により選定する）のイオン２０〜２１ 注入工程により表面濃度が１０／ｃ♂のＮ十層４を形成
してＤ−ＭＯＳＦＥＴのソース（Ｓｏｕｒｃｅ）領域と
して動作させる。
このような不純物領域の形成後、全面に・酸化珪素例え
ば二酸化珪素から成るゲート酸化物層５を被覆してから
、ゲート電極として機能する多結晶珪素層を厚さ０．５
仰程度堆積する。この堆積に先立って図示していないが
、Ｄ−ＭＯＳＦＥＴのゲートに対応するゲート酸化物層
５部分を除去して多結晶珪素層とのコンタクト（Ｃｏｎ
ｔａｃｔ ）を取る。この工程後、再度酸化珪素例えば
二酸化珪素から成るゲート酸化物層を被覆して厚さを５
００〜１５００人とする。
ば二酸化珪素から成るゲート酸化物層５を被覆してから
、ゲート電極として機能する多結晶珪素層を厚さ０．５
仰程度堆積する。この堆積に先立って図示していないが
、Ｄ−ＭＯＳＦＥＴのゲートに対応するゲート酸化物層
５部分を除去して多結晶珪素層とのコンタクト（Ｃｏｎ
ｔａｃｔ ）を取る。この工程後、再度酸化珪素例えば
二酸化珪素から成るゲート酸化物層を被覆して厚さを５
００〜１５００人とする。
更にまた、ソース領域に対向するゲート酸化物層部分を
除去してから電極として動作するＡ】を堆積し、Ｎ＋シ
リコン半導体基板の露出面にドレイン（Ｄｒａｉｎ ）
電極用としてＡｕを形成して、Ｄ−ＭＯＳＦＥＴを完成
する。Ｎ＋シリコン半導体基板の酸素濃度は、８１ＭＳ
測定器により得られた値である。
除去してから電極として動作するＡ】を堆積し、Ｎ＋シ
リコン半導体基板の露出面にドレイン（Ｄｒａｉｎ ）
電極用としてＡｕを形成して、Ｄ−ＭＯＳＦＥＴを完成
する。Ｎ＋シリコン半導体基板の酸素濃度は、８１ＭＳ
測定器により得られた値である。
（発明が解決しようとする課題）
高濃度半導体基板を利用してＶＧウェーハを形成し、こ
こにＤ−ＭＯＳＦＥＴを製造すると、工程中の汚染や堆
積した酸化物層などに発生するストレス（Ｓｔｒｅｓｓ
）更に、イオン注入工程における加速イオンの衝撃ダメ
ージ（Ｄａｍａｇｅ）などの影響で、多数の結晶欠陥が
接合形成部分に発生して接合リーク（Ｌｅａｋａｇｅ
）が増加する。このために歩留りが大幅に減少する欠点
がある。
こにＤ−ＭＯＳＦＥＴを製造すると、工程中の汚染や堆
積した酸化物層などに発生するストレス（Ｓｔｒｅｓｓ
）更に、イオン注入工程における加速イオンの衝撃ダメ
ージ（Ｄａｍａｇｅ）などの影響で、多数の結晶欠陥が
接合形成部分に発生して接合リーク（Ｌｅａｋａｇｅ
）が増加する。このために歩留りが大幅に減少する欠点
がある。
本発明は、このような事情により成されたもので特に、
結晶欠陥の発生を防止して絶縁ゲート電界効果トランジ
スタの歩留りを向上することを目的とするものである。
結晶欠陥の発生を防止して絶縁ゲート電界効果トランジ
スタの歩留りを向上することを目的とするものである。
［発明の構成コ
（課題を解決するための手段）
酸素濃度が１．３ Ｘｌ０１８／ｃｏｔ以上の高濃度半
導 □体基板と、前記高濃度半導体基板に設置する１
０４個／ｃｍ２以上の微小欠陥密度と、前記高濃度半導
体基板を被覆する同一導電型の低濃度層と、前記低濃度
層に形成する異種不純物領域及びチャンネル反転層に本
発明に係わる絶縁ゲート電界効果トランジスタの特徴が
ある。
導 □体基板と、前記高濃度半導体基板に設置する１
０４個／ｃｍ２以上の微小欠陥密度と、前記高濃度半導
体基板を被覆する同一導電型の低濃度層と、前記低濃度
層に形成する異種不純物領域及びチャンネル反転層に本
発明に係わる絶縁ゲート電界効果トランジスタの特徴が
ある。
（作 用）
本発明では、酸素濃度がＩＪ Ｘ１ｌ）１８／−以上の
半導体基板に特殊な熱処理即ち三段階処理を施すと微小
欠陥密度１０４個／ｃｌ＃が形成されしかもイントリン
シック（Ｉｎｔｒｉｎｃｉｃ ）ゲッタリング（Ｇｅｔ
ｔｅｒｉｎｇ ）能力が維持されて、絶縁ゲート電界効
果トランジスタ即ちＤ−ＭＯＳＦＥＴの接合リークが防
止できひいては歩留りが向上できるとの知見を基に完成
したものである。
半導体基板に特殊な熱処理即ち三段階処理を施すと微小
欠陥密度１０４個／ｃｌ＃が形成されしかもイントリン
シック（Ｉｎｔｒｉｎｃｉｃ ）ゲッタリング（Ｇｅｔ
ｔｅｒｉｎｇ ）能力が維持されて、絶縁ゲート電界効
果トランジスタ即ちＤ−ＭＯＳＦＥＴの接合リークが防
止できひいては歩留りが向上できるとの知見を基に完成
したものである。
（実施例）
本発明に係わる一実施例を第１図を参照して説明する。
Ｄ−ＭＯ８ＰＥＴＯ８ＰＥ系板としては、アンチモンを
ドープして比抵抗が２０／ １０００Ω叩以上更に、酸
素濃度が１．３ Ｘｌ０１８／ｃｄ以上のシリコン半導
体基板１を用意し、ここに低濃度層として機能するエピ
タキシャル層２を積層堆積して半導体ウェーハを形成す
る。低濃度層であるエピタキシャル層２は、気相成長法
により厚さ１０〜５０坤に堆積形成し、その内部には、
表面濃度１０２１／ｃｏ？オーダのＮ十型不純物のリン
を導入した結果、ＶＧウェーハの厚さは、４００〜５０
０匣になる。リンをドープしたエピタキシャル層２には
、Ｂのイオン注入工程を行って表面濃度がほぼ１０１８
／ｃａｔの低濃度のベース領域３を形成する。この低濃
度ベース領域３には、リンまたは砒素をイオン注入工程
によ２０〜２１ り表面濃度が１０ ／ｃＪのＮ十層４を形成して
Ｄ−ＭＯＳＦＥＴのソース領域４として動作させる。こ
のような各領域３．４は、隣接する導電型の異なる領域
との間で接合を形成するが、ＶＧウェーハ表面に露出さ
せた接合端部を保護するのに厚さ５００人〜１５００人
の絶縁物層例えば二酸化珪素層５を常法により設置する
。勿論、ゲート酸化物層としての機能も発揮するもので
あり、別工程により夫々が形成される。
ドープして比抵抗が２０／ １０００Ω叩以上更に、酸
素濃度が１．３ Ｘｌ０１８／ｃｄ以上のシリコン半導
体基板１を用意し、ここに低濃度層として機能するエピ
タキシャル層２を積層堆積して半導体ウェーハを形成す
る。低濃度層であるエピタキシャル層２は、気相成長法
により厚さ１０〜５０坤に堆積形成し、その内部には、
表面濃度１０２１／ｃｏ？オーダのＮ十型不純物のリン
を導入した結果、ＶＧウェーハの厚さは、４００〜５０
０匣になる。リンをドープしたエピタキシャル層２には
、Ｂのイオン注入工程を行って表面濃度がほぼ１０１８
／ｃａｔの低濃度のベース領域３を形成する。この低濃
度ベース領域３には、リンまたは砒素をイオン注入工程
によ２０〜２１ り表面濃度が１０ ／ｃＪのＮ十層４を形成して
Ｄ−ＭＯＳＦＥＴのソース領域４として動作させる。こ
のような各領域３．４は、隣接する導電型の異なる領域
との間で接合を形成するが、ＶＧウェーハ表面に露出さ
せた接合端部を保護するのに厚さ５００人〜１５００人
の絶縁物層例えば二酸化珪素層５を常法により設置する
。勿論、ゲート酸化物層としての機能も発揮するもので
あり、別工程により夫々が形成される。
更に図に明らかなように絶縁物層５には、ゲート電極６
として機能する厚さ０．５仰の多結晶珪素層が埋設して
おりまた、Ｄ−ＭＯＳＦＥＴのチャンネル領域（図示せ
ず）とは、絶縁物層５に設置した開口部（図示せず）に
露出したチャンネル領域と接触させて導通させる。環状
ソース領域４外のエピタキシャル層２の中子結晶珪素層
６に対応する部分にいわゆるチャンネル反転層（図示せ
ず）が形成される。
として機能する厚さ０．５仰の多結晶珪素層が埋設して
おりまた、Ｄ−ＭＯＳＦＥＴのチャンネル領域（図示せ
ず）とは、絶縁物層５に設置した開口部（図示せず）に
露出したチャンネル領域と接触させて導通させる。環状
ソース領域４外のエピタキシャル層２の中子結晶珪素層
６に対応する部分にいわゆるチャンネル反転層（図示せ
ず）が形成される。
更にまた、ソース領域４の電気的端子としては、図に示
すように対応する絶縁物層５をフォトリソグラフィ（Ｐ
ｈｏｔｏ Ｌｉｔｈｏｇｒａｐｈｙ ）技術により形成
した開ロアに導電性金属層８例えばＡＩまたはＡ１合金
（ＡＩ−６ｉ、Ａｌ−３ｉ−Ｃｕ）を例えばスパッタリ
ング（Ｓｐａ ｔ ｔ ｅ ｒ ｉｎｇ）法または真空
蒸発法により堆積してソース電極９を形成し、ＶＧウェ
ーハの裏面には、Ａｕから成るドレイン電極ｌＯを設置
してＤ−ＭＯＳＦＥＴ即ち絶縁ゲート電界効果トランジ
スタを完成する。具体的な製造工程は、割愛しているが
、イオン注入法、フォトリソグラフィ法及び熱拡散法を
利用していることを付記する。この素子の製造では、ア
ンチモンをドープして比抵抗を２０／ １０００Ω（１
）以上とした高濃度のシリコン半導体基板１を利用して
いるが、引上法の改良により酸素濃度は、１．３×１０
１８／−以上含有している。しかも、Ｉｎｔｒｉｎｓｉ
ｃＧｅｔｔｅｒｉｎｇ効果を持たせるために７００℃〜
８５０℃の温度範囲で熱処理を施したところ１０４個／
Ｃシ以上の微小欠陥密度が発生して接合リークなどが抑
制できる事実が判明した。熱処理工程としては、気相成
長法によるエピタキシャル層２の堆積前に７００℃×８
時間、７５０℃×８時間及び８００℃×８時間の３段階
の処理を実施したところ、微小欠陥核が１０４／ｃｄ以
上形成されることが判明した。その測定は、８１ＭＳ法
による結果であり、Ｉｎｔｒｉｎｓｉｃｃｅｔｔｅｒ１
ｎｇ効果が発揮できるシリコン半導体基板が形成される
。
すように対応する絶縁物層５をフォトリソグラフィ（Ｐ
ｈｏｔｏ Ｌｉｔｈｏｇｒａｐｈｙ ）技術により形成
した開ロアに導電性金属層８例えばＡＩまたはＡ１合金
（ＡＩ−６ｉ、Ａｌ−３ｉ−Ｃｕ）を例えばスパッタリ
ング（Ｓｐａ ｔ ｔ ｅ ｒ ｉｎｇ）法または真空
蒸発法により堆積してソース電極９を形成し、ＶＧウェ
ーハの裏面には、Ａｕから成るドレイン電極ｌＯを設置
してＤ−ＭＯＳＦＥＴ即ち絶縁ゲート電界効果トランジ
スタを完成する。具体的な製造工程は、割愛しているが
、イオン注入法、フォトリソグラフィ法及び熱拡散法を
利用していることを付記する。この素子の製造では、ア
ンチモンをドープして比抵抗を２０／ １０００Ω（１
）以上とした高濃度のシリコン半導体基板１を利用して
いるが、引上法の改良により酸素濃度は、１．３×１０
１８／−以上含有している。しかも、Ｉｎｔｒｉｎｓｉ
ｃＧｅｔｔｅｒｉｎｇ効果を持たせるために７００℃〜
８５０℃の温度範囲で熱処理を施したところ１０４個／
Ｃシ以上の微小欠陥密度が発生して接合リークなどが抑
制できる事実が判明した。熱処理工程としては、気相成
長法によるエピタキシャル層２の堆積前に７００℃×８
時間、７５０℃×８時間及び８００℃×８時間の３段階
の処理を実施したところ、微小欠陥核が１０４／ｃｄ以
上形成されることが判明した。その測定は、８１ＭＳ法
による結果であり、Ｉｎｔｒｉｎｓｉｃｃｅｔｔｅｒ１
ｎｇ効果が発揮できるシリコン半導体基板が形成される
。
このような処理を終えたシリコン半導体基板１に上記の
構造の絶縁ゲートａ界効果トランジスタを製造したとこ
ろ歩留りが確実に向上した。即ち、酸素濃度がＩＪ Ｘ
ｌ０１８／ｃｃｆｌ以下の高濃度シリコン半導体基板に
形成した従来の絶縁ゲート電界効果トランジスタでは、
微小欠陥密度が１０４個／ ｃＪ以下であり、これに対
して本発明では、酸素濃度が１．３ Ｘｌ０１８／ａｎ
ｔ以上で、微小欠陥密度が１０４個／ｃｊ以上となり、
Ｉｎｔｒｌｎｓｉｃ ｃｅｕｅｒｔｎｇ効果が得られた
。更に、このようなシリコン半導体基板を利用して製造
する絶縁ゲート電界効果トランジスタの歩留りは、従来
の１．８倍に向上した。と言うのは、接合リークに関す
る不良が減少しているのでＩｎｔｒｉｎｓｉｃ Ｇｅｔ
ｔｅｒｉｎｇ効果が得られていると判断できる。
構造の絶縁ゲートａ界効果トランジスタを製造したとこ
ろ歩留りが確実に向上した。即ち、酸素濃度がＩＪ Ｘ
ｌ０１８／ｃｃｆｌ以下の高濃度シリコン半導体基板に
形成した従来の絶縁ゲート電界効果トランジスタでは、
微小欠陥密度が１０４個／ ｃＪ以下であり、これに対
して本発明では、酸素濃度が１．３ Ｘｌ０１８／ａｎ
ｔ以上で、微小欠陥密度が１０４個／ｃｊ以上となり、
Ｉｎｔｒｌｎｓｉｃ ｃｅｕｅｒｔｎｇ効果が得られた
。更に、このようなシリコン半導体基板を利用して製造
する絶縁ゲート電界効果トランジスタの歩留りは、従来
の１．８倍に向上した。と言うのは、接合リークに関す
る不良が減少しているのでＩｎｔｒｉｎｓｉｃ Ｇｅｔ
ｔｅｒｉｎｇ効果が得られていると判断できる。
［発明の効果］
このように、特殊なＶＧウェーハの利用により、絶縁ゲ
ート電界効果トランジスタチップ（Ｃｈｌｐ）の製造工
程における工程汚染や、イオン注入による膜ストレス（
Ｓｔｒｅｓｓ）即ちダメージなどの影響により発生する
多数の結晶欠陥や、エピタキシャル層の堆積に伴う結晶
欠陥を抑制することができかつ、歩留向上が得られるの
で量産上の効果が大きいものである。
ート電界効果トランジスタチップ（Ｃｈｌｐ）の製造工
程における工程汚染や、イオン注入による膜ストレス（
Ｓｔｒｅｓｓ）即ちダメージなどの影響により発生する
多数の結晶欠陥や、エピタキシャル層の堆積に伴う結晶
欠陥を抑制することができかつ、歩留向上が得られるの
で量産上の効果が大きいものである。
図は本発明に係わる絶縁ゲート電界効果トランジスタの
要部を示す断面図である。 １：半導体基板、 ２：エピタキシャル層、３：
ベース領域、 ４：ソース領域、 ５：絶縁物層、６；ゲート電
極（多結晶珪素層）、 ７：開口、 ８：導電性金属層、９：ソー
ス電極、 １０； ドレイン電極。 代理人 弁理士 大 胡 典 夫
要部を示す断面図である。 １：半導体基板、 ２：エピタキシャル層、３：
ベース領域、 ４：ソース領域、 ５：絶縁物層、６；ゲート電
極（多結晶珪素層）、 ７：開口、 ８：導電性金属層、９：ソー
ス電極、 １０； ドレイン電極。 代理人 弁理士 大 胡 典 夫
Claims (1)
- 酸素濃度が１．３×１０＾１＾８／ｃｍ＾３以上の高濃
度半導体基板と、前記高濃度半導体基板に設置する１０
＾４個／ｃｍ＾２以上の微小欠陥密度と、前記高濃度半
導体基板を被覆する同一導電型の低濃度層と、前記低濃
度層に形成する異種不純物領域及びチャンネル反転層を
具備することを特徴とする絶縁ゲート電界効果トランジ
スタ
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32043290A JPH04192338A (ja) | 1990-11-22 | 1990-11-22 | 絶縁ゲート電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32043290A JPH04192338A (ja) | 1990-11-22 | 1990-11-22 | 絶縁ゲート電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04192338A true JPH04192338A (ja) | 1992-07-10 |
Family
ID=18121384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32043290A Pending JPH04192338A (ja) | 1990-11-22 | 1990-11-22 | 絶縁ゲート電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04192338A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202528A (ja) * | 1986-03-03 | 1987-09-07 | Toshiba Corp | 半導体基板の製造方法 |
| JPS62221122A (ja) * | 1986-03-24 | 1987-09-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63104322A (ja) * | 1986-10-21 | 1988-05-09 | Toshiba Corp | エピタキシヤルウエ−ハ |
-
1990
- 1990-11-22 JP JP32043290A patent/JPH04192338A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62202528A (ja) * | 1986-03-03 | 1987-09-07 | Toshiba Corp | 半導体基板の製造方法 |
| JPS62221122A (ja) * | 1986-03-24 | 1987-09-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63104322A (ja) * | 1986-10-21 | 1988-05-09 | Toshiba Corp | エピタキシヤルウエ−ハ |
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