JPH04230071A - 電界効果トランジスタを有する集積回路とその製造　方法 - Google Patents

電界効果トランジスタを有する集積回路とその製造　方法

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JPH04230071A
JPH04230071A JP3174361A JP17436191A JPH04230071A JP H04230071 A JPH04230071 A JP H04230071A JP 3174361 A JP3174361 A JP 3174361A JP 17436191 A JP17436191 A JP 17436191A JP H04230071 A JPH04230071 A JP H04230071A
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island
semiconductor
drain
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integrated circuit
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JP3174361A
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Jean-Philippe Blanc
ジャン−フィリップ・ブランク
Joelle Bonaime
ジョエル・ボナイム
Poncharra Jean Du P De
ジャン・ドゥ・ポール・ドゥ・ポンシャラ
Robert Truche
ロへ゛ルト・トルシュ
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、絶縁技術に係り、少
なくとも１つの電界効果トランジスタあるいは絶縁ゲー
ト型電界効果トランジスタによって構成される半導体集
積回路とその製造方法に関する。この発明は、高速な動
作速度を有し、高電位に対する応答性を有し、任意に電
離放射線に対するかなりの抵抗を有した、高電力レベル
を消散できる集積回路の分野に応用することができる。
【０００２】
【従来の技術】シリコン・オン・インシュレータあるい
はＳＯＩ技術は、固体の半導体基板における集積回路の
製造手順に比べて、マイクロエレクトロニクスの分野に
おける重要な動向の構成要素となっている。例えば、絶
縁支持体の利用は、一方において、トランジスタのソー
スと基板の間の寄生静電容量を大幅に縮小し、他方にお
いて、トランジスタのドレインと基板の間の寄生静電容
量を大幅に縮小する。その結果、集積回路の動作速度は
向上する。
【０００３】ｎチャネル型ＪＦＥＴ（接合型電界効果ト
ランジスタ）の製造方法において、知られている１つの
方法は、以下の工程からなる。まず、トランジスタの埋
設ゲートが形成されるｐ／ｎ型シリコン基板の厚くドー
プされた表面にｎ型ゾーンを注入する。そして、ｎ型ゾ
ーンを含むアイランドを形成するためにシリコンをエッ
チングし、さらに、そのシリコンのアイランドを熱酸化
する。そのとき、多結晶シリコン層が付着し、その後、
最初のシリコンのアイランドのエッジにエッチングを行
う。そして、ソースとドレインに対してｐ型イオンを注
入し、ゲートに対してｎ型イオンを注入することによっ
て、ソース、ドレインおよびゲートのゾーンが、アイラ
ンドの背面に形成される。ｐ型基板を通じてｎ型イオン
を散布することによって、埋設ゲート上の電気接点が生
成される。絶縁体上のｐチャネル型ＪＦＥＴの製造も、
ｎとｐの部分とドープする不純物を反対にすれば、同様
の方法によって行われる。同一回路における２つのＪＦ
ＥＴトランジスタ間の電気絶縁は、半導体のアイランド
をエッチングしてそれを酸化させることによってもたら
される。
【０００４】絶縁体上のｎチャネル型ＪＦＥＴの製造に
おいて、知られているもう１つ方法は、以下の工程から
なる。まず、単結晶シリコンの基板に酸素イオンを注入
する。そして、これを焼きなますことにより、二酸化け
い素（ＳｉＯ２）層によって支持された単結晶シリコン
の膜を形成する。さらに、イオン注入によって、トラン
ジスタの埋設ゲートが半導体膜に形成され、その後、半
導体膜上に厚いシリコン層のエピタクシを成長させる。 これらゲート、ソース、およびドレインは、ゲートに対
してｎ型のイオンを、ソースとドレインに対してｐ型の
イオンを、各々注入することによって、エピタクシ成長
された層の表面に形成する。埋設ゲートにおける電気接
点は、バイポーラ・トランジスタにおけるコレクタウェ
ルと同様の方法によるイオン注入によって、すなわち異
なる深さとｐ型における異なるイオン注入を実行するこ
とによって生成され、その後、埋設ゲートと接続するた
めに熱処理をすることによって、散布させる。そして、
同一の集積回路における２つのトランジスタ間の電気絶
縁は、ＬＯＣＯＳ（選択的酸化）型の局所的酸化によっ
て成し遂げられる。
【０００５】絶縁支持体上にｎ型ＭＩＳトランジスタの
製造方法において、知られている１つの方法は、以下の
工程からなる。まず、サファイア基板上に単結晶シリコ
ン層をエピタクシ成長させる（ＳＯＳ（シリコン・オン
・サファイア）として知られている）。そして、シリコ
ンアイランドを形成するために上記の層をエッチングす
る。そして、ソースとドレインの部分を形成するために
これらアイランドのエッジにｎ型イオンを注入し、上記
アイランドを高温で酸化する。そして、このように形成
された酸化物層をゲートが酸化物になるようにエッチン
グする。そして、得られたアイランド上にｎ＋ドープさ
れた多結晶シリコン層を付着させ、ソースおよびドレイ
ンとゲートとの接続を明確にするために上記の層をエッ
チングする。
【０００６】絶縁体上のＭＩＳトランジスタのもう１つ
の製造技術は、以下の工程からなる。まず、単結晶シリ
コン基板に酸素イオンを注入し、その後、埋設ＳｉＯ２
層によって支持された単結晶シリコン膜を形成するため
に焼きなましを行う。そして、ＭＩＳトランジスタは、
固体の半導体において標準的に用いられる技術によって
、このシリコン膜の中に製造される。これらのトランジ
スタは、ＬＯＣＯＳ型の局所的酸化によって絶縁される
。
【０００７】
【発明が解決しようとする課題】ところで、これら絶縁
体上のＪＦＥＴの製造方法は、実施が難しく、複雑であ
る。さらに加えて、その信頼性は、固体の半導体上にＪ
ＦＥＴを製造する一般的な手順のそれより低い。さらに
、第１の方法は、マイクロエレクトロニクスにおいて、
一般的に用いられる技術と大きく異なる。第２の方法は
、局所的酸化がなされた異なるデバイス間に、電離放射
線に関して反応の少ない絶縁体を用いる。
【０００８】また、ＭＩＳトランジスタの製造は、比較
的簡単である。しかしながら、この製造方法は、製造コ
ストが高く、製造効率が制限されるという欠点を持って
いる。チャネルの下のトランジスタを電気試験すること
も困難である。また、第２に紹介した単純なＭＩＳトラ
ンジスタの製造技術も、チャネルの下のトランジスタを
適切に電気試験することができない。ＬＯＣＯＳの境界
の寄生トランジスタも存在する。さらに、トランジスタ
間におけるこの型の絶縁は、概して電離放射線に関して
反応が不十分である。
【０００９】この発明は、上に述べた欠点を除去するこ
とを可能とするもので、絶縁技術に係り、少なくとも１
つのＭＩＳあるいはＪＦＥＴ型トランジスタによって構
成される半導体集積回路とその製造方法に関する。
【００１０】
【課題を解決するための手段】この発明は、上に述べた
課題を解決するために、第１の導電型を有する不純物の
局所的導入によって得られた半導体アイランド上部のソ
ースおよびドレインと、前記アイランド上のソースおよ
びドレインの間に位置し、かつそれらから電気絶縁され
たゲートと、前記アイランドを支持する埋設電気絶縁層
と、前記アイランドに埋設され、前記絶縁層に接触する
第１の導電型と異なる第２の導電型を有した電極と、前
記アイランドのエッジを覆う導電部材から前記アイラン
ドのエッジの少なくとも一部に拡散されて形成されたゾ
ーンを有し、前記導電部材は前記第２の導電型の不純物
がドープされ、該第２の導電型による拡散されたゾーン
は、前記ソースおよびドレインから電気的に絶縁される
と共に、前記埋設電極の電気的接続を構成する、前記埋
設電極と前記導電部材の電気的接続を確保するものであ
り、一方、ソース、ドレインおよびゲートの接点がお互
いと電極の接点から電気絶縁された、少なくとも１つの
電界効果トランジスタを具備することを特徴としている
。
【００１１】また、この発明は、この回路の製造方法に
も関係している。特に、この方法は、少なくとも１つの
電界効果トランジスタを含み、以下の工程により構成さ
れる。 ａ）　　半導体基板に埋設された電気絶縁層の生成する
工程 ｂ）　　前記絶縁層に接触する埋設導電層を形成するた
めに、第１の導電型を有する不純物によって、前記絶縁
層により支持された半導体素材をドープする工程ｃ）　
　半導体アイランドを形成するために、前記絶縁層によ
り支持された前記半導体素材を、終わりに達するまでエ
ッチングする工程 ｄ）　　トランジスタにおけるソース、ドレインおよび
ゲートの各ゾーンの電気絶縁を行う工程 ｅ）　　前記半導体アイランドの上部に、第１の導電型
と異なる第２の導電型を有する不純物を局所的に導入す
ることによって、ソースとドレインを生成する工程ｆ）
　　ソースとドレインの間に、前記アイランド上のトラ
ンジスタのゲートとゲート接点を生成する工程ｇ）　　
前記半導体アイランドの少なくとも１つのエッジに、前
記第１の導電型を有する不純物によりドープされた導電
体を生成する工程 ｈ）　　アイランドのエッジにドープされた前記導電体
の不純物を拡散させるために、また、このようにして、
ソースとドレインから絶縁され、前記導電体により確保
された埋設導電層上に電気接点を形成するように、前記
工程ｇ）において得られる構造を熱処理する工程ｉ）　
　お互いおよび電極とゲートの電気接点から電気絶縁さ
れたトランジスタのソースとドレインとの電気接点を生
成する工程
【００１２】
【作用】この回路は、絶縁体上の半導体、特にシリコン
・オン・インシュレータ技術におけるあらゆる利点を有
している。その製造方法は、いまだ一般的なマイクロエ
レクトロニクス技術を用いている従来技術における製造
方法よりはるかに簡単である。さらに、トランジスタチ
ャネルの下のみに、ソースとチャネルの下のみに、ある
いは、絶縁体の表面全体にＪＦＥＴの埋設ゲートを製造
することができる。そして、適切な電位の応答を与える
一方で、回路を異なる応用に適合させることができる。
【００１３】
【実施例】この発明は、下記において示される制限のな
い具体例と添付された図面に関してより詳細に述べられ
ている。以下、図面を参照して、この発明の実施例につ
いて説明する。図１〜１２は、ｐチャネル型ＪＦＥＴ集
積回路の製造を示している。図１３〜２５は、ｎチャネ
ル型ＭＯＳトランジスタ集積回路の製造を示している。 しかしながら、この発明は、より広い応用範囲を有して
おり、特に、ｎチャネル型およびｐチャネル型トランジ
スタの両方を有するＣＪＦＥＴあるいはＣＭＯＳの回路
だけでなく、ｎチャネル型ＪＦＥＴトランジスタあるい
はｐチャネル型ＭＯＳトランジスタを有した集積回路の
製造にも適用される。
【００１４】図１を参照すると、ｐ型ＪＦＥＴ集積回路
の製造の第１段階は、単結晶シリコン基板２の上に、お
よそ２００ナノメータの深さのところに、厚さ２００ナ
ノメータの単結晶シリコン膜６を支持する、厚さ４００
ナノメータを越える電気絶縁層４を形成することから成
る。この層４は、なるべくならＳｉＯ２から成ることが
望ましい。このシリコン・オン・インシュレータ構造は
、１００〜４００ｋｅＶの電力と１〜２．１０１８ａｔ
ｍ／ｃｍ２の線量により、基板２に酸素イオンを注入し
た後、１３５０℃で焼きなますことによって得ることが
できる。
【００１５】この後、樹脂マスク８の写真製版による生
成が続く。樹脂マスク８のすき間１０は、生成されるト
ランジスタの下部ゲートあるいは埋設ゲートの形状とサ
イズを決定する。図１に示すマスクにより、一定の厚さ
を有するだけでなく、図１２に示すように、正方形の内
部形状と外部形状をも有する埋設された下部ゲート１２
が生成される。この埋設ゲート１２は、膜６へのｎ型イ
オン、特に１０１５ａｔｍ／ｃｍ２の線量と５０ｋｅＶ
の電力によるリンあるいはヒ素のイオンの注入によって
得られる。矢印１４によって図示されるこの注入は、薄
い保護層、特にシリコン膜６の熱酸化により得られた厚
さ１０〜２０ナノメータのＳｉＯ２の保護層をも透過し
てなされる。好都合なことに、マスク１０を除去した後
、その構造は、膜６における絶縁体４に接触するｎ＋型
埋設ゲートを形成するように、絶縁層４へ注入されたｎ
＋型イオンの拡散を確実にするために、およそ１０００
℃で焼きなましされる。
【００１６】この後、シリコン膜６上で、例えば、厚さ
１マイクロメータの単結晶シリコン層１６が１０００℃
以下かそれ以下でエピタクシ成長される。図示されてい
ない写真製版マスクの助けにより、この後、生成される
トランジスタの形状とサイズを決定することになる形状
とサイズを有した半導体アイランド１８を形成するため
に、例えば、湿式処理とカリ溶解あるいは乾式処理によ
って（反応的エッチング、無反応的エッチング、あるい
はプラズマエッチング）、層１６と膜６のエッチングが
行われる。このエッチングは、絶縁層の上で止められる
ことによって　　選択的に行われる。ＬＯＣＯＳ型の絶
縁物を除去を行うこのエッチングは、トランジスタを互
いに電気的に隔てることをも可能にする。ここで、得ら
れる構造を図１２に示す。
【００１７】次の工程は、ｐ型ＪＦＥＴトランジスタの
製造に用いられるアイランドを除いた、集積回路の全構
造を覆う樹脂写真製版マスク２０を生成することから成
る。マスク２０の助けにより、イオン注入２２がトラン
ジスタのチャネルに対して行われる。この注入は、図３
に示すように、ｐ型イオン、特に１０１２ａｔｍ／ｃｍ
２の線量と１５０ｋｅＶの電力によるホウ素イオンによ
って行われる。
【００１８】マスク２０を除去した後、半導体アイラン
ド１８の上部における局所的な側面の絶縁体が形成され
る。そして、この絶縁体は、各々のトランジスタにおけ
るソース、ドレインおよびゲートに対して、お互いから
の電気絶縁を提供し、一方、埋設ゲート１２の電気接点
ゾーンからソースとドレインを絶縁する。この局所的絶
縁体２４は、およそ２００ナノメータの厚さを有してい
る。この絶縁体は、ＬＯＣＯＳ型によりできるか、ある
いは絶縁体の付着とそのエッチングよって得ることがで
きる。この構造は、ＬＯＣＯＳ型絶縁体を有した図２５
に示す。
【００１９】この後、半導体アイランド１８のエッチン
グされたエッジ１８ａのパッシベーションを随意に行う
。このパッシベーションは、マスク２６を用いてエッジ
をドープすることによって得られる。このマスク２６の
みが、エッチングされたエッジに面したすき間２７を有
している。このエッチングは、１０１２〜１０１３ａｔ
ｍ／ｃｍ２の線量と、例えば５０ｋｅＶの電力によるホ
ウ素イオンの注入によって行うことができる。このエッ
ジ１８ａのドープは、トランジスタの漏れ電流を減らす
ことを可能にする。
【００２０】図５に示すように、この後、厚さおよそ４
０ナノメータの酸化ケイ素層２８を形成するのに、アイ
ランド１８の熱酸化が行われる。そして、この酸化物２
８は、ゲート接合部の位置と生成される前記接合部の接
点における絶縁体を除去するように、あいらんど１８の
シリコンについて、選択的にエッチングされる。このよ
うにして得られる構造を図６に示す。特に、絶縁体２８
は、各々のトランジスタの上部ゲートが形成される絶縁
体２４の間とエッジ１８ａ上において、除去される。埋
設ゲートは、各々の上部ゲートと対応しており、それら
は互いに向かい合っている。ＳｉＯ２層２８は、湿式処
理によってエッチングが可能であり、図示されていない
写真製版マスクを必要とする。
【００２１】この後、全てのアイランド１８の上に、例
えば厚さ５００ナノメータの固有の多結晶シリコン層３
０を付着させる。この付着物は、低圧化学的気相成長（
ＬＰＣＶＤ）によって生成される。
【００２２】この方法の次の工程は、図７に示すように
、ｐチャネル型ＪＦＥＴトランジスタが製造されるアイ
ランド１８と、これらトランジスタのソースとドレイン
の領域を除いた、集積回路全体を覆う新しい樹脂写真製
版マスク３２を形成することから成る。マスク１２を透
過して、ｎ＋型イオン、特に１０１５ａｔｍ／ｃｍ２の
線量と５０ｋｅＶの電力によるリンあるいはヒ素のイオ
ン注入３２が行われる。このイオン注入は、一方におい
て、生成される各々の上部ゲートの接合部および対応す
る接点に、他方において、各々の埋設ゲート１２の対応
し接触する接点に、面する多結晶層３０のｎ＋型ドープ
を確実にする。
【００２３】注入マスク３２の除去の後、図８に示すよ
うに、層３０のドープされていないゾーンに対応するト
ランジスタのソースとドレインの位置において、この層
を除去するように、局所的にドープされた半導体層３０
にエッチングを施す。このエッチングは、図示されてい
ないマスクによって行われ、ＳＦ６を用いた反応的イオ
ンエッチングと、時間によって決められるその停止によ
って成し遂げられる。この後、ソースとドレインのゾー
ンを覆っている絶縁体２８がエッチングされる。この絶
縁体２８は、層３０がエッチングされる間、表面に現れ
たものである。このエッチング工程は、各々の埋設ゲー
トの電気接点２９と同じく、各々のトランジスタにおけ
る上部ゲート３１の接点をも同時生成することを可能に
する。各々の埋設ゲートの接点２９は、対応するアイラ
ンドのエッジ１８ａを覆っている。上部ゲートの接点３
１は、正方形の内部形状と外部形状、および一定の厚さ
を有する（図１２を参照のこと）。
【００２４】この後、この構造は、注入３４の間ｎ＋型
イオンが注入された半導体アイランド１８への局所的散
布を確実にするように、およそ９００℃で熱処理される
。そして、ゲート接点３１とアイランドのエッジの散布
ゾーン３６に直角をなして、埋設ゲート１２の電気接点
を確保しつつ、各々のトランジスタに対してゲート３５
の接合部が得られる。
【００２５】図９に示すように、この後、ｐチャネル型
ＪＦＥＴトランジスタの製造に用いられるアイランド１
８を除いて、集積回路を覆うマスク３８が新しく注入さ
れる。前記マスク３８、接点２９および上部ゲート３１
を通して、注入４０はｐ＋＋型イオン、特に１０１５ａ
ｔｍ／ｃｍ２の線量と２０ｋｅＶの電力によるホウ素イ
オンによって行われる。この注入は、トランジスタにお
けるソース４２とドレイン４４の領域の形成を導く。ド
レインは、平面図では正方形のような形をしており、正
方形の内部形状と外部形状、および一定の厚さを有する
ソース４２に囲まれている。
【００２６】注入マスク３８の除去の後、注入時に発生
した不良箇所を修復し、注入されたイオンが活性化する
ように、９００℃で熱焼きなましが行われる。この後、
この全構造の上に、電気絶縁体４６、特に厚さ５００ナ
ノメータの酸化ケイ素が付着される。そして、絶縁体は
、ソースとドレインの領域に対して、接点穴４８と４９
を形成するために各々エッチングされる。これにより得
られた構造を図１０と図１２に示す。
【００２７】最後の工程は、図１１に示すように、全構
造にメタライゼーション層を付着させ、そして、ソース
とドレインのゾーンに接点５０を形成するために、それ
にエッチングを施す。特に、このメタライゼーションは
、厚さ１ナノメータのアルミニウムである。
【００２８】以下に述べるものは、図１３〜２５に参照
されるｎ−ＭＯＳトランジスタ集積回路の製造に関する
。この回路の素子は、上に述べたものと全く同じであり
、同じものが参照される。埋設絶縁層４とシリコン基板
２上の多結晶シリコン膜６を形成した後、図１３に示す
ように、樹脂写真製版マスク１１は、ｎチャネル型トラ
ンジスタが生成されることになる領域を除いた集積回路
の全領域を覆う目的で形成される。このマスクは、特に
、ｎ−ＭＯＳトランジスタの生成を望まれるすき間１３
を有している。
【００２９】マスク１１の助けにより、ｐ型イオン、特
におよそ５０ｋｅＶの電力と１０１５ａｔｍ／ｃｍ２の
線量によるホウ素イオンによる注入１５が膜６に対して
行われる。任意に、１０００℃による熱焼きなましが次
に続く。これは、ｐ型ＪＦＥＴトランジスタの埋設ゲー
ト１２と全く同じかより大きい厚さを有する膜６の中の
ｐ＋型埋設電極１７に導く。この電極は、直方体のよう
な形になり、先の技術と同じように、絶縁層４に接触す
る。この注入もまた、図１に関して上に述べたように、
保護膜を透過して行われる。
【００３０】そして、シリコン層１６は、上に述べたの
と同じ状態でシリコン膜６上にエピタクシ成長される。 図１４に示すように、埋設電極１７は、図１２に示した
ｐ型ＪＦＥＴトランジスタの埋設ゲート１２と異なり、
エピタクシ成長された層１６に直接接触させることがで
きる。そして、シリコン層６と１６の積み重ねは、上に
述べたように、半導体アイランド１８を形成するために
エッチングされる。
【００３１】図１５に示すように、ｎ−ＭＯＳトランジ
スタの製造に用いられるアイランド１８のエッチングさ
れたエッジ１８ａに面するすき間２１を有する唯一の樹
脂写真製版マスク１９が形成される。この後、ｎ−ＭＯ
Ｓトランジスタの漏れ電流を減少させるために、エッジ
１８ａがドープされる。このドープは、１０１２ａｔｍ
／ｃｍ２の線量と５０ｋｅＶの電力によるホウ素イオン
のようなｐ型イオンの注入２３、およびこの後のマスク
１９の除去によって行われる。
【００３２】図１６に示すように、注入マスク２０が形
成され、図３に関して述べたように、ｐ型イオンの注入
２２が施される。ＭＯＳトランジスタに対するこの注入
は、トランジスタチャネルの下のしきい電圧の調節に役
立つ。
【００３３】そして、図１７に示すように、絶縁体２５
は、埋設電極１７の電気接点ゾーンからトランジスタの
ドレインとソースのゾーンを絶縁するするために、半導
体アイランド１８の表面に、付着およびエッチングされ
るか、あるいはＬＯＣＯＳ型の局所的酸化されることに
よって生成する。この絶縁体２５は、厚さおよそ２００
ナノメータである。
【００３４】図１８に示すように、この後、ｎ−ＭＯＳ
トランジスタのゲート酸化物の製造に用いられるアイラ
ンド１８の酸化処理２８が行われる。
【００３５】この後、各々のｎ−ＭＯＳトランジスタの
埋設電極の接点がなされる場所、特に絶縁体２５に隣接
する図１９の左側のアイランドエッジ１８ａにおいて、
それを除去するように、絶縁体２８はエッチングされる
。この工程は、図示されていないマスクを必要とし、ｎ
−ＭＯＳトランジスタの製造における一般的な技術的工
程に、１工程追加したものである。そして、多結晶シリ
コン層３０は、アイランド１８全体に付着される。
【００３６】そして、樹脂写真製版マスク３２ａが形成
され、この後埋設電極１７の電気接点が形成されること
になるアイランド１８のエッジ１８ａの部分を除いた集
積回路全体を覆う。このマスクを通して、ｐ＋型イオン
、特に２０ｋｅＶの電力と１０１６ａｔｍ／ｃｍ２の線
量によるホウ素イオンによる注入３９が施される。この
注入は、生成される各々の埋設ゲート１７の電気接点に
向かい合う多結晶シリコン層３０のｐ＋型ドープを確実
にする。
【００３７】この後、製造されるｎ−ＭＯＳトランジス
タの上部ゲートに直角をなす層３０のドープのために、
写真製版マスク３２ｂが形成される。このマスクのみが
、製造されるｎ−ＭＯＳトランジスタの上部ゲートに面
するすき間を有している。このドープは、図７に関して
述べたように、ｎ＋型イオンの注入３４によって行われ
る。
【００３８】図２１に示すように、この後、ｎ−ＭＯＳ
トランジスタの上部ゲート３３とトランジスタの埋設電
極１７の電気接点２９を同時に生成するように、シリコ
ン層３０のエッチングが行われる。層３０のドープされ
たゾーンのみ残存する。このエッチングは、上に述べた
ように実施される。
【００３９】この後、各々のアイランドにおけるエッチ
ングされたエッジは、それに対応する埋設電極１７の電
気接点２９によって覆われており、このエッジに、層３
０に対する注入３３の間注入されるｎ＋型イオンを散布
する目的で、９００℃による熱処理が行われる。アイラ
ンドにおいて散布されたゾーンは、標準物質３６を伴う
。
【００４０】そして、図２２に示すように、ｎチャネル
型トランジスタを製造するアイランドを除く集積回路全
体を覆うために、樹脂写真製版マスク３７が形成される
。このマスク３７、電気的接合点２９および注入マスク
として得られるトランジスタゲート３３の助けにより、
トランジスタのソース４２およびドレイン４４を形成す
るために、ｎ＋＋型イオンによる注入４１が行われる。 この注入４１は、特に３．１０１５ａｔｍ／ｃｍ２の線
量と５０ｋｅＶの電力によるヒ素あるいはリンのイオン
注入による。マスク４１の除去の後、注入後の熱焼きな
ましが行われ、図２２の構造が与えられる。
【００４１】この後、ｎ−ＭＯＳトランジスタのソース
、ドレイン、上部ゲートおよび埋設電極の接点に用いら
れる４８および４９のようなすき間が各々形成される絶
縁層４６の付着が行われる。このようにして、図２３と
図２５に示すような構造が得られる。前記層４６の付着
とそのエッチングは、図１０に関して述べたのと同様の
状態の下で実施される。
【００４２】この後、図１１に関して述べたように、全
構造の上に金属層が付着され、ソースとドレインの接点
５０を形成するためにエッチングされる。ｎ−ＭＯＳト
ランジスタの最終的な構造を図２４に示す。
【００４３】ここで述べたことは、シリコン・オン・イ
ンシュレータ技術に関するものであるが、全てのセミコ
ンダクタ・オン・インシュレータの方法、特にＧａＡｓ
・オン・シリコンの方法にも適用される。
【００４４】
【発明の効果】以上説明したように、この発明によれば
、第１の導電型を有する不純物の局所的導入によって得
られた半導体アイランド上部のソースおよびドレインと
、前記アイランド上のソースおよびドレインの間に位置
し、かつそれらから電気絶縁されたゲートと、前記アイ
ランドを支持する埋設電気絶縁層と、前記アイランドに
埋設され、前記絶縁層に接触する第１の導電型と異なる
第２の導電型を有した電極と、前記アイランドのエッジ
を覆う導電部材から前記アイランドのエッジの少なくと
も一部に拡散されて形成されたゾーンを有し、前記導電
部材は前記第２の導電型の不純物がドープされ、該第２
の導電型による拡散されたゾーンは、前記ソースおよび
ドレインから電気的に絶縁されると共に、前記埋設電極
の電気的接続を構成する、前記埋設電極と前記導電部材
の電気的接続を確保するものであり、一方、ソース、ド
レインおよびゲートの接点がお互いと電極の接点から電
気絶縁された、少なくとも１つの電界効果トランジスタ
を設けた。
【００４５】好都合なことに、ゲートと埋設電極の電気
接点は、同じようにして適切なエッチングを施し、導電
層をドープすることによって作ることができる。このよ
うに、半導体アイランドにおいてエッチングされたエッ
ジに不純物を散布することによって埋設された電極の接
続は、さらに技術段階を経る必要はない。したがって、
上部ゲートの製造にとって、導電層を付着させ、エッチ
ングする段階が必要である。上記トランジスタにおける
チャネルの摘みは、上部の埋設ゲートを磁化することに
より、チャネルに対して垂直に発生する。埋設電極は、
半導体と絶縁体の界面を覆うという利点がある。このこ
とは、適切な放射線反応を可能にするため、電離放射線
のもとにおいて重要となる。数個のトランジスタを有す
る回路にとって、埋設電極の形状を異ならしめる可能性
は、その回路が、各々が他と異なる独自の形状を有する
ことのできる異なる埋設電極間において、適切な電位の
応答を有することを確実にする。絶縁層は、窒化けい素
あるいは二酸化けい素のどちらでもよい。好都合なこと
に、それらは、単結晶シリコン基板に対して、各々窒素
あるいは酸素のイオン注入を１回またはそれ以上、高線
量により行うことによって得られる。しかし、これによ
ってシリコンアモルファスは生成されない。その後、一
方で、基板、特にイオン注入の際、絶縁層の上に形成さ
れた単結晶シリコン膜に、誤って生成されたものを修復
することを確実にするために、他方で、絶縁層の連続性
を確実にするために、焼きなましを行う。このＳＯＩ構
造の製造方法に関するより詳細な情報については、現出
願人の１９８７年６月１５日出願による、ＦＲ−Ａ−２
　　６１６　　５９０，を参照できる。しかしながら、
サファイアのように、絶縁体上における単結晶シリコン
膜のエピタクシ成長によって、ＳＯＩ構造を得ることも
可能である。あるいは、ガラスやシリカのように、アモ
ルファス基板上にアモルファスあるいは多結晶シリコン
層を付着させた後、シリコンを再結晶させることによっ
て、得ることも可能である。埋設絶縁層を用いることに
より、チャネルの下のトランジスタを電気試験すること
が可能となる。好都合なことに、半導体アイランドは、
より厚い半導体層がその上でエピタクシ成長された単結
晶膜によって構成されている。また、この膜とこの半導
体層は、エッチングされている。ＪＦＥＴトランジスタ
に対する埋設電極は、ＭＩＳトランジスタの場合と異な
り、正真正銘の埋設電極である。後者の場合、エピタク
シ成長された半導体層に直接接触する埋設電極は、各々
のトランジスタに対して独立して位置することができる
。それは、ＪＦＥＴトランジスタの場合と異なり、エピ
タクシ成長された層と同じ導電型であるので、埋設ゲー
トにたとえることはできない。この埋設ゲートは、従来
のＭＩＳトランジスタには存在しない。２つの電界効果
トランジスタを有する集積回路にとって、これら２つの
トランジスタ間における電気絶縁は、２つのアイランド
を隔てるすき間によって得られる。そして、このすき間
は、ＬＯＣＯＳ型の局所的酸化の助けがなくても、同じ
半導体材料をその厚さ全体に渡ってエッチングすること
により得られる。このように、この種の絶縁を組み合わ
せて、問題を取り除いている。
【００４６】また、この発明による方法は、少なくとも
１つの電界効果トランジスタを含み 、ａ）　　半導体基板に埋設された電気絶縁層の生成す
る工程 ｂ）　　前記絶縁層に接触する埋設導電層を形成するた
めに、第１の導電型を有する不純物によって、前記絶縁
層により支持された半導体素材をドープする工程ｃ）　
　半導体アイランドを形成するために、前記絶縁層によ
り支持された前記半導体素材を、終わりに達するまでエ
ッチングする工程 ｄ）　　トランジスタにおけるソース、ドレインおよび
ゲートの各ゾーンの電気絶縁を行う工程 ｅ）　　前記半導体アイランドの上部に、第１の導電型
と異なる第２の導電型を有する不純物を局所的に導入す
ることによって、ソースとドレインを生成する工程ｆ）
　　ソースとドレインの間に、前記アイランド上のトラ
ンジスタのゲートとゲート接点を生成する工程ｇ）　　
前記半導体アイランドの少なくとも１つのエッジに、前
記第１の導電型を有する不純物によりドープされた導電
体を生成する工程 ｈ）　　アイランドのエッジにドープされた前記導電体
の不純物を拡散させるために、また、このようにして、
ソースとドレインから絶縁され、前記導電体により確保
された埋設導電層上に電気接点を形成するように、前記
工程ｇ）において得られる構造を熱処理する工程ｉ）　
　お互いおよび電極とゲートの電気接点から電気絶縁さ
れたトランジスタのソースとドレインとの電気接点を生
成する工程という工程により構成される。
【００４７】導電部材のドープによって、好都合なこと
に、以下に述べる導電部材の付着が可能となる。しかし
ながら、ドープされた形状に導電部材を直接付着させる
ことは可能である。この発明による方法は、従来のマイ
クロエレクトロニクス技術を用い、かつ現在使用されて
いる生産設備を変更する必要がないという利点がある。 さらに、この方法における各々の工程は、同一基板上に
おいてＭＩＳトランジスタあるいはＪＦＥＴトランジス
タをうまく作り込み、決定的なものではなく、併用可能
性を有する。この場合、ｎ型のドレインとソースのトラ
ンジスタ向けのアイランドを覆うことによる構造全体に
対するｎ型ドープの結果、ｐ型のドレインとソースを有
するＭＩＳトランジスタあるいはＪＦＥＴトランジスタ
を製造するためのアイランドのエッジにおける導電部材
のｎ型ドープになる。また、ｐ型のドレインとソースの
トランジスタ向けのアイランドを覆うことによる構造全
体に対するｐ型ドープの結果、ｎ型のソースとドレイン
を有するトランジスタを製造するためのアイランドのエ
ッジにおける導電部材のｐ型ドープになる。このような
ドープされる材料の付着が後に続く無償のドープは、ガ
ラスでは不可能であり、後者のドープは付着の間ただ実
行できるだけである。好都合なことに、半導体層は、半
導体膜の上にエピタクシ成長される。そして、エピタク
シ成長された層と、半導体膜における埋設導電層に、ド
レインとソースが形成される。半導体層は、低温で、か
つ限界の厚さまでエピタクシ成長によって形成される。 すなわち、シリコンの融解温度より低い温度で、かつ５
００から２０００ナノメータの厚さまでエピタクシ成長
される。
【００４８】この回路は、絶縁体上の半導体、特にシリ
コン・オン・インシュレータ技術におけるあらゆる利点
を有している。その製造方法は、いまだ一般的なマイク
ロエレクトロニクス技術を用いている従来技術における
製造方法よりはるかに簡単である。さらに、トランジス
タチャネルの下のみに、ソースとチャネルの下のみに、
あるいは、絶縁体の表面全体にＪＦＥＴの埋設ゲートを
製造することができる。そして、適切な電位の応答を与
える一方で、回路を異なる応用に適合させることができ
る。
【図面の簡単な説明】
【図１】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図２】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図３】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図４】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図５】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図６】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図７】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図８】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図９】この発明に関するＪＦＥＴ集積回路の製造工程
を図によって示したものであり、縦方向の断面図である
。
【図１０】この発明に関するＪＦＥＴ集積回路の製造工
程を図によって示したものであり、縦方向の断面図であ
る。
【図１１】この発明に関するＪＦＥＴ集積回路の製造工
程を図によって示したものであり、縦方向の断面図であ
る。
【図１２】図１０の平面図である。
【図１３】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１４】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１５】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１６】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１７】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１８】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図１９】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２０】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２１】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２２】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２３】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２４】この発明に関するＭＯＳトランジスタ集積回
路の製造工程を図によって示したものであり、縦方向の
断面図である。
【図２５】図２３の平面図である。
【符号の説明】
２　　単結晶シリコン基板 ４，４６　　電気絶縁層 ６　　単結晶シリコン膜 ８，１１，１９，２０，２６，３２，３７，３８，３９
　　マスク １０，１３，２１，２７，４８，４９　　すき間１２，
３１，３３，３５　　ゲート １４　　矢印 １５，２２，２３，３４，４０，４１　　注入１６　　
単結晶シリコン層 １７　　電極 １８　　アイランド ２４，２５　　絶縁体 ２８　　酸化ケイ素層 ２９，５０　　接点 ３０　　多結晶シリコン層 ３６　　標準物質 ４２　　ソース ４４　　ドレイン

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】　　第１の導電型を有する不純物の局所的
    導入によって得られた半導体アイランド上部のソースお
    よびドレインと、前記アイランド上のソースおよびドレ
    インの間に位置し、かつそれらから電気絶縁されたゲー
    トと、前記アイランドを支持する埋設電気絶縁層と、前
    記アイランドに埋設され、前記絶縁層に接触する第１の
    導電型と異なる第２の導電型を有した電極と、前記アイ
    ランドのエッジを覆う導電部材から前記アイランドのエ
    ッジの少なくとも一部に拡散されて形成されたゾーンを
    有し、前記導電部材は前記第２の導電型の不純物がドー
    プされ、該第２の導電型による拡散されたゾーンは、前
    記ソースおよびドレインから電気的に絶縁されると共に
    、前記埋設電極の電気的接続を構成する、前記埋設電極
    と前記導電部材の電気的接続を確保するものであり、一
    方、ソース、ドレインおよびゲートの接点がお互いと電
    極の接点から電気絶縁された、少なくとも１つの電界効
    果トランジスタを具備することを特徴とする集積回路。
  2. 【請求項２】　　前記埋設電極の電気接点およびゲート
    は、同じく適切にエッチングされてドープされた導電層
    によって構成されることを特徴とする請求項１の集積回
    路。
  3. 【請求項３】　　導電部材は、ドープされた多結晶シリ
    コンであることを特徴とする請求項１あるいは請求項２
    の集積回路。
  4. 【請求項４】　　アイランドが単結晶シリコンとシリコ
    ン窒化物あるいはシリコン酸化物の絶縁層とからなるこ
    とを特徴とする請求項１の集積回路。
  5. 【請求項５】　　前記半導体アイランドは、その上部に
    厚い半導体層がエピタクシ成長された単結晶膜から構成
    され、前記単結晶膜および半導体層はエッチングされて
    いることを特徴とする請求項１の集積回路。
  6. 【請求項６】　　電気的に絶縁された少なくとも２つの
    電界効果トランジスタを有する集積回路であって、各ト
    ランジスタはその全体の厚さを越える半導体アイランド
    を有し、２個の半導体アイランドのエッジ間の距離によ
    り、電気的絶縁が確保されていることを特徴とする請求
    項１の集積回路。
  7. 【請求項７】　　前記トランジスタが接合型トランジス
    タ（ＪＦＥＴ）あるいは絶縁ゲートトランジスタ（ＭＩ
    Ｓ）であることを特徴とする請求項１の集積回路。
  8. 【請求項８】　　以下の工程から構成される、少なくと
    も１つの電界効果トランジスタを有する集積回路を製造
    する方法。 ａ）　　半導体基板に埋設された電気絶縁層の生成する
    工程 ｂ）　　前記絶縁層に接触する埋設導電層を形成するた
    めに、第１の導電型を有する不純物によって、前記絶縁
    層により支持された半導体素材をドープする工程ｃ）　
    　半導体アイランドを形成するために、前記絶縁層によ
    り支持された前記半導体素材を、終わりに達するまでエ
    ッチングする工程 ｄ）　　トランジスタにおけるソース、ドレインおよび
    ゲートの各ゾーンの電気絶縁を行う工程 ｅ）　　前記半導体アイランドの上部に、第１の導電型
    と異なる第２の導電型を有する不純物を局所的に導入す
    ることによって、ソースとドレインを生成する工程ｆ）
    　　ソースとドレインの間に、前記アイランド上のトラ
    ンジスタのゲートとゲート接点を生成する工程ｇ）　　
    前記半導体アイランドの少なくとも１つのエッジに、前
    記第１の導電型を有する不純物によりドープされた導電
    体を生成する工程 ｈ）　　アイランドのエッジにドープされた前記導電体
    の不純物を拡散させるために、また、このようにして、
    ソースとドレインから絶縁され、前記導電体により確保
    された埋設導電層上に電気接点を形成するように、前記
    工程ｇ）において得られる構造を熱処理する工程ｉ）　
    　お互いおよび電極とゲートの電気接点から電気絶縁さ
    れたトランジスタのソースとドレインとの電気接点を生
    成する工程
  9. 【請求項９】　　単結晶半導体膜が上に載った埋設絶縁
    層を形成するように、単結晶半導体基板に酸素イオンあ
    るいは窒素イオンを注入し、同様に熱焼きなましをする
    工程ａ）を特徴をする請求項８の方法。
  10. 【請求項１０】　　半導体膜上に半導体層がエピタクシ
    成長され、その後ソースとドレインが半導体膜中のエピ
    タクシ成長された層と導電層との中に生成されることを
    特徴をする請求項９の方法。
  11. 【請求項１１】　　集積回路上にドープされた素材を付
    着させ、その後要求される型を得るためにエッチングす
    ることにより、ドープされた導電体に前記工程ｆ）とｇ
    ）が同時に実施されることを特徴をする請求項８の方法
    。
  12. 【請求項１２】　　ドープされた導電体がドープされた
    多結晶シリコンであることを特徴をする請求項８の方法
    。
  13. 【請求項１３】　　アイランドが単結晶シリコンとシリ
    コン窒化物あるいはシリコン酸化物の絶縁層とによって
    成ることを特徴をする請求項８の方法。
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