JPH10163496A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JPH10163496A JPH10163496A JP31585296A JP31585296A JPH10163496A JP H10163496 A JPH10163496 A JP H10163496A JP 31585296 A JP31585296 A JP 31585296A JP 31585296 A JP31585296 A JP 31585296A JP H10163496 A JPH10163496 A JP H10163496A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor layer
- insulating layer
- conductivity type
- region
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thin Film Transistor (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 ＳＯＩ基板上に形成した素子を高耐圧化する
ことのできる半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板の半導体層３の表面に露出す
るように半導体層３内に、ｐ型ウェル領域４及びｎ＋型
ドレイン領域５が離間して形成され、ｐ型ウェル領域４
に内包され、かつ、半導体層３の表面に露出するように
半導体層３内にｎ＋型ソース領域６が形成されている。
また、ｎ＋型ソース領域６に接するように、ｐ型ウェル
領域４内にｐ型ウェルコンタクト領域７が形成されてい
る。そして、ｐ型ウェル領域４とｎ＋型ドレイン領域５
との間のドリフト領域下部の埋込絶縁膜２において、横
方向に線形な厚み分布を持たせている。
ことのできる半導体装置及びその製造方法を提供する。 【解決手段】 ＳＯＩ基板の半導体層３の表面に露出す
るように半導体層３内に、ｐ型ウェル領域４及びｎ＋型
ドレイン領域５が離間して形成され、ｐ型ウェル領域４
に内包され、かつ、半導体層３の表面に露出するように
半導体層３内にｎ＋型ソース領域６が形成されている。
また、ｎ＋型ソース領域６に接するように、ｐ型ウェル
領域４内にｐ型ウェルコンタクト領域７が形成されてい
る。そして、ｐ型ウェル領域４とｎ＋型ドレイン領域５
との間のドリフト領域下部の埋込絶縁膜２において、横
方向に線形な厚み分布を持たせている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関するものであり、特に、ＳＯＩ構造を利
用した半導体装置及びその製造方法に関する。
の製造方法に関するものであり、特に、ＳＯＩ構造を利
用した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来より、半導体装置の素子分離技術と
して、拡散分離技術及び誘電体（絶縁体）分離技術が知
られているが、絶縁体分離技術は素子（デバイス）が絶
縁体で完全分離されるため、拡散分離技術と比べて絶縁
性が高く、寄生容量が小さい等の利点を有する。このた
め、絶縁体分離技術によって素子間分離を行う誘電体分
離型の半導体装置は高耐圧・大容量のパワーデバイスと
して利用されている。
して、拡散分離技術及び誘電体（絶縁体）分離技術が知
られているが、絶縁体分離技術は素子（デバイス）が絶
縁体で完全分離されるため、拡散分離技術と比べて絶縁
性が高く、寄生容量が小さい等の利点を有する。このた
め、絶縁体分離技術によって素子間分離を行う誘電体分
離型の半導体装置は高耐圧・大容量のパワーデバイスと
して利用されている。
【０００３】このような半導体装置として、支持体シリ
コン基板上に酸化膜より成る絶縁膜を介して活性シリコ
ン層が設けられて構成されたＳＯＩ（Silicon on Ins
ulating）基板を用いたＬＤＭＯＳＦＥＴ（Lateral Do
uble Diffused MOSFET）やＩＧＢＴ（Insulated Gat
e Bipolar Transistor）等のパワーデバイスが注目さ
れている。
コン基板上に酸化膜より成る絶縁膜を介して活性シリコ
ン層が設けられて構成されたＳＯＩ（Silicon on Ins
ulating）基板を用いたＬＤＭＯＳＦＥＴ（Lateral Do
uble Diffused MOSFET）やＩＧＢＴ（Insulated Gat
e Bipolar Transistor）等のパワーデバイスが注目さ
れている。
【０００４】ＳＯＩ基板の製造方法として幾つか考えら
れているが、近年商用化されているのは、ＳＩＭＯＸ
（Separation by Implanted Oxygen）と張り合わせ
ＳＯＩ（ＢＥ−ＳＯＩ：Bonded and Etched ＳＯ
Ｉ）である。ＳＩＭＯＸは、単結晶シリコン基板に１×
１０17〜１０18／ｃｍ3程度の酸素イオンを注入し、そ
の後アニールすることによって単結晶シリコン基板中に
埋込酸化膜を形成することによりＳＯＩ構造を形成する
方法であり、張り合わせＳＯＩは、２枚の単結晶シリコ
ン基板の一方、若しくは両方の一主表面に熱酸化膜を形
成し、熱酸化膜が介在するように２枚の単結晶シリコン
基板を張り合わせた後、一方の単結晶シリコン基板を研
磨，薄膜化してＳＯＩ構造を形成する方法である。
れているが、近年商用化されているのは、ＳＩＭＯＸ
（Separation by Implanted Oxygen）と張り合わせ
ＳＯＩ（ＢＥ−ＳＯＩ：Bonded and Etched ＳＯ
Ｉ）である。ＳＩＭＯＸは、単結晶シリコン基板に１×
１０17〜１０18／ｃｍ3程度の酸素イオンを注入し、そ
の後アニールすることによって単結晶シリコン基板中に
埋込酸化膜を形成することによりＳＯＩ構造を形成する
方法であり、張り合わせＳＯＩは、２枚の単結晶シリコ
ン基板の一方、若しくは両方の一主表面に熱酸化膜を形
成し、熱酸化膜が介在するように２枚の単結晶シリコン
基板を張り合わせた後、一方の単結晶シリコン基板を研
磨，薄膜化してＳＯＩ構造を形成する方法である。
【０００５】ＳＩＭＯＸにより形成されたＳＯＩ基板
は、その製法上、埋込酸化膜上のシリコン層（以下、半
導体層）の厚みが０．０１〜０．５μｍ、埋込酸化膜の
厚みが０．０１〜０．５μｍと非常に薄く、半導体層に
素子を形成した場合、横方向の素子分離工程が容易であ
り、更に、高速性や短チャネル効果の抑制等の特性向上
を図れるため注目されている。
は、その製法上、埋込酸化膜上のシリコン層（以下、半
導体層）の厚みが０．０１〜０．５μｍ、埋込酸化膜の
厚みが０．０１〜０．５μｍと非常に薄く、半導体層に
素子を形成した場合、横方向の素子分離工程が容易であ
り、更に、高速性や短チャネル効果の抑制等の特性向上
を図れるため注目されている。
【０００６】図４は、従来例に係るＳＯＩ−ＬＤＭＯＳ
ＦＥＴを示す略断面図である。従来のｎチャネルＳＯＩ
−ＬＤＭＯＳＦＥＴは、厚みが約５００μｍの半導体基
板としてのｎ型単結晶シリコン基板１と、ｎ型単結晶シ
リコン基板１上に厚みが約０．５μｍの絶縁層としての
埋込酸化膜２を介して形成された厚みが約０．３μｍの
ｎ型の半導体層３とが一体的に構成され、ＳＯＩ基板を
構成している。
ＦＥＴを示す略断面図である。従来のｎチャネルＳＯＩ
−ＬＤＭＯＳＦＥＴは、厚みが約５００μｍの半導体基
板としてのｎ型単結晶シリコン基板１と、ｎ型単結晶シ
リコン基板１上に厚みが約０．５μｍの絶縁層としての
埋込酸化膜２を介して形成された厚みが約０．３μｍの
ｎ型の半導体層３とが一体的に構成され、ＳＯＩ基板を
構成している。
【０００７】そして、ＳＯＩ基板における半導体層３の
表面に露出するように半導体層３内に、ボロン（Ｂ）等
のｐ型不純物濃度が３×１０17／ｃｍ3程度のｐ型ウェ
ル領域４と、リン（Ｐ）等のｎ型不純物濃度が１×１０
20／ｃｍ3程度のｎ＋型ドレイン領域５とが離間して形
成され、ｐ型ウェル領域４に内包され、かつ、半導体層
３の表面に露出するように半導体層３内にリン（Ｐ）等
のｎ型不純物濃度が１×１０20／ｃｍ3程度のｎ＋型ソ
ース領域６が形成され、ｐ型ウェル領域４内におけるｎ
＋型ソース領域６に隣接する箇所には不純物濃度が１×
１０20／ｃｍ3程度のｐ型ウェルコンタクト領域７が形
成されている。
表面に露出するように半導体層３内に、ボロン（Ｂ）等
のｐ型不純物濃度が３×１０17／ｃｍ3程度のｐ型ウェ
ル領域４と、リン（Ｐ）等のｎ型不純物濃度が１×１０
20／ｃｍ3程度のｎ＋型ドレイン領域５とが離間して形
成され、ｐ型ウェル領域４に内包され、かつ、半導体層
３の表面に露出するように半導体層３内にリン（Ｐ）等
のｎ型不純物濃度が１×１０20／ｃｍ3程度のｎ＋型ソ
ース領域６が形成され、ｐ型ウェル領域４内におけるｎ
＋型ソース領域６に隣接する箇所には不純物濃度が１×
１０20／ｃｍ3程度のｐ型ウェルコンタクト領域７が形
成されている。
【０００８】また、半導体層３の表面におけるｎ＋型ド
レイン領域５とｎ＋型ソース領域６との間に介在するｐ
型ウェル領域４上には、シリコン酸化膜８を介してポリ
シリコン等から成る絶縁ゲート９が形成されている。
レイン領域５とｎ＋型ソース領域６との間に介在するｐ
型ウェル領域４上には、シリコン酸化膜８を介してポリ
シリコン等から成る絶縁ゲート９が形成されている。
【０００９】そして、絶縁ゲート９に電気的に接続され
るようにアルミニウム（Ａｌ）等から成るゲート電極１
０が形成され、ｎ＋型ドレイン領域５と電気的に接続さ
れるようにアルミニウム等から成るドレイン電極１１が
形成され、ｎ＋型ソース領域６及びｐ型ウェルコンタク
ト領域７と電気的に接続されるようにアルミニウム等か
ら成るソース電極１２が形成されている。
るようにアルミニウム（Ａｌ）等から成るゲート電極１
０が形成され、ｎ＋型ドレイン領域５と電気的に接続さ
れるようにアルミニウム等から成るドレイン電極１１が
形成され、ｎ＋型ソース領域６及びｐ型ウェルコンタク
ト領域７と電気的に接続されるようにアルミニウム等か
ら成るソース電極１２が形成されている。
【００１０】ここで、素子の高耐圧化を図るため、半導
体層３の不純物濃度は、ＲＥＳＵＲＦ（Reduced SURfa
ce Field）条件と呼ばれる１×１０17／ｃｍ3程度に調
整されている。これは、ｎチャネルＳＯＩ−ＬＤＭＯＳ
ＦＥＴのオフ状態でのドレイン・ソース間電圧（耐圧）
は、半導体層３の不純物濃度及び膜厚、埋込酸化膜２の
膜厚とで決定されるためである。つまり、オフ状態で
は、ドレイン電圧に依存してｐ型ウェル領域４からｎ＋
型ドレイン領域５の方向へ空乏層が拡がるが、半導体層
３の不純物濃度及び厚さ，埋込酸化膜２の厚さを最適化
することにより、前記空乏層の拡がりや電界分布を最適
化でき、高い耐圧を得ることができる。
体層３の不純物濃度は、ＲＥＳＵＲＦ（Reduced SURfa
ce Field）条件と呼ばれる１×１０17／ｃｍ3程度に調
整されている。これは、ｎチャネルＳＯＩ−ＬＤＭＯＳ
ＦＥＴのオフ状態でのドレイン・ソース間電圧（耐圧）
は、半導体層３の不純物濃度及び膜厚、埋込酸化膜２の
膜厚とで決定されるためである。つまり、オフ状態で
は、ドレイン電圧に依存してｐ型ウェル領域４からｎ＋
型ドレイン領域５の方向へ空乏層が拡がるが、半導体層
３の不純物濃度及び厚さ，埋込酸化膜２の厚さを最適化
することにより、前記空乏層の拡がりや電界分布を最適
化でき、高い耐圧を得ることができる。
【００１１】
【発明が解決しようとする課題】ところが、上述のＳＯ
Ｉ基板を用いた従来のｎチャネルＳＯＩ−ＬＤＭＯＳに
おいては、ｐ型ウェル領域４とｎ＋型ドレイン領域５と
の間での電位分布が均一に成らず、ｐ型ウェル領域４の
端部に電界が集中するため、高耐圧化が困難であり、例
えば図４に示すＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、
約１００Ｖ程度の耐圧しか得ることができないという問
題があった。
Ｉ基板を用いた従来のｎチャネルＳＯＩ−ＬＤＭＯＳに
おいては、ｐ型ウェル領域４とｎ＋型ドレイン領域５と
の間での電位分布が均一に成らず、ｐ型ウェル領域４の
端部に電界が集中するため、高耐圧化が困難であり、例
えば図４に示すＳＯＩ−ＬＤＭＯＳＦＥＴにおいては、
約１００Ｖ程度の耐圧しか得ることができないという問
題があった。
【００１２】また、耐圧は埋込酸化膜２を厚くするにつ
れて上昇するが、半導体層３の不純物濃度の最適値は小
さくなり、これはＳＯＩ−ＬＤＭＯＳＦＥＴのオン抵抗
の増加をもたらすという問題があった。
れて上昇するが、半導体層３の不純物濃度の最適値は小
さくなり、これはＳＯＩ−ＬＤＭＯＳＦＥＴのオン抵抗
の増加をもたらすという問題があった。
【００１３】上記問題を解決する方法が、”電子デバイ
ス・半導体電力変換合同研究会”，Oct. 7，p.57〜65
（1993）に示されている。図５は、従来例に係るＳＯＩ
−ＬＤＭＯＳＦＥＴを示す略断面図である。図５に示す
ＳＯＩ−ＬＤＭＯＳＦＥＴは、図４に示すＳＯＩ−ＬＤ
ＭＯＳＦＥＴの埋込酸化膜２の厚みを階段状に変化させ
た構成であり、図５においては埋込酸化膜２は２段階に
構成されており、約１．０μｍの厚みの埋込酸化膜２ａ
と約３．０μｍの厚みの埋込酸化膜２ｂとで構成され、
埋込酸化膜２ｂはｎ＋型ドレイン領域５の下部近傍に配
置されている。また、ｐ型ウェル領域４の不純物濃度は
１×１０17／ｃｍ3程度に調整され、半導体層３の不純
物濃度は２．５×１０16／ｃｍ3程度に調整されてい
る。
ス・半導体電力変換合同研究会”，Oct. 7，p.57〜65
（1993）に示されている。図５は、従来例に係るＳＯＩ
−ＬＤＭＯＳＦＥＴを示す略断面図である。図５に示す
ＳＯＩ−ＬＤＭＯＳＦＥＴは、図４に示すＳＯＩ−ＬＤ
ＭＯＳＦＥＴの埋込酸化膜２の厚みを階段状に変化させ
た構成であり、図５においては埋込酸化膜２は２段階に
構成されており、約１．０μｍの厚みの埋込酸化膜２ａ
と約３．０μｍの厚みの埋込酸化膜２ｂとで構成され、
埋込酸化膜２ｂはｎ＋型ドレイン領域５の下部近傍に配
置されている。また、ｐ型ウェル領域４の不純物濃度は
１×１０17／ｃｍ3程度に調整され、半導体層３の不純
物濃度は２．５×１０16／ｃｍ3程度に調整されてい
る。
【００１４】上述のＳＯＩ−ＬＤＭＯＳＦＥＴでは、耐
圧は埋込酸化膜２ｂの部分により決定され、半導体層３
の不純物濃度の最適値は埋込酸化膜２ａの部分により決
定されるため、高耐圧で、かつ、低オン抵抗特性が実現
できる。
圧は埋込酸化膜２ｂの部分により決定され、半導体層３
の不純物濃度の最適値は埋込酸化膜２ａの部分により決
定されるため、高耐圧で、かつ、低オン抵抗特性が実現
できる。
【００１５】しかし、図５に示すＳＯＩ−ＬＤＭＯＳＦ
ＥＴにおいては、埋め込み酸化膜２の厚みが埋込酸化膜
２ａ，２ｂにより階段状に変化するため、その段差部分
（エッジ部分）での電界緩和が困難であり、理想的な素
子耐圧が得られないという問題があった。
ＥＴにおいては、埋め込み酸化膜２の厚みが埋込酸化膜
２ａ，２ｂにより階段状に変化するため、その段差部分
（エッジ部分）での電界緩和が困難であり、理想的な素
子耐圧が得られないという問題があった。
【００１６】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、ＳＯＩ基板上に形成
した素子を高耐圧化することのできる半導体装置及びそ
の製造方法を提供することにある。
であり、その目的とするところは、ＳＯＩ基板上に形成
した素子を高耐圧化することのできる半導体装置及びそ
の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】請求項１記載の発明は、
半導体基板と該半導体基板上に形成された絶縁層と該絶
縁層上に形成された第一導電型半導体層とから成るＳＯ
Ｉ基板と、該第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に形成された第二導電型ウ
ェル領域と、該第二導電型ウェル領域に内包され、か
つ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された高濃度
第一導電型ドレイン領域と、前記高濃度第一導電型ソー
ス領域と前記高濃度第一導電型ドレイン領域との間に介
在し、前記第一導電型半導体層の表面に露出している前
記第二導電型ウェル領域上に酸化膜を介して形成された
ゲート電極とを有して成る半導体装置において、前記絶
縁層が前記第二導電型ウェル領域と前記高濃度第一導電
型ドレイン領域との間で横方向に厚み分布を持って形成
されて成ることを特徴とするものである。
半導体基板と該半導体基板上に形成された絶縁層と該絶
縁層上に形成された第一導電型半導体層とから成るＳＯ
Ｉ基板と、該第一導電型半導体層の表面に露出するよう
に前記第一導電型半導体層内に形成された第二導電型ウ
ェル領域と、該第二導電型ウェル領域に内包され、か
つ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層の表面に露出す
るように前記第一導電型半導体層内に形成された高濃度
第一導電型ドレイン領域と、前記高濃度第一導電型ソー
ス領域と前記高濃度第一導電型ドレイン領域との間に介
在し、前記第一導電型半導体層の表面に露出している前
記第二導電型ウェル領域上に酸化膜を介して形成された
ゲート電極とを有して成る半導体装置において、前記絶
縁層が前記第二導電型ウェル領域と前記高濃度第一導電
型ドレイン領域との間で横方向に厚み分布を持って形成
されて成ることを特徴とするものである。
【００１８】請求項２記載の発明は、請求項１記載の半
導体装置において、前記絶縁層の厚み分布が線形的に形
成され、かつ、前記高濃度第一導電型ドレイン領域に向
かって厚みが増すように形成されて成ることを特徴とす
るものである。
導体装置において、前記絶縁層の厚み分布が線形的に形
成され、かつ、前記高濃度第一導電型ドレイン領域に向
かって厚みが増すように形成されて成ることを特徴とす
るものである。
【００１９】請求項３記載の発明は、半導体基板と該半
導体基板上に形成された第一絶縁層と該第一絶縁層上に
形成された第一導電型半導体層とから成るＳＯＩ基板の
前記第一導電型半導体層上に酸化膜を形成し、該酸化膜
上に前記半導体基板の略中心から外周に向かって開口幅
が減少するような開口部を複数有するマスクを形成し、
該マスクの開口部から酸素イオンをイオン注入して前記
第一絶縁層下部の前記半導体基板に異なった幅の酸素イ
オンドープ領域を形成し、前記マスクを除去して熱処理
を行うことにより、前記酸素イオンドープ領域が形成さ
れた箇所の半導体基板を第二絶縁層に変化させて、前記
第一絶縁層及び第二絶縁層により横方向に厚み分布を持
たせたことを特徴とするものである。
導体基板上に形成された第一絶縁層と該第一絶縁層上に
形成された第一導電型半導体層とから成るＳＯＩ基板の
前記第一導電型半導体層上に酸化膜を形成し、該酸化膜
上に前記半導体基板の略中心から外周に向かって開口幅
が減少するような開口部を複数有するマスクを形成し、
該マスクの開口部から酸素イオンをイオン注入して前記
第一絶縁層下部の前記半導体基板に異なった幅の酸素イ
オンドープ領域を形成し、前記マスクを除去して熱処理
を行うことにより、前記酸素イオンドープ領域が形成さ
れた箇所の半導体基板を第二絶縁層に変化させて、前記
第一絶縁層及び第二絶縁層により横方向に厚み分布を持
たせたことを特徴とするものである。
【００２０】
【発明の実施の形態】以下、本発明の一実施形態につい
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ−ＬＤＭＯＳＦＥＴを示す略断面図であ
る。なお、本実施形態においては、高耐圧ＬＤＭＯＳＦ
ＥＴについて説明するが、本発明は同様の原理で、ＬＩ
ＧＢＴ（Lateral Insulated Gate Bipolar Transis
tor）のような他の高耐圧デバイス及び高耐圧デバイス
を内在する高耐圧ＩＣに適用することができる。また、
本実施形態においては、第一導電型がｎ型、第二導電型
がｐ型の場合について説明するが、第一導電型がｐ型、
第二導電型がｎ型の場合においても適用できる。
て図面に基づき説明する。図１は、本発明の一実施形態
に係るＳＯＩ−ＬＤＭＯＳＦＥＴを示す略断面図であ
る。なお、本実施形態においては、高耐圧ＬＤＭＯＳＦ
ＥＴについて説明するが、本発明は同様の原理で、ＬＩ
ＧＢＴ（Lateral Insulated Gate Bipolar Transis
tor）のような他の高耐圧デバイス及び高耐圧デバイス
を内在する高耐圧ＩＣに適用することができる。また、
本実施形態においては、第一導電型がｎ型、第二導電型
がｐ型の場合について説明するが、第一導電型がｐ型、
第二導電型がｎ型の場合においても適用できる。
【００２１】本実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥ
Ｔは、従来例として図４に示すＳＯＩ−ＭＯＳＦＥＴの
埋込酸化膜２を横方向において部分的に線形な厚み分布
を持たせた構成である。
Ｔは、従来例として図４に示すＳＯＩ−ＭＯＳＦＥＴの
埋込酸化膜２を横方向において部分的に線形な厚み分布
を持たせた構成である。
【００２２】埋込酸化膜２は、ｐ型ウェル領域４の端部
（Ａ点）からｎ＋型ドレイン領域５の端部（Ｂ点）まで
線形な厚み分布を有しており、その厚み分布は以下の関
係式に従う。 Ｔ（Ｘ）＝Ｔmin＋（Ｘ／Ｌ）×（Ｔmax−Ｔmin） ここで、Ｔ（Ｘ）はｐ型ウェル領域４の端部（Ａ点）か
らｎ＋型ドレイン領域５の方向への距離Ｘの地点におけ
る埋込酸化膜２の厚みであり、Ｔminは埋込酸化膜２の
最小厚みであり、Ｔmaxは埋込酸化膜２の最大厚みであ
り、Ｌは線形な厚み分布領域の長さである。
（Ａ点）からｎ＋型ドレイン領域５の端部（Ｂ点）まで
線形な厚み分布を有しており、その厚み分布は以下の関
係式に従う。 Ｔ（Ｘ）＝Ｔmin＋（Ｘ／Ｌ）×（Ｔmax−Ｔmin） ここで、Ｔ（Ｘ）はｐ型ウェル領域４の端部（Ａ点）か
らｎ＋型ドレイン領域５の方向への距離Ｘの地点におけ
る埋込酸化膜２の厚みであり、Ｔminは埋込酸化膜２の
最小厚みであり、Ｔmaxは埋込酸化膜２の最大厚みであ
り、Ｌは線形な厚み分布領域の長さである。
【００２３】なお、本実施形態においては、Ｔminは約
０．０１〜０．１μｍであり、Ｔmaxは約０．１〜１μ
ｍである。また、本実施形態においては、半導体層３，
ｐ型ウェル領域４，ｎ＋型ドレイン領域５，ｎ＋型ソー
ス領域及びｐ型ウェルコンタクト領域７の不純物濃度
は、それぞれ２×１０17／ｃｍ3，３×１０17／ｃｍ3，
１×１０20／ｃｍ3及び１×１０20／ｃｍ3程度に調整さ
れ、アルミニウム等から成るゲート電極１０，ドレイン
電極１１及びソース電極１２は、約１μｍの厚みを有す
る。
０．０１〜０．１μｍであり、Ｔmaxは約０．１〜１μ
ｍである。また、本実施形態においては、半導体層３，
ｐ型ウェル領域４，ｎ＋型ドレイン領域５，ｎ＋型ソー
ス領域及びｐ型ウェルコンタクト領域７の不純物濃度
は、それぞれ２×１０17／ｃｍ3，３×１０17／ｃｍ3，
１×１０20／ｃｍ3及び１×１０20／ｃｍ3程度に調整さ
れ、アルミニウム等から成るゲート電極１０，ドレイン
電極１１及びソース電極１２は、約１μｍの厚みを有す
る。
【００２４】上述の線形な厚み分布を有する埋込酸化膜
２が、素子の高耐圧化に寄与し、約２００〜４５０Ｖの
高耐圧が得られる。
２が、素子の高耐圧化に寄与し、約２００〜４５０Ｖの
高耐圧が得られる。
【００２５】以下、本実施形態に係るＳＯＩ−ＬＤＭＯ
ＳＦＥＴの製造工程について図面に基づき説明する。図
２は、本実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの製
造工程の前段を示す略断面図であり、図３は、本実施形
態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの製造工程の後段を
示す略断面図である。先ず、厚みが約５００μｍのｎ型
単結晶シリコン基板１上に、厚みが約０．０１μｍのシ
リコン酸化膜等から成る埋込酸化膜１３を介して厚みが
約０．１μｍの半導体層３が形成されたＳＯＩ基板を用
意する（図２（ａ））。
ＳＦＥＴの製造工程について図面に基づき説明する。図
２は、本実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの製
造工程の前段を示す略断面図であり、図３は、本実施形
態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの製造工程の後段を
示す略断面図である。先ず、厚みが約５００μｍのｎ型
単結晶シリコン基板１上に、厚みが約０．０１μｍのシ
リコン酸化膜等から成る埋込酸化膜１３を介して厚みが
約０．１μｍの半導体層３が形成されたＳＯＩ基板を用
意する（図２（ａ））。
【００２６】次に、９００℃，約２０分のパイロジェニ
ック（Pyrogenic）酸化を行うことにより、半導体層３
上に約０．０６μｍの保護用のシリコン酸化膜１４を形
成する。そして、シリコン酸化膜１４上にマスクとして
のフォトレジスト１５を塗布し、露光，現像を行うこと
によりｎ＋型ドレイン領域５の形成箇所から外周に向か
うにしたがって開口寸法が減少するような開口部１５ａ
を形成し、開口部１５ａが形成されたフォトレジスト１
５をマスクとして酸素（16Ｏ+）をドーズ量２×１０18
／ｃｍ２，加速電圧１８０ｋｅＶの条件でイオン注入す
ることにより、埋込酸化膜１３下部に異なった幅の複数
の酸素イオンドープ領域１６を形成する（図２
（ｂ））。
ック（Pyrogenic）酸化を行うことにより、半導体層３
上に約０．０６μｍの保護用のシリコン酸化膜１４を形
成する。そして、シリコン酸化膜１４上にマスクとして
のフォトレジスト１５を塗布し、露光，現像を行うこと
によりｎ＋型ドレイン領域５の形成箇所から外周に向か
うにしたがって開口寸法が減少するような開口部１５ａ
を形成し、開口部１５ａが形成されたフォトレジスト１
５をマスクとして酸素（16Ｏ+）をドーズ量２×１０18
／ｃｍ２，加速電圧１８０ｋｅＶの条件でイオン注入す
ることにより、埋込酸化膜１３下部に異なった幅の複数
の酸素イオンドープ領域１６を形成する（図２
（ｂ））。
【００２７】続いて、プラズマアッシング等によりフォ
トレジスト１５を除去した後、１３００℃，約４時間の
アニールを行うことにより、横方向に厚み分布を有する
埋込酸化膜２を形成し（図２（ｃ））、半導体層３全面
にリン（Ｐ）をドーズ量２×１０12／ｃｍ2，加速電圧
１００ｋｅＶの条件でイオン注入し、窒素雰囲気で１０
００℃，約６０分のアニールを行うことにより、リン不
純物濃度が２×１０17／ｃｍ3程度の半導体層３を形成
する（図２（ｄ））。
トレジスト１５を除去した後、１３００℃，約４時間の
アニールを行うことにより、横方向に厚み分布を有する
埋込酸化膜２を形成し（図２（ｃ））、半導体層３全面
にリン（Ｐ）をドーズ量２×１０12／ｃｍ2，加速電圧
１００ｋｅＶの条件でイオン注入し、窒素雰囲気で１０
００℃，約６０分のアニールを行うことにより、リン不
純物濃度が２×１０17／ｃｍ3程度の半導体層３を形成
する（図２（ｄ））。
【００２８】次に、シリコン酸化膜１４上にフォトレジ
スト１７を塗布し、露光装置にステッパを用いた高精度
のアライメントを用いて露光し、現像を行うことにより
ｐ型ウェル領域４形成用の開口部１７ａを形成し、開口
部１７ａが形成されたフォトレジスト１７をマスクとし
てボロン（Ｂ）をドーズ量３×１０12／ｃｍ2，加速電
圧５０ｋｅＶの条件でイオン注入する（図２（ｅ））。
このボロン（Ｂ）がイオン注入された領域は、後工程に
行う窒素雰囲気でのアニールによりｐ型ウェル領域４と
なる。
スト１７を塗布し、露光装置にステッパを用いた高精度
のアライメントを用いて露光し、現像を行うことにより
ｐ型ウェル領域４形成用の開口部１７ａを形成し、開口
部１７ａが形成されたフォトレジスト１７をマスクとし
てボロン（Ｂ）をドーズ量３×１０12／ｃｍ2，加速電
圧５０ｋｅＶの条件でイオン注入する（図２（ｅ））。
このボロン（Ｂ）がイオン注入された領域は、後工程に
行う窒素雰囲気でのアニールによりｐ型ウェル領域４と
なる。
【００２９】次に、プラズマアッシング等によりフォト
レジスト１９を除去した後、バッファード弗酸等のエッ
チャントを用いてエッチングを行うことによりシリコン
酸化膜１４を除去し、１０００℃，約５０分のドライ酸
化を行うことにより約０．０５μｍのゲート用のシリコ
ン酸化膜１８を形成する。
レジスト１９を除去した後、バッファード弗酸等のエッ
チャントを用いてエッチングを行うことによりシリコン
酸化膜１４を除去し、１０００℃，約５０分のドライ酸
化を行うことにより約０．０５μｍのゲート用のシリコ
ン酸化膜１８を形成する。
【００３０】そして、シリコン酸化膜１８上にＬＰＣＶ
Ｄ法等を用いてｎ型不純物がドープされた約５０００Å
のポリシリコン等から成る絶縁ゲート９を形成し、フォ
トリソグラフィ技術及びＲＩＥ（Reactive Ion Etchi
ng）を用いてパターニングを行う（図２（ｆ））。
Ｄ法等を用いてｎ型不純物がドープされた約５０００Å
のポリシリコン等から成る絶縁ゲート９を形成し、フォ
トリソグラフィ技術及びＲＩＥ（Reactive Ion Etchi
ng）を用いてパターニングを行う（図２（ｆ））。
【００３１】次に、ＳＯＩ基板のシリコン酸化膜１８が
形成された面側全面にフォトレジスト１９を塗布し、露
光装置にステッパを用いた高精度のアライメントを用い
て露光し、現像を行うことによりｎ＋型ドレイン領域
５，ｎ＋型ソース領域６形成用の開口部１９ａを形成
し、開口部１９ａが形成されたフォトレジスト１９をマ
スクとしてリン（Ｐ）をドーズ量１×１０15／ｃｍ2，
加速電圧４０ｋｅＶの条件でイオン注入する（図３
（ａ））。このリン（Ｐ）がイオン注入された領域は、
後工程に行う窒素雰囲気でのアニールによりｎ＋型ドレ
イン領域５及びｎ＋型ソース領域６となる。
形成された面側全面にフォトレジスト１９を塗布し、露
光装置にステッパを用いた高精度のアライメントを用い
て露光し、現像を行うことによりｎ＋型ドレイン領域
５，ｎ＋型ソース領域６形成用の開口部１９ａを形成
し、開口部１９ａが形成されたフォトレジスト１９をマ
スクとしてリン（Ｐ）をドーズ量１×１０15／ｃｍ2，
加速電圧４０ｋｅＶの条件でイオン注入する（図３
（ａ））。このリン（Ｐ）がイオン注入された領域は、
後工程に行う窒素雰囲気でのアニールによりｎ＋型ドレ
イン領域５及びｎ＋型ソース領域６となる。
【００３２】次に、プラズマアッシング等によりフォト
レジスト１９を除去した後、ＳＯＩ基板のシリコン酸化
膜１８が形成された面側全面にフォトレジスト２０を塗
布し、露光装置にステッパを用いた高精度のアライメン
トを用いて露光し、現像を行うことによりｐ型ウェルコ
ンタクト領域７形成用の開口部２０ａを形成し、開口部
２０ａが形成されたフォトレジスト２０をマスクとして
ボロン（Ｂ）をドーズ量１×１０15／ｃｍ2，加速電圧
４０ｋｅＶの条件でイオン注入し（図３（ｂ））、プラ
ズマアッシング等によりフォトレジスト２０を除去す
る。
レジスト１９を除去した後、ＳＯＩ基板のシリコン酸化
膜１８が形成された面側全面にフォトレジスト２０を塗
布し、露光装置にステッパを用いた高精度のアライメン
トを用いて露光し、現像を行うことによりｐ型ウェルコ
ンタクト領域７形成用の開口部２０ａを形成し、開口部
２０ａが形成されたフォトレジスト２０をマスクとして
ボロン（Ｂ）をドーズ量１×１０15／ｃｍ2，加速電圧
４０ｋｅＶの条件でイオン注入し（図３（ｂ））、プラ
ズマアッシング等によりフォトレジスト２０を除去す
る。
【００３３】そして、窒素雰囲気で９００℃，約６０分
のアニールを行うことによりｐ型ウェル領域４，ｎ＋型
ドレイン領域５，ｎ＋型ソース領域６及びｐ型ウェルコ
ンタクト領域７を形成する。
のアニールを行うことによりｐ型ウェル領域４，ｎ＋型
ドレイン領域５，ｎ＋型ソース領域６及びｐ型ウェルコ
ンタクト領域７を形成する。
【００３４】最後に、ＳＯＩ基板の絶縁ゲート９を形成
した面側全面に常圧ＣＶＤ法等を用いてパッシベーショ
ン用のシリコン酸化膜８を形成し（図３（ｃ））、絶縁
ゲート９，ｎ＋型ドレイン領域５と電気的に接続するよ
うにアルミニウム等から成るゲート電極１０，ドレイン
電極１１を形成し、ｎ＋型ソース領域６及びｐ型ウェル
コンタクト領域７と電気的に接続するようにアルミニウ
ム等から成るソース電極１２を形成する（図３
（ｄ））。
した面側全面に常圧ＣＶＤ法等を用いてパッシベーショ
ン用のシリコン酸化膜８を形成し（図３（ｃ））、絶縁
ゲート９，ｎ＋型ドレイン領域５と電気的に接続するよ
うにアルミニウム等から成るゲート電極１０，ドレイン
電極１１を形成し、ｎ＋型ソース領域６及びｐ型ウェル
コンタクト領域７と電気的に接続するようにアルミニウ
ム等から成るソース電極１２を形成する（図３
（ｄ））。
【００３５】なお、ゲート電極１０，ドレイン電極１１
及びソース電極１２の形成方法の一例としては、ターゲ
ットにアルミニウム（Ａｌ）を用いてスパッタリングを
行うことによりアルミニウム層を形成し、フォトリソグ
ラフィ技術及びＲＩＥを用いて所定形状にパターニング
することにより形成する方法がある。
及びソース電極１２の形成方法の一例としては、ターゲ
ットにアルミニウム（Ａｌ）を用いてスパッタリングを
行うことによりアルミニウム層を形成し、フォトリソグ
ラフィ技術及びＲＩＥを用いて所定形状にパターニング
することにより形成する方法がある。
【００３６】従って、本実施形態においては、ｐ型ウェ
ル領域４とｎ＋型ドレイン領域５との間のドリフト領域
下部の埋込酸化膜２が、ｐ型ウェル領域４からｎ＋型ド
レイン領域５の方向にかけて線形な厚み分布を有するの
で、ｐ型ウェル領域４からｎ＋型ドレイン領域５の間で
の電位の分布が均一になり、高耐圧化を実現することが
できる。
ル領域４とｎ＋型ドレイン領域５との間のドリフト領域
下部の埋込酸化膜２が、ｐ型ウェル領域４からｎ＋型ド
レイン領域５の方向にかけて線形な厚み分布を有するの
で、ｐ型ウェル領域４からｎ＋型ドレイン領域５の間で
の電位の分布が均一になり、高耐圧化を実現することが
できる。
【００３７】なお、本実施形態における各領域の不純物
濃度及び膜厚は、これに限定される必要はない。
濃度及び膜厚は、これに限定される必要はない。
【００３８】
【発明の効果】請求項１記載の発明は、半導体基板と半
導体基板上に形成された絶縁層と絶縁層上に形成された
第一導電型半導体層とから成るＳＯＩ基板と、第一導電
型半導体層の表面に露出するように第一導電型半導体層
内に形成された第二導電型ウェル領域と、第二導電型ウ
ェル領域に内包され、かつ、第一導電型半導体層の表面
に露出するように第一導電型半導体層内に形成された高
濃度第一導電型ソース領域と、第一導電型半導体層の表
面に露出するように第一導電型半導体層内に形成された
高濃度第一導電型ドレイン領域と、高濃度第一導電型ソ
ース領域と高濃度第一導電型ドレイン領域との間に介在
し、第一導電型半導体層の表面に露出している第二導電
型ウェル領域上に酸化膜を介して形成されたゲート電極
とを有して成る半導体装置において、絶縁層が第二導電
型ウェル領域と高濃度第一導電型ドレイン領域との間で
横方向に厚み分布を持って形成されて成るので、第二導
電型ウェル領域と高濃度第一導電型ドレイン領域との間
での電位の分布が均一になり、ＳＯＩ基板上に形成した
素子を高耐圧化することのできる半導体装置を提供する
ことができた。
導体基板上に形成された絶縁層と絶縁層上に形成された
第一導電型半導体層とから成るＳＯＩ基板と、第一導電
型半導体層の表面に露出するように第一導電型半導体層
内に形成された第二導電型ウェル領域と、第二導電型ウ
ェル領域に内包され、かつ、第一導電型半導体層の表面
に露出するように第一導電型半導体層内に形成された高
濃度第一導電型ソース領域と、第一導電型半導体層の表
面に露出するように第一導電型半導体層内に形成された
高濃度第一導電型ドレイン領域と、高濃度第一導電型ソ
ース領域と高濃度第一導電型ドレイン領域との間に介在
し、第一導電型半導体層の表面に露出している第二導電
型ウェル領域上に酸化膜を介して形成されたゲート電極
とを有して成る半導体装置において、絶縁層が第二導電
型ウェル領域と高濃度第一導電型ドレイン領域との間で
横方向に厚み分布を持って形成されて成るので、第二導
電型ウェル領域と高濃度第一導電型ドレイン領域との間
での電位の分布が均一になり、ＳＯＩ基板上に形成した
素子を高耐圧化することのできる半導体装置を提供する
ことができた。
【００３９】請求項２記載の発明は、請求項１記載の半
導体装置において、絶縁層の厚み分布が線形的に形成さ
れ、かつ、高濃度第一導電型ドレイン領域に向かって厚
みが増すように形成されて成るので、第二導電型ウェル
領域と高濃度第一導電型ドレイン領域との間での電位の
分布がさらに均一になり、ＳＯＩ基板上に形成した素子
を高耐圧化することができる。
導体装置において、絶縁層の厚み分布が線形的に形成さ
れ、かつ、高濃度第一導電型ドレイン領域に向かって厚
みが増すように形成されて成るので、第二導電型ウェル
領域と高濃度第一導電型ドレイン領域との間での電位の
分布がさらに均一になり、ＳＯＩ基板上に形成した素子
を高耐圧化することができる。
【００４０】請求項３記載の発明は、半導体基板と半導
体基板上に形成された第一絶縁層と第一絶縁層上に形成
された第一導電型半導体層とから成るＳＯＩ基板の第一
導電型半導体層上に酸化膜を形成し、酸化膜上に半導体
基板の略中心から外周に向かって開口幅が減少するよう
な開口部を複数有するマスクを形成し、マスクの開口部
から酸素イオンをイオン注入して第一絶縁層下部の半導
体基板に異なった幅の酸素イオンドープ領域を形成し、
マスクを除去して熱処理を行うことにより、酸素イオン
ドープ領域が形成された箇所の半導体基板を第二絶縁層
に変化させて、第一絶縁層及び第二絶縁層により横方向
に厚み分布を持たせたので、半導体層内の電位の分布が
均一になり、ＳＯＩ基板上に形成した素子を高耐圧化す
ることのできる半導体装置の製造方法を提供することが
できた。
体基板上に形成された第一絶縁層と第一絶縁層上に形成
された第一導電型半導体層とから成るＳＯＩ基板の第一
導電型半導体層上に酸化膜を形成し、酸化膜上に半導体
基板の略中心から外周に向かって開口幅が減少するよう
な開口部を複数有するマスクを形成し、マスクの開口部
から酸素イオンをイオン注入して第一絶縁層下部の半導
体基板に異なった幅の酸素イオンドープ領域を形成し、
マスクを除去して熱処理を行うことにより、酸素イオン
ドープ領域が形成された箇所の半導体基板を第二絶縁層
に変化させて、第一絶縁層及び第二絶縁層により横方向
に厚み分布を持たせたので、半導体層内の電位の分布が
均一になり、ＳＯＩ基板上に形成した素子を高耐圧化す
ることのできる半導体装置の製造方法を提供することが
できた。
【図１】本発明の一実施形態に係るＳＯＩ−ＬＤＭＯＳ
ＦＥＴを示す略断面図である。
ＦＥＴを示す略断面図である。
【図２】本実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの
製造工程の前段を示す略断面図である。
製造工程の前段を示す略断面図である。
【図３】本実施形態に係るＳＯＩ−ＬＤＭＯＳＦＥＴの
製造工程の後段を示す略断面図である。
製造工程の後段を示す略断面図である。
【図４】従来例に係るＳＯＩ−ＬＤＭＯＳＦＥＴを示す
略断面図である。
略断面図である。
【図５】従来例に係るＳＯＩ−ＬＤＭＯＳＦＥＴを示す
略断面図である。
略断面図である。
１ ｎ型単結晶シリコン基板 ２，２ａ，２ｂ 埋込酸化膜 ３ 半導体層 ４ ｐ型ウェル領域 ５ ｎ＋型ドレイン領域 ６ ｎ＋型ソース領域 ７ ｐ型ウェルコンタクト領域 ８ シリコン酸化膜 ９ 絶縁ゲート １０ ゲート電極 １１ ドレイン電極 １２ ソース電極 １３ 埋込酸化膜 １４ シリコン酸化膜 １５ フォトレジスト １５ａ 開口部 １６ 酸素イオンドープ領域 １７ フォトレジスト １７ａ 開口部 １８ シリコン酸化膜 １９ フォトレジスト １９ａ 開口部 ２０ フォトレジスト ２０ａ 開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内
Claims (3)
- 【請求項１】 半導体基板と該半導体基板上に形成され
た絶縁層と該絶縁層上に形成された第一導電型半導体層
とから成るＳＯＩ基板と、該第一導電型半導体層の表面
に露出するように前記第一導電型半導体層内に形成され
た第二導電型ウェル領域と、該第二導電型ウェル領域に
内包され、かつ、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された高濃
度第一導電型ソース領域と、前記第一導電型半導体層の
表面に露出するように前記第一導電型半導体層内に形成
された高濃度第一導電型ドレイン領域と、前記高濃度第
一導電型ソース領域と前記高濃度第一導電型ドレイン領
域との間に介在し、前記第一導電型半導体層の表面に露
出している前記第二導電型ウェル領域上に酸化膜を介し
て形成されたゲート電極とを有して成る半導体装置にお
いて、前記絶縁層が前記第二導電型ウェル領域と前記高
濃度第一導電型ドレイン領域との間で横方向に厚み分布
を持って形成されて成ることを特徴とする半導体装置。 - 【請求項２】 前記絶縁層の厚み分布が線形的に形成さ
れ、かつ、前記高濃度第一導電型ドレイン領域に向かっ
て厚みが増すように形成されて成ることを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 半導体基板と該半導体基板上に形成され
た第一絶縁層と該第一絶縁層上に形成された第一導電型
半導体層とから成るＳＯＩ基板の前記第一導電型半導体
層上に酸化膜を形成し、該酸化膜上に前記半導体基板の
略中心から外周に向かって開口幅が減少するような開口
部を複数有するマスクを形成し、該マスクの開口部から
酸素イオンをイオン注入して前記第一絶縁層下部の前記
半導体基板に異なった幅の酸素イオンドープ領域を形成
し、前記マスクを除去して熱処理を行うことにより、前
記酸素イオンドープ領域が形成された箇所の半導体基板
を第二絶縁層に変化させて、前記第一絶縁層及び第二絶
縁層により横方向に厚み分布を持たせたことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31585296A JPH10163496A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31585296A JPH10163496A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10163496A true JPH10163496A (ja) | 1998-06-19 |
Family
ID=18070364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31585296A Pending JPH10163496A (ja) | 1996-11-27 | 1996-11-27 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10163496A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221737B1 (en) | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| WO2011104850A1 (ja) * | 2010-02-25 | 2011-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1996
- 1996-11-27 JP JP31585296A patent/JPH10163496A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6221737B1 (en) | 1999-09-30 | 2001-04-24 | Philips Electronics North America Corporation | Method of making semiconductor devices with graded top oxide and graded drift region |
| WO2011104850A1 (ja) * | 2010-02-25 | 2011-09-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102804384A (zh) * | 2010-02-25 | 2012-11-28 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
| US8587087B2 (en) | 2010-02-25 | 2013-11-19 | Renesas Electronics Corporation | Semiconductor device and manufacturing method of the same |
| JP5587399B2 (ja) * | 2010-02-25 | 2014-09-10 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| CN102804384B (zh) * | 2010-02-25 | 2015-06-24 | 瑞萨电子株式会社 | 半导体器件及其制造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3746302B2 (ja) | Ｓｏｉ型高電圧薄膜トランジスタ及びその製造方法 | |
| KR100326694B1 (ko) | 측면 방향 게터링을 이용한 반도체 장치 제조 방법 | |
| JPH04230071A (ja) | 電界効果トランジスタを有する集積回路とその製造 方法 | |
| JP2000196090A (ja) | ダブルゲ―ト構造を持つｓｏｉ素子及びその製造方法 | |
| JPH0532911B2 (ja) | ||
| JPH08181321A (ja) | Ｓｏｉ基板及びその製造方法 | |
| JP3489362B2 (ja) | 半導体装置及びその製造方法 | |
| JP2633104B2 (ja) | 半導体装置の製造方法 | |
| JPH10163496A (ja) | 半導体装置及びその製造方法 | |
| JPH07283302A (ja) | 半導体集積回路装置の製造方法 | |
| JPH10135466A (ja) | 半導体装置及びその製造方法 | |
| JP2004063918A (ja) | 横型ｍｏｓトランジスタ | |
| JPH11317519A (ja) | 半導体装置およびその製造方法 | |
| JPH11274499A (ja) | 半導体装置及びその製造方法 | |
| JPH0472770A (ja) | 半導体装置の製造方法 | |
| KR100219073B1 (ko) | 전계 효과 트랜지스터 및 그 제조방법 | |
| JPS6146990B2 (ja) | ||
| JP2001077336A (ja) | 基板評価用素子及びその製造方法 | |
| JPH1126769A (ja) | Ｎ型ｍｏｓｆｅｔ及びその製造方法 | |
| JP2000012867A (ja) | 半導体装置及びその製造方法 | |
| KR0167253B1 (ko) | 반도체 소자 제조방법 | |
| JPH01191473A (ja) | 半導体装置の製造方法 | |
| KR0140959B1 (ko) | Mosfet 제조방법 | |
| JP2003069033A (ja) | 半導体装置およびその製造方法 | |
| JP2000138347A (ja) | 半導体装置の製造方法 |