KR100271034B1 - Soi mosfet의 장점을 갖는 mosfet 및 그제조방법 - Google Patents
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Abstract
본 발명은 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법에 관한 것으로, 게이트를 정의하는 공정시 필요없는 부분을 절연물로 가리는 작업인 마스크(Mask) 작업을 하지 않고 웨이퍼(Wafer)의 요철을 이용하므로 오류에 의한 소자제작의 실패율을 줄일 수 있으며, 또한 소오스(Source)와 드레인(Drain)을 정의하는 공정에서도 마스크(Mask) 작업하지 않고 소자 전체에 이온을 주입시키면 게이트(Gate) 전극을 도핑(Doping)함과 동시에 소오스와 드레인을 도핑하게 되는 자기정렬(Self align) 방식을 취해 수율이 높고, 채널영역인 단결정 실리콘 박막(200)이 기판과 전기적으로 연결되어 있어 일반 MOSFET 소자의 동작시 발생하는 기생 트랜지스터(Parastic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디(Floating Body)효과를 제거할 수 있는 등 값비싼 SOI(Silicon on Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지면서 상대적으로 매우 저렴한 가격으로 제작할 수 있는 효과가 있다.
Description
본 발명은 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법에 관한 것으로, 일반 MOSFET 소자의 동작시 발생하는 기생 트랜지스터(Parastic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디(Floating Body)효과를 제거할 수 있으며, 제조 공정시 필요없는 부분을 절연물로 가리는 작업인 마스크(Mask) 공정의 수를 최소화 할 수 있는 등 값비싼 SOI(Silicon on Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지나, 상대적으로 매우 저렴한 가격으로 제작할 수 있는 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법에 관한 것이다.
통상적으로 MOSFET(Metal-Oxide-Semiconductor Field Effect Transistor)은 Si 반도체 표면을 산화시켜 절연성 산화피막(SiO2)을 형성시키고, 이 표면에 금속전극을 설치하여 이루어지는 금속, 산화피막, 반도체로 된 구조로 도 1a 내지 도 1b 에 도시한 바와 같은 기본구조를 갖는다.
도 1a 에 도시한 바와 같이 p-채널 MOSFET은 엷게 도핑(Doping:불순물 첨가)된 n형 실리콘(Si) 기판으로 만들어지는 것으로, 2개의 영역을 확산하여 p형 불순물을 짙게 도핑하여 소오스(Source)와 드레인(Drain)을 만든다.
이 때, 2개의 p형 부분 사이의 영역이 채널이며, 이 채널에 산화실리콘 등의 절연된 유전체를 도포하여 게이트(Gate)를 형성시켜 구성한 것이다.
게이트 단자에 음(-)전압(기판을 기준으로)을 걸면 채널에 유도된 전계가 발생하게 되어 기판으로부터 p형 캐리어(Carrier)를 끌어모으게 된다. 게이트의 음(-)전압의 크기가 문턱전압보다 크면 게이트 밑의 채널영역이 역전(Inversion)되어 다수의 p형 캐리어가 생겨 전류전도의 통로가 되며, 소오스(Source)와 드레인(Drain) 사이에 전압차가 유지된다면 전류가 흐르게 된다.
MOSFET은 4가지의 기본 형태가 있으며, 이는 다수 캐리어(Carrier)가 정공(Hole)인지 전자(Electron)인지에 따라 채널영역은 각각 n형과 p형 반도체로 만들어진다.
도 1b 는 n-채널 MOSFET 으로 도 1a 과는 반대로 p형 실리콘(Si) 기판에 n형의 불순물을 도핑하여 제조한 것으로 그 제조과정은 상기한 p-채널 MOSFET과 동일하므로 자세한 설명은 생략하고자 한다.
SOI MOSFET(Silicon on Insulator Metal-Oxide-Semiconductor Field Effect Transistor)은 MOSFET 구조를 가진 소자의 한 종류로 도 2 에 도시한 바와 같이 매우 특수한 구조를 갖는 반도체 기판을 사용한다.
SOI MOSFET 은 일반적인 MOSFET의 실리콘 소자가 실리콘 기판위에 만들어지는데 비해 절연체(주로 산화막) 위에 존재하는 실리콘 박막 위에 만들어지는 구조적 특징을 가지며, 일반적인 MOSFET 구조에서 문제가 되는 래치-업(Latch-up) 문제가 발생하지 않으며, 기생 캐패시턴스(Parastic Capacitance)가 적어 고속 동작되는 등의 소자 특성을 가진다.
도 2 에서 도면부호 100은 실리콘 산화막층이며, 110과 120은 실리콘 등의 반도체층이다.
이러한 기판은 표면에 산화막을 형성한 두 개의 반도체 웨이퍼를 산화막층이 있는 면끼리 접착한 후 한쪽면을 연마하는 Bonded and etch back 방법을 사용하여 만들거나 또는 반도체 웨이퍼에 수 메가 일렉트론 볼트(MeV)의 에너지를 갖는 산소이온을 주입하고 열처리하는 SIMOX 방법 등이 있으나, 이는 제조방법이 까다롭거나 가격이 매우 비싸 소자의 장점에도 불구하고 그 이용범위확대에 문제가 있어왔다.
본 발명은 상기와 같은 제반 문제점을 해결하기 위한 창출된 것으로, 일반 MOSFET 소자의 동작시 발생하는 기생 트랜지스터(Parastic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디(Floating Body)효과를 제거할 수 있으며, 제조 공정시 필요없는 부분을 절연물로 가리는 작업인 마스크(Mask) 공정의 수를 최소화 할 수 있는 등 값비싼 SOI(Silicon on Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지나, 상대적으로 매우 저렴한 가격으로 제작할 수 있는 SOI MOSFET의 장점을 갖는 MOSFET 및 그 제조방법을 제공함을 그 목적으로 한다.
도 1a 는 일반적인 p-채널 MOSFET 구조의 단면도
도 1b 는 일반적인 n-채널 MOSFET 구조의 단면도
도 2 는 종래의 SOI 웨이퍼의 단면도
도 3 은 본 발명인 MOSFET 소자가 제작될 반도체 웨이퍼에 실리콘 산화막과 질화막을 형성한 단면도
도 4 는 도 3 의 웨이퍼에 패터닝 기술을 이용하여 실리콘 질화막의 일부만 남기고 부식시킨 웨이퍼 단면도
도 5 는 도 4 의 웨이퍼를 전기로에서 산소를 주입하며 가열하여 산화막을 형성시킨 웨이퍼 단면도
도 6 은 도 5 의 웨이퍼에 실리콘을 증착시키는 공정의 단면도
도 7 은 도 6 의 실리콘 증착 공정후의 웨이퍼 단면도
도 8 은 도 7 의 웨이퍼에 열공정을 통해 게이트 산화막을 형성하고
폴리실리콘을 증착한 후의 단면도
도 9 는 도 8 의 웨이퍼를 기계·화학적 연마하여 형성된 웨이퍼 단면도
도 10 은 도 9 의 웨이퍼에 이온을 주입하여 소오스와 드레인을 형성시킨
단면도
도 11 은 도 10 중 게이트 부위의 확대단면도
도 12 는 도 11 의 웨이퍼의 오버랩 정전용량을 줄이기 위해 게이트 전극의 일부를 부식시킨 단면도
도 13 은 실리콘 산화막의 가장자리에서 그 두께가 보다 급격히 줄어 오버랩 정전용량을 줄인 본 발명의 일실시예의 단면도
<도면의 주요 부분에 대한 부호의 설명>
100 : 실리콘 산화막층 110, 120 : 실리콘 등의 반도체층
130 : 실리콘 등의 단결정 반도체 140, 160 : 실리콘 산화막
150 : 실리콘 질화막 190 : 폴리실리콘 박막
200 : 단결정 실리콘 박막 210 : 게이트 산화막
220 : 폴리실리콘층 230 : 소오스
240 : 드레인 250 : 게이트 전극
280 : 실리콘 산화막 290 : 폴리실리콘층
이하, 첨부 도면을 참조하여 본 발명 제조방법 및 이 발명에 의해 제조된 MOSFET의 구조에 대해 보다 상세히 설명한다.
도 3 은 본 발명인 MOSFET 소자가 제작될 반도체 웨이퍼의 단면도로서, 도면 부호 130은 실리콘 등의 단결정 반도체이며, 140은 수십 나노미터 두께의 실리콘 산화막이며, 150은 그 위에 도포된 실리콘 질화막이다.
이 상태에서 실리콘 산화막(140)과 실리콘 질화막(150)을 포토리쏘그래픽(Photolithographic) 기술과 화학적 부식공정으로 도 4 에 도시한 형태가 되도록 선택적으로 제거한다.
도 4 는 도 3 의 웨이퍼에 패터닝 기술을 이용하여 실리콘 질화막의 일부만 남기고 부식시킨 웨이퍼 단면도로서, 실리콘 산화막(140)과 실리콘 질화막(150)을 부식시킨 후 남겨진 부분의 너비는 제작하고자 하는 MOSFET의 게이트 크기와 깊은 연관이 있고 일반적으로 트랜지스터의 채널 길이보다 작아야 유리하지만 제약은 없다.
다음 공정은 산화막층의 형성공정으로, 도 4 의 형태를 갖는 웨이퍼를 전기로에 넣고 섭씨 800℃ 이상으로 가열하면서 산소를 공급하여 수백 나노미터 두께를 갖는 산화막을 형성시킨다.
이 때, 산소와 접촉하는 부분은 산화막이 형성되지만 질화막으로 덮인 부위는 산화막이 형성되지 않는다.
이 결과 도 5 에 도시한 것과 같은 형태의 웨이퍼가 형성된다. 도 5 는 도 4 의 웨이퍼를 전기로에서 산소를 주입하며 가열하여 산화막을 형성시킨 웨이퍼 단면도로서, 도면부호 160은 새로이 형성된 두꺼운 실리콘 산화막이다.
한편, 실리콘 질화막(150)은 실리콘 산화막(160)과의 계면에서 산화막이 새의 부리 모양으로 그 모양이 변형되어 위로 밀려 올라가게 된다.
도 5 의 구조를 갖는 웨이퍼는 실리콘 질화막(150)의 부식공정을 통해 실리콘 질화막(150)을 제거하고, 실리콘 산화막(140)의 부식공정을 통해 실리콘 산화막(140)을 제거한다.
실리콘 질화막(150)을 제거하면 웨이퍼의 표면은 모두 실리콘 산화막(140)(160)으로 덮이게 되므로 실리콘 산화막(140)(160) 제거 공정 중에는 140과 160이 동시에 부식된다.
그러나 실리콘 산화막(160)의 두께가 실리콘 산화막(140)의 두께보다 10배 이상 크므로 실리콘 산화막(140)을 완전히 제거하여도 실리콘 산화막(160)은 90% 이상 남게된다.
이 상태의 웨이퍼를 도 6 에 도시한 바와 같이 화학적 증착장치(CVD)에 넣어 수십 내지 수백 나노미터 두께의 실리콘 증착 공정을 거친다.
도 6 은 도 5 의 웨이퍼에 실리콘을 증착시키는 공정의 단면도로서, 화학적 증착장치(CVD)로 실리콘 원자들을 고온에서 증착하게 되면 단결정 실리콘과 닿는 부분은 단결정과 같은 결정구조로 성장하지만 결정성이 결여된 부위에서는 폴리실리콘의 결정상태로 성장하게 되는 원리에 의해 도 6 의 실리콘 등의 단결정 반도체(130)의 표면(170) 영역에서는 단결정 실리콘이 성장되게 되고, 실리콘 산화막(160)의 표면(180) 영역에서는 폴리실리콘이 성장되어 도 7 에 도시한 형태가 된다.
도 7 은 도 6 의 실리콘 증착 공정후의 웨이퍼 단면도로서, 도면부호 190은 실리콘 산화막 위에서 성장된 폴리실리콘 박막이며, 200은 단결정 실리콘으로 성장된 단결정 실리콘 박막 부분이다.
이 과정에서 성장되는 단결정 실리콘 박막(200)에 적정한 수준으로 불순물을 첨가하여 n형 또는 p형 반도체 성질을 갖게하고, 박막 성장 공정이 끝난 후에 MOSFET 소자의 문턱전압 조정 이온 주입을 통해 필요로 하는 불순물 농도를 맞출 수 있다.
문턱전압 이온을 주입하는 경우에는 이온주입 전에 수십 나노미터의 실리콘 산화막을 형성하고 이온 주입이 끝나면 제거한다.
화학적 증착 공정 등으로 반도체의 불순물 농도를 조정하고 나면 열공정을 통해 실리콘 박막위에 게이트 산화막(210)을 형성하고 뒤이어 폴리실리콘 증착공정을 이용해 웨이퍼 표면 전체에 폴리실리콘층(220)을 증착하여 도 8 과 같은 웨이퍼 구조를 얻는다.
이 때, 게이트 산화막(210)의 두께는 수 나노미터로 제어한다.
도 8 의 구조로부터 MOSFET 소자를 만들기 위해 기계, 화학적 연마(CMP) 등의 연마 공정을 이용해 웨이퍼 전체를 연마한다.
한편, 폴리실리콘층(220)이 모두 없어지고 게이트 산화막(210)이 드러나면 연마를 멈춘다.
이 때, 단결정 실리콘박막(200) 영역의 위부분은 상대적으로 함몰되어 있어 연마제에 닿지 않아 연마되지 않는다.
도 9 는 도 8 의 웨이퍼를 기계·화학적 연마하여 형성된 웨이퍼 단면도로서, 깎여 나가지 않은 폴리실리콘층(220)은 MOSFET의 게이트 전극으로 사용된다.
폴리실리콘층(220) 밑의 게이트 산화막(210)은 게이트(Gate)가 되며, 단결정 실리콘 박막(200) 영역은 채널 영역이 된다.
도 10 에 도시한 바와 같이 제작하는 MOSFET 소자의 소오스(Source)와 드레인(Drain)은 도 9 의 구조에 이온을 주입하여 형성시킨다.
이온주입은 비교적 낮은 에너지를 사용하여 단결정 실리콘박막(200) 영역까지 이온이 주입되지 않도록 한다.
n-채널 MOSFET의 경우를 예로 하여 설명해 보면 단결정 실리콘 박막(200) 형성과정에서 문턱전압 조정 이온주입으로 p형 반도체가 형성되도록 하여 이후 소오스(Source)나 드레인(Drain) 형성시 P 나 As 이온을 주입하고 열처리하여 n+ 의 불순물 농도를 갖는 소오스(230)와 드레인(240) 및 게이트 전극(250)을 형성하게 되므로써 제조되는 것이다.
열처리 과정에서 소오스(230)와 드레인(240) 영역의 불순물 원자들은 단결정 실리콘 박막(200)을 향해 확산하게 되며, 이 때 확산거리는 열처리 온도, 이온주입의 양, 단결정 실리콘박막(200)의 불순물 농도 및 각 부위의 결정성에 의해 결정되는 값이다.
한편, 소오스(230)와 드레인(240)에 전극을 연결할 때는 게이트 산화막(210)을 제거하고 금속전극 재료를 증착하고 열처리하여 오믹 콘택트를 형성한다.
도 10 은 도 9 의 웨이퍼에 이온을 주입하여 소오스와 드레인을 형성시킨 단면도, 도 11 은 도 10 중 게이트 부위의 확대단면도로서, 게이트 전극과 n+ 소오스(230) 또는 드레인(240)과의 오버랩 정전용량을 결정하는 영역 260 이 일반 구조의 MOSFET 소자보다 큰 문제점을 보이고 있다.
그러나 이러한 단점은 게이트 전극인 폴리실리콘층(220)을 도 12 에 도시한 바와 같이 부식시켜 겹치는 면적을 줄임으로써 개선 가능하다.
또 한가지 방법은 도 13 에 도시한 바와 같이 오버랩 정전용량이 영역 260에서의 게이트 산화막(210)의 기울기 270 이 완만할 수 록 증가한다는 점을 이용하여 개선할 수 있다.
즉, 도 13 은 실리콘 산화막의 가장자리에서 그 두께가 보다 급격히 줄어 오버랩 정전용량을 줄인 본 발명의 일실시예의 단면도로서, 웨이퍼를 전기로에서 산소를 주입하며 가열하여 산화막을 형성시키는 대신 증착법으로 실리콘 산화막(280)을 형성시킨 것으로, 도면부호 290은 게이트 전극인 폴리실리콘층이다.
도면에 도시한 바와 같이 실리콘 산화막(280)의 끝부분에서 두께의 감소 기울기가 급격하므로 영역 260 의 기울기도 커져 오버랩 정전용량이 줄어들게 된다.
또한, 이 경우에도 게이트 전극인 폴리실리콘층(290)을 부식시켜 그 두께를 줄여 오버랩 정전용량을 더욱 줄이는 것이 바람직하다.
이상에서 설명한 바와 같이, 본원 발명은 종래에 비하여 게이트를 정의하는 공정시 마스크(Mask) 작업을 하지 않고 웨이퍼(Wafer)의 요철을 이용하므로 오류에 의한 소자제작의 실패율을 줄일 수 있으며, 또한 소오스(Source)와 드레인(Drain)을 정의하는 공정에서도 마스크(Mask) 작업하지 않고 소자 전체에 이온을 주입시키면 게이트(Gate) 전극을 도핑(Doping)함과 동시에 소오스와 드레인을 도핑하게되는 자기정렬(Self align) 기술이므로 수율이 높고, 채널영역인 단결정 실리콘 박막(200)이 기판과 전기적으로 연결되어 있어 플로우팅 바디(Floating Body) 현상을 제거할 수 있게 되는 것이다.
따라서, 본 발명은 일반 MOSFET 소자의 동작시 발생하는 기생 트랜지스터(Parastic Transistor)에 의한 항복전압의 저하 또는 문턱전압이 이전의 동작상태에 따라 변하는 플로우팅 바디(Floating Body)효과를 제거할 수 있으며, 제조 공정시 필요없는 부분을 절연물로 가리는 작업인 마스크(Mask) 공정의 수를 최소화 할 수 있는 등 값비싼 SOI(Silicon on Insulator) 웨이퍼(Wafer)를 사용하지 않고도 SOI MOSFET의 장점을 가지면서 상대적으로 매우 저렴한 가격으로 제작할 수 있는 등의 매우 유용한 효과가 있다.
Claims (4)
- 실리콘 등 반도체 표면을 산화시켜 절연성 산화피막을 형성시키고, 이 표면에 금속전극을 설치하여 이루어지는 금속, 산화피막, 반도체층 구조로 된 MOSFET 구조에 있어서,실리콘 등의 단결정 반도체층(130)과;선택적 제거후 남은 실리콘 산화막(140)과 실리콘 질화막(150) 및 상기 단결정 반도체층(130)위에 산소를 주입하면서 가열하여 실리콘산화막을 형성시킨 후 부식을 통해 실리콘 산화막(140) 및 실리콘 질화막(150)을 제거하여 형성한 실리콘 산화막(160)과;화학적 증착장치(CVD)에 의해 상기 반도체층(130)과 실리콘 산화막(160)위에 증착하여 성장시키되, 채널(Channel) 영역이 되는 단결정 실리콘 박막(200) 및 소오스(Source)와 드레인(Drain)이 되는 폴리실리콘 박막(190)과;열공정을 통해 상기 단결정 실리콘 박막(200) 및 폴리실리콘 박막(190) 위에 형성한 게이트 산화막(210)과;증착공정을 이용해 웨이퍼 전체에 폴리실리콘을 증착한 다음 연마공정을 통하여 상기 게이트 산화막(210)이 드러날 때까지 연마 또는 오버랩 정전용량을 줄일 수 있도록 연마후 부식시켜 형성한 게이트 전극인 폴리실리콘층(220)으로 이루어 진 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET.
- 제 1 항에 있어서,실리콘 산화막(160) 형성시 가열 및 부식공정 대신 증착법을 사용하여 그 끝부분에서 두께의 감소 기울기가 급격하게 변하게 하므로써 오버랩 정전용량을 줄일 수 있도록 급경사의 기울기를 가진 실리콘 산화막(280)을 구비하여 이루어진 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET.
- 통상의 공정에 의해 제조된 실리콘 등의 단결정 반도체(130)와, 수십 나노미터 두께의 실리콘 산화막(140)과, 실리콘 질화막(150)으로 이루어진 층상 구조의 웨이퍼를 포토리쏘그래픽(Photolithographic) 기술과 화학적 부식공정 등의 패터닝(Patterning) 기술을 이용하여 실리콘 산화막(140)과 실리콘 질화막(150)을 그 일부만 남기고 제거하는 선택적 제거공정과;상기의 공정에 의해 형성된 웨이퍼를 전기로에 넣고 섭씨 800℃ 이상으로 가열하면서 산소를 공급하여 수백 나노미터 두께를 갖는 실리콘 산화막(160)을 형성시키는 산화막층 형성공정과;상기 공정에 의해 형성된 웨이퍼에서 실리콘 질화막(150) 및 실리콘 산화막(140)을 제거하는 부식공정과;상기 공정에 의해 형성된 웨이퍼를 화학적 증착장치(CVD)에 넣어 단결정 반도체(130)의 표면(170) 영역에서는 단결정 실리콘 박막(200)을 성장시키고, 실리콘 산화막(160)의 표면(180) 영역에서는 폴리실리콘 박막(190)을 형성시키되, 성장되는 단결정 실리콘 박막(200)에 적정한 수준으로 불순물을 첨가하여 n형 또는 p형 반도체 성질을 갖게하는 화학적 증착공정과;상기 공정에 의해 형성된 웨이퍼의 실리콘 박막위에 게이트 산화막(210)을 형성시키는 열공정과;상기 공정에 의해 형성된 웨이퍼의 게이트 산화막(210)위에 폴리실리콘층(220)을 증착시키는 증착공정과;상기 공정에 의해 형성된 웨이퍼의 폴리실리콘층(220)이 모두 없어지고 게이트 산화막(210)이 드러날 때까지 기계, 화학적 연마하는 연마공정과;상기 공정에 의해 형성된 웨이퍼에 소오스(Source)와 드레인(Drain)을 형성하기 위해 이온 주입하여 열처리하는 소오스와 드레인 형성공정과;상기 공정에 의해 형성된 웨이퍼의 게이트 전극인 폴리실리콘층(220)을 부식시켜 겹치는 면적을 줄임으로써 오버랩 정전용량을 줄이는 폴리실리콘층 부식공정에 의해 MOSFET을 제조하는 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET의 제조방법.
- 제 3 항에 있어서,웨이퍼를 전기로에 넣고 섭씨 800℃ 이상으로 가열하면서 산소를 공급하여 수백 나노미터 두께를 갖는 실리콘 산화막(160)을 형성시키는 산화막층 형성공정 및 이 공정에 의해 형성된 웨이퍼에서 실리콘 질화막(150) 및 실리콘 산화막(140)을 제거하는 부식공정대신 증착법을 사용하되, 실리콘 산화막(280)의 끝부분에서 두께의 감소 기울기가 급격하도록 증착하므로써 오버랩 정전용량을 줄일 수 있는 것을 특징으로 하는 SOI MOSFET의 장점을 갖는 MOSFET의 제조방법.
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| KR1019980031884A KR100271034B1 (ko) | 1998-08-05 | 1998-08-05 | Soi mosfet의 장점을 갖는 mosfet 및 그제조방법 |
Applications Claiming Priority (1)
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000013173A KR20000013173A (ko) | 2000-03-06 |
| KR100271034B1 true KR100271034B1 (ko) | 2000-12-01 |
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ID=19546503
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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1998
- 1998-08-05 KR KR1019980031884A patent/KR100271034B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
| US8143670B2 (en) | 2008-12-23 | 2012-03-27 | Electronics And Telecommunications Research Institute | Self aligned field effect transistor structure |
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