KR100282339B1 - 반도체장치의 소자격리방법 - Google Patents

Abstract

본 발명은 반도체장치의 소자격리방법에 관한 것으로, MOSFET의 좁은 채널폭효과를 개선시키기 위해 반도체기판상에 얇은 산화막과 산화방지층을 차례로 형성하는 공정과, 상기 산화방지층을 활성영역패턴으로 패터닝하는 공정, 필드산화막을 성장시키는 공정, 상기 산화방지층 및 얇은 산화막을 제거하는 공정, 게이트절연막, 도전층, 이온주입방지층을 차례로 형성하는 공정, 상기 이온주입방지층 및 도전층을 게이트전극패턴으로 패터닝하는 공정, 및 필드이온주입을 행하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 소자격리방법을 제공한다.

Description

반도체장치의 소자격리방법

제1도는 종래의 반도체장치 소자격리방법을 도시한 공정순서도.

제2도는 종래의 반도체장치 소자격리방법을 도시한 공정순서도.

제3도는 본 발명에 의한 반도체장치 소자격리방법을 도시한 공정순서도.

*도면의 주요부분에 대한 부호의 설명

1 : 반도체기판 2 : 얇은 산화막

3 : 산화방지층 4 : 채널이온주입층

5 : 필드산화막 6 : 게이트절연막

7 : 게이트전극 9 : 이온주입방지층

본 발명은 반도체장치의 소자격리방법에 관한 것으로, 특히 MOSFET의 좁은 폭 효과(Narrow width effect)을 감소시키는데 적당하도록 한 반도체장치의 소자격리방법에 관한 것이다.

종래기술에 의한 MOSFET의 소자격리방법을 제1돌를 참조하여 설명하면 다음과 같다. 제1도의 소자격리방법의 일반적인 LOCOS(Local Oxidation of Silicon)공정을 나타낸 것으로서, 먼저, 제1도(a)에 도시된 바와 같이 반도체기판(1)상에 얇은 산화막(2)을 형성한 후, 이위에 절화막(3)을 형성한다.

이어서 제1도(b)에 도시된 바와 같이 상기 질화막(3)을 활성영역패턴으로 패터닝한 다음 소자격리를 위한 필드이온주입(4)을 실시한다.

다음에 제1도(c)에 도시된 바와 같이 상기 활성영역의 질화막을 산화마스킹층으로 이용하여 국부산화공정을 실시하여 소자격리영역에 필드산화막(5)을 성장시킨다.

이어서 제1도(d)에 도시된 바와 같이 상기 질화막(3) 및 얇은 산화막(2)을 제거한 후, 게이트산화막(6)과 게이트전극 형성용 도전층(7)을 차례로 형성한다.

다음에 제1도(e)에 도시된 바와 같이 상기 도전층(7)을 사진식각공정을 통해 패터닝하여 게이트전극(7)을 형성한다.

상술한 종래기술을 있어서는 필드산화막 형성시 고온에서 장시간의 열처리가 행해지므로 필드이온주입(4)된 불순물의 확산이 일어나 채널부근의 상대적 농도 증가효과에 의한 MOSFET의 좁은 폭효과가 증대하게 되며, 필드산화막 성장시의 불순물 재분포에 의해 필드산화막 아래의 실리콘표면에 불순물이 공핍화됨(Deplition)에 따른(N채널의 경우) 소자격리효과가 저하되는 문제가 있다.

이를 해결하기 위해 제안된 종래의 MOSFET 소자격리방법을 제2도를 참조하여 설명하면 다음과 같다.

먼저, 제2도(e)에 도시된 바와 같이 반도체기판(1)상에 얇은 산화막(2)을 형성한 후, 이위에 질화막(3)을 형성한다.

이어서 제2도(b)에 도시된 바와 같이 상기 질화막(3)을 활성영역패턴으로 패터닝한다. 이때, 상기 제1도에서와 같이 소자격리를 위한 필드이온주입공정은 실시하지 않는다.

다음에 제2도(c)에 도시된 바와 같이 상기 활성영역의 질화막을 산화마스킹층으로 이용하여 국부산화공정을 실시하여 소자격리영역에 필드산화막(5)을 성장시킨다.

이어서 제2도(d)에 도시된 바와 같이 상기 질화막(3)을 제거한 후, 고에너지로 필드이온주입을 실시하여 MOSFET의 채널영역 및 필드산화막하부에 불순물주입층(4, 8)을 형성한다.

다음에 제2도(e)에 도시된 바와 같이 상기 얇은 산화막(2)을 제거한 후, 게이트산화막(6)과 게이트전극 형성용 도전층(7)을 차례로 형성한다.

다음에 제2도(f)에 도시된 바와 같이 도전층(7)을 사진식각공정을 통해 패터닝하여 게이트전극(7)을 형성한다.

상술한 종래기술에 있어서는 상기 필드산화막 하부에 불순물 주입층을 형성하는 공정에서 채널영역에 깊은(Deep) 이온주입이 행해지게 되므로 채널의 깊은 이온주입이 불필요한 경우에도 채널 이온주입이 행해지게 되어 기판 농도가 증가하게 되고 이로 인해 전류 구동능력이 저하되고 바디효과(Body effect)가 증가하는 문제가 발생하게 된다.

또한 필드산화막의 엣지(Edge), 즉, 활성영역의 근방에도 이온주입이 행해지므로 상기 제1도의 종래기술에서와 같은 MOSFET의 좁은 폭 효과가 발생하게 된다.

본 발명은 상술한 문제를 해결하기 위한 것으로, 반도체소자의 특성을 향상시키는데 적당하도록 한 반도체장치의 소자격리방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 반도체장치 소자격리방법은 반도체기판(1)상에 얇은 산화막(2)과 산화방지층(3)을 차례로 형성하는 공정과, 상기 산화방지층(3)을 활성영역패턴으로 패터닝하는 공정, 필드산화막(5)을 성장시키는 공정, 상기 산화방지층(3) 및 얇은 산화막(2)을 제거하는 공정, 게이트절연막(6), 도전층(7), 이온주입방지층(9)을 차례로 형성하는 공정, 상기 이온주입방지층(9) 및 도전층(7)을 게이트전극패턴으로 패터닝하는 공정, 및 필드이온주입을 행하는 공정으로 이루어지는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

제3도에 본 발명에 의한 반도체장치 소자격리방법을 공정순서에 따라 도시하였다.

먼저, 제3도(a)에 도시된 바와 같이 반도체기판(1)상에 얇은 산화막(2)을 형성한 후, 이위에 산화방지층으로서의 질화막(3)을 형성한다.

이어서 제3도(b)에 도시된 바와 같이 상기 질화막(3)을 활성영역패턴으로 패터닝한다. 이때, 상기 제1도에서와 같이 소자격리를 위한 필드이온주입공정은 실시하지 않는다.

다음에 제3도(c)에 도시된 바와 같이 상기 활성영역의 질화막은 산화마스킹층으로 이용하여 국부산화공정을 실시하여 소자격리영역에 필드산화막(5)을 성장시킨다.

이어서 제3도(d)에 도시된 바와 같이 상기 질화막(3) 및 얇은 산화막(2)을 제거한 후, 필드이온주입을 하지 않은 상태에서 게이트산화막(6)과 게이트전극 형성용 도전층(7) 및 이온주입방지층으로서의 CVD(Cbemical-Vsper Deposition)산화막)(9)을 차례로 형성한다.

다음에 제3도(e)에 도시된 바와 같이 사진식각공정을 통해 상기 CVD산화막(9) 및 도전층(7)을 소정의 게이트전극패턴으로 패터닝하여 게이트전극(7)을 형성한 후, 필드이온주입을 행하여 필드산화막 하부에 불순물주입층(4)을 형성한다. 이때, 상기 CVD산화막(9) 및 게이트전극(7)에 의해 채널영역 및 소자격리영역(필드산화막) 엣지부분에 필드이온주입이 되는 것이 바람직하게 된다.

이상 상술한 바와 같이 본 발명에 의하면, 게이트전극의 바깥쪽으로 필드이온주입이 이루어지므로 필드 이온주입된 불순물의 잠식(Encroachment)에 의한 MOSFET의 좁은 폭 효과를 감소시킬 수 있다.

또한 필드 산화막 형성후에 필드이온주입이 행해지므로 필드산화막 형성시의 불순물(N채널의 경우에 있어서의 보른) 재분포에 따른 기판 표면에서의 불순물 공핍화에 의한 소자격리 효과가 저하되는 것을 방지할 수 있다.

그리고 채널영역의 이온주입공정과 필드이온주입공정을 따로 행할 수 있으므로 소자특성을 조절하는 것이 용이해진다.

따라서 반도체소자의 특성을 개선시킬 수 있게 된다.

Claims (1)

1. 반도체기판(1)상에 얇은 산화막(2)과 산화방지층(3)을 차례로 형성하는 공정과, 상기 산화방지층(3)을 활성영역패턴으로 패터닝하는 공정, 필드산화막(5)을 성장시키는 공정, 상기 산화방지층(3) 및 얇은 사니화막(2)을 제거하는 공정, 게이트절연막(6), 도전층(7), 이온주입방지층(9)을 차례로 형성하는 공정, 상기 이온주입방지층(9) 및 도전층(7)을 게이트전극패턴으로 패터닝하는 공정, 및 필드이온주입을 행하는 공정으로 이루어지는 것을 특징으로 하는 반도체장치의 소자격리방법.