JP3527247B2 - マスク数を低減したｍｏｓゲートデバイスの製造プロセス - Google Patents

マスク数を低減したｍｏｓゲートデバイスの製造プロセス

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Description

【発明の詳細な説明】 発明の背景 本発明は、パワーゲートデバイスの製造工程に関し、
特に、低減されたマスク数と一回だけの厳格なアライメ
ント工程を用いた工程による上記デバイス製造用の新し
い工程に関する。
MOSゲートデバイスは当業者によく知られており、米
国特許5,008,725に示されたパワーMOSFETのようなデバ
イスを含み、同様に、1997年８月29日付けの米国特許5,
661,314に示されたパワーIGBTのようなIGBTを含む。
上記デバイスの製造工程は、多数のフォトリソグラフ
ィックマスキング工程および厳格なマスクアライメント
工程を含み、それらはそれぞれ余分な製造時間と費用を
必要とし、デバイス欠陥となりうる源を形成する。上記
デバイスの製造に必要とされるマスクおよびアライメン
ト工程の数の低減は望ましく、製造歩留りを改善し、製
造コストを低減する。
米国特許5,302,537は、パワーMOSFETの製造工程につ
いて述べ、そこでは穴部がソース領域の中央を通って下
方のベース領域の中へ形成される。金属が上記穴部に入
れられ、ソースとベースを接続する。しかしながら、そ
れらの領域は、上記穴部の壁面の周囲領域においてのみ
接続される。従って、上記ソースおよびベース間の低抵
抗で信頼性のある接続は、大量生産工程で製造するのが
困難である。
本発明は、MOSゲートパワーデバイスの製造に必要な
マスクの数を、３つに低減する新しい製造工程を提供す
る。
発明の概要 本発明によれば、Ｎチャネルデバイスでは、第１のマ
スクが、デバイスの各セルのＰ型ボディを限定し、同様
にＰ型ボディ領域中に配置されたソース領域を限定す
る。上記デバイストポロジは、セル状であると同様に櫛
状であっても良い点に注意すべきである。また、ボディ
領域は、時々、MOSFETセルのチャネル領域として言及さ
れることも注意すべきである。それから、第２のマスク
が、上記デバイスの各セルまたはストリップのN+領域上
の小さな中央部分のアライメントのために用いられ、異
方性の酸化物のエッチングにより上記デバイスを覆う酸
化物レイヤに開口部を形成し、該開口部はシリコンの表
面に達する。続いて、異方性のシリコンエッチングによ
り、上記N+領域の中央のシリコンの表面に浅い穴部を形
成する。上記穴部は、N+領域を横切り、下方のＰ型チャ
ネルまたはボディ領域に達するのに十分な程度に深い。
コンタクトマスクである上記第２のマスクのアライメン
トは、工程中で唯一の厳格なアライメントである。
この異方性のシリコンエッチングに続いて、上記ゲー
ト酸化物および該ゲート酸化物上の保護のための低温酸
化物をアンダーカットする等方性エッチングが行われ、
これにより上記チップのシリコン表面で肩部が露出さ
れ、該肩部は、N+セル領域中にエッチングされた開口部
を囲む。
その後、金属であることが好ましいコンダクティブレ
イヤが上記チップ（または複数の上記チップを含むウエ
ハ）の表面上に堆積され、上記金属は上記穴部をN+領域
まで満たし、これにより下方のＰボディ領域に接続さ
れ、また、シリコン表面で上記N+ソース領域を囲む肩部
にも重なる。その結果として、N+ソースおよび下方のＰ
領域に対して良好なコンタクトが形成される。P+下方ボ
ディ領域とN+ソース領域との間のこのコンタクトは、MO
Sゲートデバイスの各セル構造に本質的に現れる寄生NPN
トランジスタの短絡のために好ましい。第３のマスク
は、上記金属をパターニングするために用いられ、続い
てシンタおよび裏面金属形成が行われる。このように、
製造工程が、コンタクトマスクの唯一の厳格なアライメ
ントを伴った単に３つのマスク工程に低減される。
代わりの工程では、上記下方ゲート酸化物および低温
酸化物上のコンタクト金属のステップカバレジを改良す
るために、上述のシリコンエッチング工程でフォトレジ
ストシャドウマスクが用いられる。第１に、上記低温酸
化物およびゲート酸化物部分は等方性エッチングされ、
上記フォトレジスト開口部より広いシリコン表面部分が
露出される。このエッチングは、幾分テーパ状の酸化物
サイドウォールを残す。次に、フォトレジストをシャド
ーマスクとして用いた異方性プラズマエッチングが、良
く知られた種類のCl2プラズマエッチングにより行われ
る。この工程は、上記N+ソースを通って上記P+ベースま
で穴部のエッチングを行い、これは上記フォトレジスト
開口部と同じ部分である。このように、上記元のN+表面
の部分が、アルミニウムコンタクト金属を受けるために
露出したまま残される。
上記デバイスを完成するために、上記ゲート金属とゲ
ートポリシリコン電極の間を接続することが必要であ
る。これは、上記ソースやボディ領域への接続と同じマ
スク工程で行われる。このことは、上記シリコンの穴部
と同時に、ポリシリコン中に穴部がエッチングされるこ
とを意味する。それゆえに、上記シリコンエッチング深
さをコントロールし、上記P+ボディ領域を露出させ、上
記ポリシリコンレイヤの部分を残すことが必要となる。
また、エッジ構造を、所望の阻止電圧に耐えることが
できるように形成することも必要とされる。好ましいエ
ッジ構造は、一連のポリシリコンリングおよび間隔を使
った構造である。各ポリシリコンリングを、上記活性部
分側の隣接する間隔中の拡散まで短くすることにより、
そのような構造を得ることが可能である。
本発明の他の重要な特徴は、上記ソースと同じ窓中に
多量のボディ注入（インプラント）を、上記ソースより
深く注入することによっても成し遂げられる。これは、
上記ソースが、ほとんど完全に、多量にドープされたボ
ディ領域によって囲まれることとなる。これは、更にパ
ンチスルーブレイクダウンおよびドレイン−ソースリー
クを防ぎ、また、各セルのエッジから中央のコンタクト
部分までのボディ中の極めて低い抵抗パスを形成する。
拡散パラメータは、小さな少量のドープがなされたボデ
ィ領域が表面に直接隣接し、反転チャネルを形成するよ
うに調整することができる。
本発明の更なる具体例としては、ボディ領域が、上記
ボディ領域を上記ソースと同じ深さまたはより深い第１
の深さまで注入する１回の注入およびドライブで形成さ
れ、その後に、ソース領域を浅い深さに注入する。双方
の注入は同じマスク窓を用いて行われる。これらの２つ
の領域は、その後アニールされ、これによりドライブさ
れ、即ち、上記ボディ領域は約975℃で３時間アニール
され、約１−２ミクロンの深さが得られ、一方、上記ソ
ース領域は約975℃で約１時間アニールされ、単に約0.3
ミクロンの深さになる。このように、完全なセルを、単
に２回の注入を用いるだけで形成することができる。そ
の後、前に述べたように、製造工程が完了する。
更なる具体例では、多量のベースコンタクト注入が、
ポリシリコン窓の代わりにコンタクト窓を通して行われ
る。これは、上記穴部がシリコン中にエッチングされ、
上記ボディ領域が露出した後で、金属がウエハ上に堆積
される前に行われる。注目すべきは、金属とボディ領域
の間の低いコンタクト抵抗を得るために、金属形成に先
だって注入後にアニールが必要とされないことである。
これは、約420℃でのシンタが、十分なドーパントを得
るのに十分であり、この温度が上記金属が堆積された後
に許容するのに十分低い温度だからである。
本発明の他の特徴および長所は、図面に従って述べる
本発明の以下の記述から明らかになるであろう。
図面の簡単な説明 図１は、酸化物層、ポリシリコン層およびホトレジス
ト層が形成された後のシリコンウエハーのチップ部分を
示す断面図である。
図２は、図１の構成において、第１マスク工程が行わ
れてホトレジスト層に対称的な構成で複数のスロットま
たは開口が形成された後の状態を示す。
図３は、図２の構成において、ホトレジスト層の開口
を介して露出されるポリシリコン領域およびゲート酸化
物領域を除去した状態を示す。
図４は、図３の構成において、ポリシリコンの窓部を
通してP+をインプラントする工程後の状態を示す。
図５は、図４の構成において、ホトレジストが除去さ
れ、上記P+のインプラントが行われて比較的軽くドープ
された深いＰ領域を形成した後の状態を示す。
図６は、図５と同様であるが、ポリシリコンゲートに
よって形成されたマスク開口を介してインプラントされ
たP+およびN+のインプラント層が示されている。
図７は、図６の構成において、デバイスの表面全体に
低温酸化物が堆積され、図６のP+およびN+インプラント
領域内での駆動後の状態を示す。
図８は、図７の構成で、ウエハー中の各N+領域上方に
中央開口を形成する第２マスク工程およびシリコンウエ
ハーの表面に対する低温酸化物およびポリシリコン層の
非等方性エッチング後の状態を示す。
図９は、図８の構成で、非等方性シリコンエッチング
を行い、N+層を介して凹部カッティングを形成し、次い
でLTOおよびゲート酸化物をアンダーカットする等方性
酸化物エッチングを施した状態を示す。
図10は、図９の構成で、ホトレジストを取り、アルミ
ニウムのようなソース金属を付けた状態を示す。
図11は、図８の工程に続く工程を改善するために使用
される修正方法を示し、そこでは低温酸化物の等方性エ
ッチングが行われている。
図12は図10の構成においてシャドウマスクとしてホト
レシジストを使用し、シリコンエッチング実施した後の
状態を示す。
図13は図12の構成で、改善工程でホトレシジストの除
去および構造の金属化後の状態を示す。
図14は図３の工程に続き、第１マスクにより形成され
た開口を通してP+およびN+インプラントを形成する改善
方法を示している。
図15は図14の構成で、P+本体およびN+ソース領域を有
するセルまたはストリップを形成する接合アニール後の
状態を示す。
図16はP+拡散をコンタクトマスクを介して形成した本
発明の他の具体例を示す。
図面の詳細な説明 次に述べる本発明に係る好ましい具体例についての説
明では、ＮチャンネルパワーMOSFETデバイスの製造に関
して記述する。しかしながら、例えば、Ｎチャンネル又
はチャンネルのIGBTやMOSゲートサイリスタ等のどのよ
うなMOSゲートデバイスの製造に対しても使用するため
に、同様のマスク数減少プロセスを変形して使用するこ
とが可能である。これらの図面の中において、明らかな
形態は、敢えて、記載はしていないが、使用されるべき
形態は、好ましくは特許5,008,725に示されているよう
な六角形セルであることを注記しておく。しかしなが
ら、そのプロセスが、線上かオフセットされているかに
拘わらず、櫛状構造と同様に、例えば、正方形又は長方
形セルなどのような多角形構造を有する構造にも等しく
適用できることは、その技術における熟練した人々にと
っては明白であろう。またさらに、デバイスの終端構造
は示されていないが、いずれかのMOSゲートデバイスに
通常使用されている終端が、ここにおいても使用するこ
とができることを、注記しておく。
最初に図１について説明する。反復構造を有するウエ
ハ又はチップの、クロスセクションの中に示される極め
て少ない要素の微細部分が示されている。ウエハは、ど
のような要求サイズであってもよく、多くのチップに分
割されるであろう。ここに示す本発明に係る好ましい具
体例の記述において、“チップ”という言葉と“ウエ
ハ”という言葉は、しばしば交互に置き換えて使用され
る。
図１は、単結晶シリコンからなるN-ボディ30を有する
ウエハを示す。そのN-ボディ30は、N+基板（図示せず）
上にエピタキシャル成長させて形成してもよい。ドレイ
ン（又はアノード）コンタクトは、N+基板に接続しても
よく、チップのどちらかの表面に接続してもよい。その
エピタキシャル成長して形成されたボディは、最終的に
形成されるデバイスの降伏電圧に依存する厚さと抵抗率
を有する。
本発明に係るプロセスにおける第１ステップは、シリ
コン30上の絶縁層31の形成であり、層31は、200〜1,500
オングストロームの間の、最終的に形成されるデバイス
に要求されるスレッショルド電圧に対応した厚さの熱成
長された二酸化ケイ素で構成することができる。酸化層
31は、例えば、7,500オングストロームの厚さを有し、
種々の好ましい方法で形成されるポリシリコン層32によ
って覆われる。好ましくは、ポリシリコンは、埋め込み
又は連続CVDドーピング工程で砒素が大量にドープされ
る。ポリシリコン層32上には、適当なフォトレジスト層
33が形成される。
次の図２に示すように、フォトレジスト33は、適当な
フォトリソグラフィクマスク工程でパターンニングさ
れ、フォトレジストをポリシリコン層32の表面まで貫通
する開口34,35が形成される。もし、セルラー状の形態
が選択されれば、各開口34,35は、側面から側面までの
寸法が約５−10μｍであり、中心と中心との間隔が電圧
とフォトリソグラフィーの能力に依存する六角形又は正
方形等のいずれかの要求される多角形形状を有する数千
個の同一の対称開口の内の１つである。しかしながら、
もしその形態が、櫛状が選択されるならば、開口34,35
は、平行に延ばされた細長いものであってもよい。
図２のフォトレジスト層33における開口形成に続い
て、露出したポリシリコンをエッチングするために、図
３に示すように、異方性エッチが用いられる。好ましく
は、異方性ポリシリコンエッチは、フォトレジストをア
ンダーカットすべきではない。なぜなら、下に続く埋め
込まれた領域は、フォトレジストによるよりは、ポリシ
リコンによって境界を定めるべきだからである。エッチ
ングは、ウエハ上のいずれか部分においてゲート酸化膜
が除去されてしまう前に止めるために精選される。ポリ
シリコンの側壁は、可能な限り垂直に近付けるべきであ
る。これは、深い注入ボディ領域の境界を精度よく定め
るために重要である。
その後、必要ならば、等方性のウエットエッチで、下
に位置する露出された二酸化シリコンを除去してもよ
い。使用される異方性及び等方性エッチングは、通常の
これらの技術として十分に知られたものであり、重要で
ないこれらの工程では、いずれをも選択することができ
る。しかしながら、このプロセスのこの工程では、損な
われていないゲート酸化膜を残すことも、また薄いゲー
ト酸化物を貫通する十分なエネルギーで、次の注入プロ
セスを実行することもまた可能であることを注記してお
く。
その後、図４に示すように、注入種として硼素を用
い、80kVにおいて、３−8E13のドーズ量で注入が実行さ
れる。この注入によって、フォトレジスト33と酸化膜31
における露光開口の底の下方にＰ型領域40,41を形成す
る。
この注入作業後、図５に示すように、フォトレジスト
33が剥がされ、1.0〜2.0μｍの深さに到達するようにP+
注入部40と41を1175℃の温度で30−60分さらす。他の注
入エネルギーと拡散時間及び深さは、形成したいデバイ
スのタイプに応じて設計者によって選択される 次のプロセスにおいて、図６に示すように、砒素又は
リンの比較的高い、例えば1E16のドーズ量で窓34,35を
介して、120keVの注入エネルギーで注入される。例え
ば、砒素の種が使用されたとすると、それは950℃の温
度に、１時間さらされる。この時間の間に、低温酸化膜
の堆積の前にポリシリコンを覆うために、ポリシリコン
の側壁に薄い酸化物（図示せず）が成長される。その
後、P+硼素が1E15のドーズ量で注入エネルギー80〜120k
Vで、窓34,35を介して注入される。N+層50は、P+層51よ
り、設計者によって選択された量、及び種とドーズ量に
よって決定された量だけ浅くなるであろう。
その後、図７に示すように、低温酸化物（“LTO"）か
らなる層60が、図６のウエハの表面の上に0.6μｍから
0.8μｍまで堆積される。そのLTOの堆積条件は、約425
℃における酸素によるシラン分解反応を使用する。厚さ
は、ゲートソース間のオーバーラップキャパシタンス
と、許されるパターンニングと良好なステップ範囲との
間のショーツ（shorts）とが最小になるように、決定さ
れる。
LTO層60の堆積後、N+及びP+領域50及び51は、975℃の
温度に30分間さらされる。それから、これの接合部を、
N+領域に対して約0.3μｍの深さまで、P+領域に対して
は１μｍの深さまで動かす。LTO層60の堆積後動かすこ
とによって、そのLTO層は移動条件下で高密度化され
る。
この作業で、示された２つのセルに対する環状のチャ
ンネル領域55,56を作製する。これらのチャンネル領域
は、各セルに対応したポリシリコンゲートの境界を定
め、ポリシリコンに対するゲート位置の関係に基づいて
転化することができる、それぞれのポリシリコン層32の
セグメントの下に位置する。そのポリシリコン層32は、
もしセルが多角形形状であれば、セル間に格子形状を有
する。この格子は、側方又は端に、セルの中の下方に位
置するチャンネル領域上に横たわるであろう。
拡散パラメータを適切に選択することにより、実質的
にスレッショルド電圧を変化させるのに十分な量のP+ド
ーパントがチャンネル領域の表面に到達することを防止
できる。プロセスは、注意深く制御することで、P+概略
ピークチャンネルドーピングに達するまで分布させるよ
うに設計することができる。これによって、最もよくパ
ンチスルーを防止でき、最も短いチャンネルが提供でき
る。これは、可能な限り垂直に近付ける大変注意深いポ
リシリコン側壁外形の制御を必要とする。
その後、図８に示すように、新しいフォトレジスト層
70が、LTO層60の上に塗布され、そして、フォトレジス
ト層70が、第２及びコンタクトマスクステップによっ
て、個々のセルの軸に又は櫛状の形状が使用される場合
はストリップの長さに沿って位置するよく配列された小
さな中央開口を形成するためにパターンニングされる。
これは、新しい構成における唯１つの厳格なアライメン
ト工程である。もしセル構造が使用されるなら、フォト
レジスト70における開口は、1.5から２μｍの直径を有
する。この寸法は、フォトリソグラフィープロセスと金
属−シリコン接触システムとに依存する。フォトレジス
ト中に開口が形成された後、シリコン表面に到達する中
央開口を開けるために、異方性酸化物エッチングを用い
てLTO層はエッチングされる。
その後、図９に示すように、露出したシリコン表面を
エッチングする異方性エッチングが行われ、それにより
上記シリコン表面にN+層51を貫通しP+層50に到る孔が各
セル毎に形成される。すなわち、塩素化学異方性エッチ
ングを用いることにより、シリコンの約0.4ミクロンが
表面から除かれ、領域40及び41のそばに形成されたセル
の中央に窪み又は開口80及び81が形成される。
そして、また図９に示すように、上記シリコンウエハ
は、上記LTOを直径82及び83まで後退させるアンダーカ
ットを行う等方性ウェットエッチングに曝される。これ
を行うことで、六角形又は多角形セルには、開口80及び
81の周囲に広がるシリコンチップの表面のショルダーが
露出する。
本発明の好適な具体例においては、上記LTOのゲート
酸化物にアンダーカットを形成するウェットエッチング
は、２〜５分間のウェット６対１（6to1）バッファ酸化
物エッチングである。これは、ソース領域との接触に低
い抵抗を生じさせるのに十分な、巾が約２〜５ミクロン
のショルダーを作りだす。
その後、図10に見られるように、フォトレジスト70は
取り除かれ、ソースメタル84、例えばアルミニウムがデ
バイスの全表面に堆積する。上記アルミニウムは開口80
内を満たし、図９及び10におけるアンダーカット82及び
83により形成された露出したシリコンショルダーの上に
横たわるであろう。すなわち、上記ソースメタル84は、
各セル内にてＰ及びＮ領域の間を意図的に短くさせるた
めに、自動的に下方Ｐ領域50をN+領域51と接続する。
図10に示される構造は、完全なMOSFETセル構造（又は
櫛状構造、仮にそれが選ばれた場合）を作りだし、デバ
イスの加工における残りの工程は、パターニングゲート
とソース電極接続領域のための通常の厳格でないマスク
と、絶縁スクラッチ層などにおける開口窓のための付加
的なマスクを含んでいる。基礎的なプロセス工程は、唯
一の厳格なアライメントを持つMOSゲートデバイスの製
造に、スクラッチマスクを勘定にいれないで３つのマス
クのみが要求される。
図10のデバイスを完成させるために、ドレイン接触が
必要となることも注目すべきことである。このドレイン
接触は、通常の方法においてウエハのボトムに置くこと
ができ、又は所望によりウエハのトップに置かれ、特許
5,191,396に開示されている如きシンカー（sinker）や
埋設層などによりセル40と41の間の通常の伝導領域に接
続することができる。また、デバイスがIGBTとして作ら
れるなら、通常の薄いN+バッファ層とP+ボトム層は従来
の方法にてウエハ構造の底に付加されることも注目すべ
きことである。
図11は本発明の方法の第２の具体例を示すもので、図
８の工程に続いて、上記LTOが、開口の壁に対し半径カ
ーブ90を形成するために、等方性エッチングによりエッ
チングされている。このエッチングは、６対１（6to1）
バッファ酸化物エッチングで約８分間行うことができ
る。上記カーブのアンダーカットの正確な寸法は、ボト
ムにおいては約0.5ミクロンであり、LTO層のトップにお
いては約１ミクロンであろう。
その後、図12に示すように、前の等方性エッチングに
よりアンダーカットされたフォトレジスト層の突出部
は、塩素プラズマを用いる異方性プラズマエッチングに
てシャドウマスクとして用いられる。この異方性プラズ
マエッチングはセルの中心開口95を形成するもので、上
記中心開口は0.4ミクロンの深さを有するが、P+領域に
届くとともに中まで切れ込むに十分に深いものである。
上記LTO層60における緩やかなカーブ90と、上記シリ
コンにおける縮小された直径の開口95は、アルミニウム
電極が後で形成される滑らかな表面を与える。すなわ
ち、アルミニウムは鋭角には良好にカバーしないことは
よく知られており、アルミニウム工程取り扱い範囲を改
善するために表面に緩やかな曲率を持たせることが好ま
しいのである。それは、まさに図12に示される方法工程
により創造された作用である。
図13に示すように、フォトレジスト70は取り除かれ、
アルミニウム接触層98が表面に堆積され、しかも上記LT
Oにおける緩やかなカーブがアルミニウム電極のための
より良い工程取り扱い範囲をより容易に提供することに
なる。アルミニウム電極がP+領域50とN+領域51との間を
自動的に接触させていることも注目すべきことであり、
すなわち、これら２つの層の望ましい短縮がそれらの中
央にて成し遂げられているのである。
図14及び15は、本発明の更なる具体例を示しており、
図３の工程に続いて、究極のセル又は櫛状領域を作製す
るのに用いられる接合が、２つのインプラントにより形
成されるもので、そのインプラントは、酸化物31にて開
口34及び35にP+領域100及び101を形成する、120kVで3E1
4の第１の窒素インプラントである。フォトレジストは
取り除かれ、それからその領域は約１時間1050℃でアニ
ールされる。そして、120kVで1E16でのヒ素又はリンの
インプラントは、開口34及び35に層102及び103をそれぞ
れ形成する。インプラントに続いて、フォトレジスト層
が取り除かれ、LTO層120が堆積され、ソースインプラン
トが約１時間975℃でアニールされる。この工程は、P+
領域110を約1.4ミクロンにし、N+領域111を約0.3ミクロ
ンにする。
その後、上記２つの接合を含むウエハは、前述したよ
うに処理される。デバイスの表面におけるチャンネル領
域中のP+領域は、適切にコントロールされるのであれば
比較的低いＰタイプ濃度を有することができ、すなわち
容易に逆転可能なチャンネル領域となりうる。
次の図16について説明する。ここには、本発明の別の
具体例が示されていて、図９に示す手順に従って作製さ
れたデバイスが示されているが、P+領域51がポリシリコ
ン窓34,35を介して形成されていない。そのかわり、図1
6に示すように、ボディー領域40と41の表面を露出させ
るためにエッチングされたホール80と81がエッチングさ
れた後に、大量にドープされたP+コンタクト領域120と1
21が、コンタクトマスクを介して形成されている。その
構造は、図10から図13に示されているような手順に従っ
て作製される。意外なことに、領域120と121の注入に続
いていかなるアニールも必要としない。これは、約420
℃におけるその堆積後の、金属84（図10）の連続焼結
が、ドーパントが活性化するのに十分だからであり、そ
の温度が図10のように金属が堆積された後、耐え得る十
分低いからである。
本発明は、特別の具体例に関して記述されているけれ
ども、多くの他の変形例や修正又は他の用途があること
は、この技術分野において熟知されたものには明白であ
る。従って、本発明は、ここに開示したものに限定され
るわけではく、添付した請求の範囲による。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 キンザー，ダニエル・エム アメリカ合衆国90245カリフォルニア州 エル・セグンド、ロミータ・ストリート 813番 (56)参考文献 特開 平１−80078（ＪＰ，Ａ) 特開 平３−290934（ＪＰ，Ａ) 特開 昭61−84864（ＪＰ，Ａ) 特開 平３−214740（ＪＰ，Ａ) 特開 平３−50836（ＪＰ，Ａ) 特開 昭60−186068（ＪＰ，Ａ) 特開 昭58−153368（ＪＰ，Ａ) 特開 平３−175643（ＪＰ，Ａ)

Claims (7)

    (57)【特許請求の範囲】
  1. 【請求項１】MOSゲート半導体デバイスの製造方法であ
    って、 ａ）シリコン基板上にゲート絶縁材層を形成し、該ゲー
    ト絶縁材層の上にポリシリコン層を形成し、該ポリシリ
    コン層の上に第１ホトレジスト層を形成し、該ホトレジ
    スト層に第１ホトリソグラフ工程を使用して多数の間隔
    をおいた開口を形成して上記ポリシリコン層を部分的に
    露出させ、 ｂ）上記第１ホトレジスト層の複数の間隔をおいた開口
    を介して露出されるポリシリコン層の部分をエッチング
    して上記シリコン基板の表面上に位置する上記ポリシリ
    コン層の対応する領域を除去し、 ｃ）上記ポリシリコン層中の上記複数の開口の夫々すべ
    てに対応し、その下部に位置する上記シリコン基板の表
    面領域に第１導電型の不純物を導入して、上記第１導電
    型の不純物が多量にドープされた第１拡散領域を形成
    し、 ｄ）上記第１の導電型と反対の導電型の第２導電型の不
    純物を上記シリコン基板の表面領域に導入し、上記シリ
    コン基板の表面領域の各々において上記第１拡散領域は
    第２拡散領域よりも小さい最終深さを有する、上記第２
    導電型の不純物が多量にドープされた第２拡散領域を形
    成し、 ｅ）上記MOSゲート半導体デバイスの上面に第２絶縁層
    を堆積させ、上記第２絶縁層上に第２ホトレジスト層を
    形成し、上記第１ホトリソグラフ工程と一致した第２ホ
    トリソグラフ工程により上記第２ホトレジスト層に複数
    の中央開口を形成する方法であって、 その各々は上記ポリシリコン層の複数の開口の各々に対
    し実質的に中央に位置し、かつ、上記複数の中央開口は
    上記第１拡散領域の各々の横幅よりも小さい横幅を有
    し、 ｆ）該方法は、更に、上記第２ホトレジスト層の複数の
    中央開口を介して露出される上記第２絶縁層のある部分
    をエッチングして、上記第２絶縁層に開口を形成し、上
    記第２絶縁層の上記開口は上記シリコン基板の表面の平
    面に対して実質的に垂直な側壁を有し、上記シリコン基
    板の対応する下方の第２表面領域を露出させ、 ｇ）上記シリコン基板の第２表面領域に上記第１拡散領
    域の深さよりも大きい深さまで凹部をエッチングし、上
    記側壁をエッチングして上記シリコン基板の第２表面領
    域を取り囲む第２絶縁層にアンダーカット部分を形成
    し、上記シリコン基板の表面のアンダーカット部分に隣
    接するシリコン基板の表面部分を露出させ、該表面上に
    導電層を堆積させることにより該導電層を上記凹部の底
    部に位置する第２拡散領域に接触させると共に、上記凹
    部の上部および上記アンダーカット部分に隣接した上記
    シリコン基板の表面領域の露出部分の上記第１拡散領域
    に接触させる方法であって、 上記第２拡散領域の各々は、該第２拡散領域の各々を取
    り囲む上記シリコン基板の部分より相対的に多量にドー
    プされ、更に、上記第２拡散領域の各々は、上記第１拡
    散領域と共通の（common）境界部を有して、該第１拡散
    領域の各々を取り囲むことを特徴とするMOSゲート半導
    体デバイスの製造方法。
  2. 【請求項２】上記第２表面領域の上記凹部が異方性エッ
    チングで形成され、上記第２絶縁層の上記アンダーカッ
    ト部分が等方性エッチングで形成されることを特徴とす
    る請求項１に記載の方法。
  3. 【請求項３】上記中央開口の下部の上記第２絶縁層の領
    域が、上記第１ホトレジスト層の下部の上記第２絶縁層
    をアンダーカットしない異方性エッチングによりエッチ
    ングされ、上記中央開口の側面を実質的に垂直とするこ
    とを特徴とする請求項１に記載の方法。
  4. 【請求項４】MOSゲート半導体デバイスの製造方法であ
    って、 ａ）シリコン基板上にゲート絶縁材層を形成し、該ゲー
    ト絶縁材層の上にポリシリコン層を形成し、該ポリシリ
    コン層の上に第１ホトレジスト層を形成し、該ホトレジ
    スト層に第１ホトリソグラフ形成工程を使用して多数の
    間隔をおいた開口を形成して上記ポリシリコン層を部分
    的に露出させ、 ｂ）上記第１ホトレジスト層の複数の間隔をおいた開口
    を介して露出されるポリシリコン層の部分をエッチング
    して上記ポリシリコン層中の複数の対応する開口を形成
    する方法であって、 該ポリシリコン層の上記複数の開口は上記シリコン基板
    の表面の平面に対して実質的に垂直な側壁を有し、 ｃ）該方法は、更に、上記ポリシリコン層中の上記複数
    の開口の夫々すべてに対応し、その下部に位置する上記
    シリコン基板の表面領域に第１導電型の不純物を導入し
    て、上記第１導電型の不純物が多量にドープされた第１
    拡散領域を形成し、 ｄ）上記第１の導電型と反対の導電型の第２導電型の不
    純物を上記シリコン基板の表面領域に導入し、上記第２
    導電型の不純物が多量にドープされた第２拡散領域を形
    成する方法であって、上記シリコン基板の表面領域の各
    々において上記第１拡散領域は第２拡散領域よりも小さ
    い最終深さを有し、 ｅ）上記第１及び第２拡散領域を形成する前に、上記第
    ２導電型の不純物を導入して、該第２拡散領域より深く
    て広い、かつ該第２拡散領域より低濃度の第３拡散領域
    を形成する方法であって、 上記第２拡散領域の各々は、該第２拡散領域の各々を囲
    む上記第３拡散領域よりずっと多量にドープされ、上記
    第２拡散領域の各々が、上記第１拡散領域と共通の境界
    部を有して、該第１拡散領域の各々を取り囲むことを特
    徴とするMOSゲート半導体デバイスの製造方法。
  5. 【請求項５】更に、上記第１導電型不純物の導入工程、
    及び上記第２導電型不純物の導入工程に先立って上記第
    １ホトレジスト層の除去工程を含み、上記ポリシリコン
    層の残った部分が、上記不純物の導入を遮蔽することを
    特徴とする請求項１又は４に記載の方法。
  6. 【請求項６】上記第１及び第２拡散領域の形成に先立っ
    て、上記第２導電型の不純物を導入して、該第２拡散領
    域より深くて広く、かつ低い濃度を有する第３拡散領域
    を形成する工程を含むことを特徴とする請求項１に記載
    の方法。
  7. 【請求項７】略450℃より低い温度で上記導電層を焼成
    する工程を含むことを特徴とする請求項６に記載の方
    法。
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