JPH0685266A - パワーｍｏｓｆｅｔの製造方法 - Google Patents

Abstract

(57)【要約】 【目的】パワーＭＯＳＦＥＴの製造方法において、マス
ク工程などの位置合わせの精度を向上すること。 【構成】半導体基体（１１）の表面にゲート絶縁膜（１
２Ａ），ゲート電極（１３）及び逆導電型の拡散領域層
（１４）を形成し、逆導電型の拡散領域層（１４）の表
面に一導電型の領域層（１５）を形成する。全面に第２
の絶縁膜（１６）を形成したのちに、該第２の絶縁膜
（１６）表面の一導電型の領域層（１５）上に、耐エッ
チング性膜（１７）を選択形成し、耐エッチング性膜
（１７），ゲート絶縁膜（１２Ａ）及び層間絶縁膜（１
６Ａ）をマスクにして、一導電型の領域層（１５）の一
部をエッチング・除去して一導電型のソース領域層（１
５Ａ）を形成する。絶縁膜（１２Ａ）及び層間絶縁膜
（１６Ａ）をエッチングして該ゲート絶縁膜（１２Ａ）
及び層間絶縁膜（１６Ａ）の端部を後退させ、ソース領
域層（１５Ａ）の表面を露出する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマスク工程の位置合わせ
の精度向上を図ったパワーＭＯＳＦＥＴの製造方法に関
する。

【０００２】

【従来の技術】以下で、従来例に係るパワーＭＯＳＦＥ
Ｔの製造方法について図面を参照しながら説明する。ま
ず、共通ドレインとなり、裏面に不図示のＮ⁺ 型層を有
するＮ^- 型シリコン基板（１）を熱酸化して熱酸化膜
（２）を形成する。そして熱酸化膜（２）上にノンドー
プのポリシリコン層をＣＶＤ法によって形成し、その上
にレジスト膜を形成する。次に該レジスト膜をパターニ
ングしてレジストパターンを形成し、これをマスクにし
てポリシリコン層をエッチング・除去し、ゲート電極
（３）を形成する。次いで、ゲート電極（３）をマスク
にしてボロン（Ｂ）を表面からイオン注入し、チャネル
領域層となるＰ型拡散領域層（４）を形成する（図１
０）。

【０００３】次に、その上にフォトレジスト膜を形成
し、パターニングすることで、Ｐ型拡散領域（４）表面
の中央の領域に、第１のレジストパターン（５Ａ）を選
択形成し、それをマスクにして燐（Ｐ）を表面からイオ
ン注入してＮ⁺ 型ソース領域層（５）を形成する（図１
１）。次いで、第１のレジストパターン（５Ａ）を剥離
した後に、ＰＳＧ（Phospho-Silicate Glass）膜（６）
を常圧ＣＶＤ法によって形成し、その上にフォトレジス
ト膜を形成し、パターニングすることで、のちにコンタ
クトホールを形成する領域に開口部（７Ａ）を有する第
２のレジストパターン（７）を形成する（図１２）。

【０００４】次に、該第２のレジストパターン（７）を
マスクにしてＰＳＧ膜（６）及び熱酸化膜（２）をエッ
チング・除去して、層間絶縁膜（６Ａ）及びゲート絶縁
膜（２Ａ）を形成し、同時にＰ型拡散領域層（４）及び
Ｎ⁺ 型ソース領域層（５）を露出するコンタクトホール
（６Ｂ）を形成する（図１３）。その後、アルミシリコ
ンをスパッタリングによって全面に堆積し、パターニン
グして、Ｐ型拡散領域層（４）及びＮ⁺ 型ソース領域層
（５）の両方にコンタクトするソース電極（８）を形成
する。次いで、Ｎ^- 型シリコン基板（１）の裏面に形成
されているＮ⁺ 型層（９）の背面にチタンなどの高融点
金属を堆積してドレイン電極（１０）を形成すること
で、パワーＭＯＳＦＥＴを形成していた（図１４）。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の方法によると、第１のレジストパターン（５Ａ）を
剥離してから改めて第２のレジストパターン（７）を形
成していたので、第２のレジストパターン（７）の位置
合わせが難しく、従って第２のレジストパターン（７）
をマスクにして形成されるコンタクトホール（６Ｂ）を
位置合わせ精度良く形成するのが困難であった。

【０００６】このため、図１５に示すように、第２のレ
ジストパターン（７）を本来の位置からずれて形成し、
これをマスクにしてコンタクトホール（６Ｃ）を形成し
てしまった場合（図１６）、該コンタクトホール（６
Ｃ）からＮ⁺ 型ソース領域層（５ａ，５ｂ）が均等に露
出せず、一方のＮ⁺ 型ソース領域層（５ｂ）の露出して
いる面積は、他方のＮ⁺ 型ソース領域層（５ａ）に比し
て小さくなる（図１６）。

【０００７】よって、のちにコンタクトホール（６Ｃ）
内にソース電極を形成して、パワーＭＯＳＦＥＴが形成
されたときに、ソース電極から供給される電流はＮ⁺ 型
ソース領域層（５ｂ）よりも、ソース電極とコンタクト
する面積が大きいＮ⁺ 型ソース領域層（５ａ）を通って
流れがちである。従ってこの電流の流れが不均一になる
ので、パワーＭＯＳＦＥＴの動作特性が低下するといっ
た問題が生じる。特にこの動作特性の低下は、微細化に
伴って顕著となる。

【０００８】さらに、例えば図１７に示すように、この
ずれが極端にひどい場合には、Ｎ⁺型ソース領域層（５
ｂ）が全く露出せず、Ｎ⁺ 型ソース領域層（５ｂ）のコ
ンタクトがとれないので、Ｎ⁺ 型ソース領域層（５ｂ）
側のパワーＭＯＳＦＥＴが全く動作しないほどになる。

【０００９】

【課題を解決するための手段】本発明は上記従来の欠点
に鑑み成されたもので、半導体基体（１１）の表面にゲ
ート絶縁膜（１２Ａ），ゲート電極（１３）及び逆導電
型の拡散領域層（１４）を形成し、逆導電型の拡散領域
層（１４）の表面に一導電型の不純物を導入して一導電
型の領域層（１５）を形成し、全面に第２の絶縁膜（１
６）を形成したのちに、該第２の絶縁膜（１６）表面の
一導電型の領域層（１５）上に、耐エッチング性膜（１
７）を選択形成し、耐エッチング性膜（１７），ゲート
絶縁膜（１２Ａ）及び層間絶縁膜（１６Ａ）をマスクに
して、一導電型の領域層（１５）の一部をエッチング・
除去して一導電型のソース領域層（１５Ａ）を形成し、
耐エッチング性膜（１７）及びソース領域層（１５Ａ）
をマスクにして、ゲート絶縁膜（１２Ａ）及び層間絶縁
膜（１６Ａ）をエッチングして該ゲート絶縁膜（１２
Ａ）及び層間絶縁膜（１６Ａ）の端部を後退させ、ソー
ス領域層（１５Ａ）の表面を露出することにより、ソー
ス電極（１８）から供給される電流の流れを均一にし
て、動作特性の向上が可能になるパワーＭＯＳＦＥＴの
製造方法を提供するものである。

【００１０】

【作 用】本発明によれば、耐エッチング性膜（１
７），ゲート絶縁膜（１２Ａ）及び層間絶縁膜（１６
Ａ）をマスクにして、一導電型の領域層（１５）の一部
をエッチング・除去して一導電型のソース領域層（１５
Ａ）を形成しているので、この時点でソース領域層（１
５Ａ）の形成領域はゲート絶縁膜（１２Ａ）及び層間絶
縁膜（１６Ａ）の形成領域と一致している。

【００１１】その後、ゲート絶縁膜（１２Ａ）及び層間
絶縁膜（１６Ａ）を等方性エッチングして該ゲート絶縁
膜（１２Ａ）及び層間絶縁膜（１６Ａ）の端部を場所に
よらず均等に後退させているので、ソース領域層（１５
Ａ）表面の露出する面積はどこでもほぼ均等になる。従
って、ソース電極とソース領域層（１５Ａ）とがコンタ
クトする面積もほぼ均等になるので、ソース電極（１
８）から供給される電流は、ある方向に偏ることなく、
等方的かつ均等に流れる。よって、この方法によって形
成されたパワーＭＯＳＦＥＴの動作特性の向上が可能に
なる。

【００１２】

【実施例】以下に本発明に係る製造方法の一実施例を図
面を参照しながら詳細に説明する。まず、その裏面に不
図示のＮ⁺ 型層を有し、共通ドレインとなるＮ^- 型シリ
コン基板（１１）を熱酸化して膜厚５００Åのシリコン
酸化膜（１２）を形成する。そして該シリコン酸化膜
（１２）上に膜厚４０００Åのポリシリコン層をＣＶＤ
法によって堆積する。その上に、フォトレジストを塗布
してレジスト膜を形成し、１枚目のフォトマスクを用い
て露光・現像して選択的に除去し、第１のレジストパタ
ーン（１３Ａ）を形成する。該第１のレジストパターン
（１３Ａ）をマスクにして、ポリシリコン層をエッチン
グ・除去してゲート電極（１３）を形成する。

【００１３】次に、該ゲート電極（１３）をマスクにし
て、ドーズ量６×10^-15 cm^-2の条件でボロン（Ｂ）を表
面からイオン注入し、チャネル領域層となるＰ型拡散領
域層（１４）を形成する（図１）。次いで、該ゲート電
極（１３）をマスクにして、ドーズ量４×10^-15 cm^-2の
条件で燐（Ｐ）を表面からイオン注入し、Ｎ⁺ 型拡散領
域層（１５）を形成する（図２）。

【００１４】次に、全面に膜厚１μｍのＰＳＧ膜（１
６）をフォスフィン（ＰＨ₄ ）やシラン（SiH₄）ガスを
用いた常圧ＣＶＤ法によって形成する（図３）。次い
で、その上にフォトレジストを塗布してフォトレジスト
膜を形成し、フォトリソグラフィ法によってパターニン
グし、Ｐ型拡散領域層（１４）表面のほぼ中央の領域に
開口部が形成されるように、レジストパターン（１７）
を形成する（図４）。

【００１５】次に、流量５００SCCMのＡｒガス，流量５
０SCCMのＣＦ₄ 及びＣＨＦ₃ ガスを用いた、パワー３５
０Ｗの条件下でのプラズマＲＩＥによって、レジストパ
ターン（１７）をマスクにしてＰＳＧ膜（１６）及びシ
リコン酸化膜（１２）をエッチング・除去して、Ｐ型拡
散領域層（１４）表面のほぼ中央の領域を露出するとと
もに、ゲート酸化膜（１２Ａ）及び層間絶縁膜（１６
Ａ）を形成する（図５）。

【００１６】次いで、ゲート酸化膜（１２Ａ）及び層間
絶縁膜（１６Ａ）をマスクにして、パワー３５０Ｗであ
って、流量３００SCCMのＣＦ₄ ガスと、流量５０SCCMの
Ｏ₂ガスを反応ガスとして用いた条件下でのプラズマエ
ッチングで、１５秒程度Ｎ⁺型拡散領域層（１５）の中
央領域のＮ^- 型シリコン基板（１１）をエッチングし、
Ｐ型拡散領域層（１４）の表面を露出する。これと同時
に、Ｎ⁺ 型拡散領域層（１５）がＮ⁺ 型ソース領域層
（１５Ａ）となる（図６）。

【００１７】次に、レジストパターン（１７）及びＮ⁺
型ソース領域層（１５Ａ）をマスクにしてＰＳＧ膜（１
６）及びゲート酸化膜（１２Ａ）を、フッ酸（ＨＦ）と
アモン（ＮＨ₄Ｆ）との混合液を用いて９０秒程度ウエ
ットエッチングし、ＰＳＧ膜（１６）及びゲート酸化膜
（１２Ａ）の端部を後退させ、Ｎ⁺ 型ソース領域層（１
５Ａ）の表面を露出する（図７）。

【００１８】次いで、有機溶剤などの剥離液でレジスト
パターン（１７）を剥離して、ソース電極を形成するコ
ンタクトホール（１７Ａ）を形成する（図８）。その
後、アルミシリコン膜をスパッタリングによって全面に
堆積し、パターニングして、Ｐ型拡散領域層（１４）及
びＮ⁺型ソース領域層（１５Ａ）の両方にコンタクトす
るソース電極（１８）をコンタクトホール（１７Ａ）内
に形成する。 次いで、Ｎ^- 型シリコン基板（１１）の
裏面に形成されているＮ⁺ 型層（１９）の背面に、高融
点金属であるチタンを堆積してドレイン電極（２０）を
形成して、パワーＭＯＳＦＥＴを形成している（図
９）。

【００１９】以上説明したように、本発明の実施例によ
れば、レジストパターン（１７），ゲート酸化膜（１２
Ａ）及び層間絶縁膜（１６Ａ）をマスクにして、Ｎ⁺ 型
拡散領域層（１５）の中央領域をエッチング・除去して
Ｎ⁺ 型ソース領域層（１５Ａ）を形成しているので、こ
の時点でＮ⁺ 型ソース領域層（１５Ａ）の形成領域はゲ
ート酸化膜（１２Ａ）及び層間絶縁膜（１６Ａ）の形成
領域と全く一致している。

【００２０】その後、耐エッチング性膜（１７）及びＮ
⁺ 型ソース領域層（１５Ａ）をマスクにして、ゲート絶
縁膜（１２Ａ）及び層間絶縁膜（１６Ａ）を等方性エッ
チングしてその端部を場所によらず均等に後退させてい
るので、Ｎ⁺ 型ソース領域層（１５Ａ）表面の露出する
面積はどこでもほぼ均等になる。従って、ソース電極と
Ｎ⁺ 型ソース領域層（１５Ａ）とコンタクトする面積も
ほぼ均等になり、ソース電極（１８）から供給される電
流はある方向に偏ることなく、等方的に流れる。これに
より、上記方法で形成されたパワーＭＯＳＦＥＴの動作
特性の向上が可能になる。

【００２１】なお、本実施例において、Ｎ^- 型シリコン
基板（１１）は半導体基体の一例であり、シリコン酸化
膜（１２）は第１の絶縁膜の一例である。ゲート酸化膜
（１２Ａ）はゲート絶縁膜の一例であり、Ｐ型拡散領域
層（１４）は逆導電型の拡散領域層の一例である。Ｎ⁺
型拡散領域層（１５）は一導電型の領域層の一例であ
り、ＰＳＧ膜（１６）は、第２の絶縁膜の一例である。
また、レジストパターン（１７）は耐エッチング性膜の
一例である。

【００２２】

【発明の効果】以上説明したように、本発明によれば、
耐エッチング性膜（１７），ゲート絶縁膜（１２Ａ）及
び層間絶縁膜（１６Ａ）をマスクにして、一導電型の領
域層（１５）の一部をエッチング・除去して一導電型の
ソース領域層（１５Ａ）を形成している。

【００２３】その後、耐エッチング性膜（１７）及びソ
ース領域層（１５Ａ）をマスクにして、ゲート絶縁膜
（１２Ａ）及び層間絶縁膜（１６Ａ）を等方性エッチン
グして該ゲート絶縁膜（１２Ａ）及び層間絶縁膜（１６
Ａ）の端部を後退させ、ソース領域層（１５Ａ）の表面
を露出することにより、ソース電極（１８）から供給さ
れる電流は等方的かつ均等に流れる。よって、この方法
によって形成されたパワーＭＯＳＦＥＴの動作特性の向
上が可能になる。

【図面の簡単な説明】

【図１】本発明の製造方法を説明する第１の断面図であ
る。

【図２】本発明の製造方法を説明する第２の断面図であ
る。

【図３】本発明の製造方法を説明する第３の断面図であ
る。

【図４】本発明の製造方法を説明する第４の断面図であ
る。

【図５】本発明の製造方法を説明する第５の断面図であ
る。

【図６】本発明の製造方法を説明する第６の断面図であ
る。

【図７】本発明の製造方法を説明する第７の断面図であ
る。

【図８】本発明の製造方法を説明する第８の断面図であ
る。

【図９】本発明の製造方法を説明する第９の断面図であ
る。

【図１０】従来例の製造方法を説明する第１の断面図で
ある。

【図１１】従来例の製造方法を説明する第２の断面図で
ある。

【図１２】従来例の製造方法を説明する第３の断面図で
ある。

【図１３】従来例の製造方法を説明する第４の断面図で
ある。

【図１４】従来例の製造方法を説明する第５の断面図で
ある。

【図１５】従来例の問題点を説明するための第１の断面
図である。

【図１６】従来例の問題点を説明するための第２の断面
図である。

【図１７】従来例の問題点を説明するための第３の断面
図である。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 共通ドレインとなる一導電型の半導体基
   体の表面に第１の絶縁膜を形成し、該第１の絶縁膜の上
   にゲート電極を選択形成する工程と、 前記ゲート電極をマスクにして逆導電型の不純物を導入
   し、逆導電型の拡散領域層を形成する工程と、 前記逆導電型の拡散領域層の表面に一導電型の不純物を
   導入して一導電型の領域層を形成する工程と、 全面に第２の絶縁膜を形成したのちに、該第２の絶縁膜
   表面の前記一導電型の領域層上に、耐エッチング性膜を
   選択形成する工程と、 該耐エッチング性膜をマスクにして前記第１の絶縁膜及
   び前記第２の絶縁膜をエッチング・除去してゲート絶縁
   膜及び層間絶縁膜を選択形成し、前記一導電型の領域層
   を露出する工程と、 前記耐エッチング性膜，前記ゲート絶縁膜及び前記層間
   絶縁膜をマスクにして、前記一導電型の領域層の一部を
   エッチング・除去して一導電型のソース領域層を形成
   し、前記逆導電型の拡散領域層を露出する工程と、 前記耐エッチング性膜及び前記ソース領域層をマスクに
   して、前記ゲート絶縁膜及び前記層間絶縁膜を等方性エ
   ッチングして該ゲート絶縁膜及び層間絶縁膜の端部を後
   退させ、前記ソース領域層の表面を露出する工程と、 前記耐エッチング性膜を除去する工程と、 前記ソース領域層及び前記逆導電型の拡散領域層の両方
   にコンタクトするソース電極を形成する工程とを具備す
   ることを特徴とするパワーＭＯＳＦＥＴの製造方法。
2. 【請求項２】 前記一導電型の領域層の一部をエッチン
   グ・除去する際のエッチングは、ドライエッチングで行
   うことを特徴とする請求項第１項記載のパワーＭＯＳＦ
   ＥＴの製造方法。
3. 【請求項３】 前記ゲート絶縁膜及び層間絶縁膜の端部
   を後退させる際の等方性エッチングは、ウエットエッチ
   ングで行うことを特徴とする請求項第１項記載のパワー
   ＭＯＳＦＥＴの製造方法。
4. 【請求項４】 前記一導電型又は逆導電型の不純物の導
   入はイオン注入で行うことを特徴とする請求項第１項記
   載のパワーＭＯＳＦＥＴの製造方法。