PL178316B1 - Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS - Google Patents

Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS

Info

Publication number
PL178316B1
PL178316B1 PL95319098A PL31909895A PL178316B1 PL 178316 B1 PL178316 B1 PL 178316B1 PL 95319098 A PL95319098 A PL 95319098A PL 31909895 A PL31909895 A PL 31909895A PL 178316 B1 PL178316 B1 PL 178316B1
Authority
PL
Poland
Prior art keywords
areas
layer
silicon substrate
regions
insulating layer
Prior art date
Application number
PL95319098A
Other languages
English (en)
Other versions
PL319098A1 (en
Inventor
Daniel M. Kinzer
Original Assignee
Int Rectifier Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Int Rectifier Corp filed Critical Int Rectifier Corp
Publication of PL319098A1 publication Critical patent/PL319098A1/xx
Publication of PL178316B1 publication Critical patent/PL178316B1/pl

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41716—Cathode or anode electrodes for thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66363—Thyristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66727—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the source electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Abstract

1 Sposób wytwarzania sterowanego przyrzadu pólprzewod- nikowego MOS, znamienny tym, ze tworzy sie warstwe materialu izolacyjnego bramki na podlozu krzemowym, tworzy sie warstwe polikrzemowa na warstwie materialu izolacyjnego bramki, tworzy sie pierwsza warstwe fotorezystywna na warstwie polikrzemowej, tworzy sie wiele rozstawionych otworów w pierwszej warstwie fotorezystywnej, w pierwszym etapie fotolitograficznym trawi sie czesci warstwy polikrzemu, odsloniete przez wiele rozstawionych otworów w warstwie fotorezystywnej, przez co tworzy sie wiele otworów w warstwie polikrzemowej, wprowadza sie domieszki typu n do obszarów powierzchni podloza krzemowego, kazdy poni- zej calego jednego z wielu otworów w warstwie polikrzemowej, przez co tworzy sie pierwsze obszary wdyfimdowane silnie domie- szkowane typu n, wprowadza sie domieszki typu p do obszarów po- wierzchni podloza krzemowego, przez co tworzy sie drugie obszary wdyfundowane silnie domieszkowane typu p, o koncowej gleboko- sci wiekszej niz glebokosc pierwszych wdyfUndowanych obszarów, naklada sie druga warstwe izolacyjna na górnej powierzchni stero- wanego przyrzadu pólprzewodnikowego MOS, tworzy sie druga warstwe fotorezystywna na drugiej warstwie izolacyjnej, tworzy sie w drugim etapie fotolitograficznym, skojarzonym z pierwszym eta- pem fotolitograficznym, wiele srodkowych otworów w drugiej war- stwie fotorezystywnej, wyosiowanych centralnie z odpowiednim z wielu otworów w warstwie polikrzemowej, o zasiegu poprzecznym mniejszym niz pierwszych obszarów wdyfundowanych, trawi sie czesci drugiej warstwy izolacyjnej, odsloniete przez wiele otworów srodkowych w drugiej warstwie fotorezystywnej, przez co tworzy sie otwory w drugiej warstwie izolacyjnej, o scianach bocznych pro- stopadlych do powierzchni podloza krzemowego i odsloniete F I G . 1 P L 178316 B 1 PL PL PL PL PL

Description

Przedmiotem wynalazku jest sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS, przy zastosowaniu masek i z poszczególnymi etapami ustawiania.
Znane są sterowane przyrządy MOS, które obejmujątakie przyrządy, jak tranzystor połowy mocy MOS, na przykład przedstawiony w opisie patentowym Stanów Zjednoczonych Ameryki nr 5 008 725, jak również tranzystor mocy z bramką izolowaną przedstawiony w opisie patentowym Stanów Zjednoczonych Ameryki nr 5 661 314. Sterowane przyrządy MOS obejmują także sterowane tyrystory MOS i przyrządy z wyłączaną bramką.
Sposób wytwarzania sterowanych przyrządów półprzewodnikowych MOS zawiera pewną liczbę etapów maskowania fotolitograficznego i krytycznych etapów ustawiania masek, z których każdy wymaga dodatkowego czasu wytwarzania i nakładu oraz każdy stanowi możliwe źródło defektów przyrządu. Zmniejszenie liczby masek i etapów ustawiania podczas wytwarzania takiego przyrządu zwiększa wydajność wytwarzania.
Znany jest z opisu patentowego Stanów Zjednoczonych Ameryki nr 5 302 537 sposób wytwarzania tranzystora polowego mocy MOS, w którym jest wytwarzany otwór w środku obszaru źródła i w leżącym poniżej obszarze bazy. Do otworu jest wprowadzana metalizacja dla połączenia ze sobą źródła i bazy. Jednak te obszary są połączone tylko w obszarach obwodowych, które są ścianami otworu. Wobec tego trudno jest wytworzyć niezawodny styk o małej rezystancji pomiędzy źródłem i bazą w procesie produkcji masowej.
Sposób według wynalazku polega na tym, że tworzy się warstwę materiału izolacyjnego bramki, na podłożu krzemowym, tworzy się warstwę polikrzemową na warstwie materiału izolacyjnego bramki, tworzy się pierwszą warstwę fotorezystywną na warstwie polikrzemowej, tworzy się wiele rozstawionych otworów w pierwszej warstwie fotorezystywnej. W pierwszym etapie fotolitograficznym trawi się części warstwy polikrzemu, odsłonięte przez wiele rozstawionych otworów ' w warstwie fotorezystywnej, przez co tworzy się wiele otworów w warstwie polikrzemowej. Wprowadza się domieszki typu n do obszarów powierzchni podłoża krzemowego, każdy poniżej całego jednego z wielu otworów w warstwie polikrzemowej, przez co tworzy się pierwsze obszary wdyfundowane silnie domieszkowane typu n. Wprowadza się domieszki typu p do obszarów powierzchni podłoża krzemowego, przez co tworzy się drugie obszary wdyfundowane silnie domieszkowane typu p, o końcowej głębokości większej niz głębokość pierwszych wdyfundowanych obszarów. Nakłada się drugąwarstwę iz.olacyjnąna górnej powierzchni sterowanego przyrządu półprzewodnikowego MOS, tworzy się drugą warstwę fotorezystywną na drugiej warstwie izolacyjnej. Tworzy się w drugim etapie fotolitograficznym, skojarzonym z pierwszym etapem fotolitograficznym, wiele środkowych otworów w drugiej warstwie fotorezystywnej, wyosiowanych centralnie z odpowiednim z wielu otworów w warstwie polikrzemowej, o zasięgu poprzecznym mniej szym niż pierwszych obszarów wdyfundowanych. Trawi się części drugiej warstwy izolacyjnej, odsłonięte przez wiele otworów środkowych w drugiej warstwie fotorezystywnej, przez co tworzy się otwory w drugiej warstwie izolacyjnej, o ścianach bocznych prostopadłych do powierzchni podłoża krzemowego i odsłonięte na lezące poniżej, drugie obszary powierzchni podłoża krzemowego. Trawi się wgłębienia w drugich obszarach powierzchni podłoża krzemowego na głębokość większą niż głębokość pierwszych obszarów wdyfundowanych. Trawi się ściany boczne, przez co tworzy się podcięte części w drugiej warstwie izolacyjnej, otaczające drugie obszary powierzchni podłoża krzemowego, przez które odsłania się części powierzchni podłoża krzemowego, sąsiednie względem podciętych części powierzchni podłoża krzemowego i nakłada się warstwę przewodzącą na powierzchnię, przez co wprowadza się warstwę przewodzącą w styk z drugimi obszarami wdyfundowanymi na dole wgłębień i styk z pierwszym obszarami wdyfundowanymi w górnych częściach wgłębień i w odsłoniętych częściach obszarów powierzchni podłoża krzemowego, sąsiednich względem części podciętych. Każdy z drugich obszarów wdyfundowanych domieszkuje się znacznie silniej niz część podłoża krzemowego, która otacza drugie obszary wdyfundowane, oraz wprowadza się każdy z drugich obszarów wdyfundowanych do wspólnej granicy z otaczającymi, pierwszymi obszarami wdyfundowanymi.
178 316
Korzystnym jest, że tworzy się wgłębienia w drugich obszarach powierzchni przez trawienie anizotropowe i tworzy się podcięte części drugiej warstwy izolacyjnej przez trawienie anizotropowe.
Korzystnym jest, że trawi się obszary drugiej warstwy izolacyjnej, leżące poniżej otworów środkowych, przez trawienie anizotropowe, podczas którego nie podcina się drugiej warstwy izolacyjnej, leżącej poniżej pierwszej warstwy fotorezystywnej, przez co zachowuje się ściany środkowych otworów prostopadłe.
Korzystnym jest, że tworzy się części podcięte w drugiej warstwie izolacyjnej przez trawienie izotropowe, przez co wytrawia się zakrzywione ściany w drugiej warstwie izolacyjnej i określa się wystające dziobki maski w drugiej warstwie fotorezystywnej, z wgłębieniami w obrzeżu, a trawienie wgłębień w drugich obszarach powierzchni do głębokości większej niż głębokość pierwszych obszarów wdyfundowanych przeprowadza się przez trawienie anizotropowe krzemu przy użyciu tej maski, przez co tworzy się zaokrąglone krawędzie na powierzchni podłoża krzemowego.
Korzystnymjest, że jako drugąwarstwę izolacyjną stosuje się tlenek niskotemperaturowy i po wytworzeniu tlenku niskotemperaturowego, podłoże krzemowe podgrzewa się, przez co jednocześnie formuje się pierwsze i drugie obszary wdyfundowane i zagęszcza się warstwę tlenku niskotemperaturowego.
Korzystnym jest, że usuwa się pierwszą warstwę fotorezystywną przed wprowadzeniem domieszek typu n i wprowadzaniem domieszek typu p tak, że przez pozostałą część warstwy polikrzemowej maskuje się wprowadzanie domieszek.
Korzystnym jest, że wprowadza się domieszki typu p, tworzące drugie obszary wdyfundowane, do podłoża krzemowego po wytrawieniu wgłębień w drugich obszarach powierzchni, do głębokości większej niz pierwszych obszarów wdyfundowanych i o granicy wspólnej przynajmniej z częścią pierwszych obszarów wdyfundowanych.
Korzystnym jest, że spieka się warstwę przewodzącą w temperaturze niższej niż 450°C i wyżarza się trzecie obszary wdyfundowane.
Korzystnym jest, że wprowadza się, przed utworzeniem pierwszych i drugich obszarów wdyfundowanych, domieszki typu p i tworzy się trzecie obszary wdyfundowane głębsze i szersze oraz o mniejszej koncentracji niż drugie obszary wdyfundowane.
Sterowany przyrząd półprzewodnikowy MOS według wynalazku ma warstwę izolacyjną na krzemowym podłożu, warstwę polikrzemową na warstwie izolacyjnej, przy czym warstwa izolacyjna i warstwa polikrzemową mają wiele otworów, pierwsze wdyfundowane obszary typu n w obszarach odchodzących od powierzchni krzemowego podłoża, poniżej otworów w warstwie izolacyjnej i warstwie polikrzemowej, drugie wdyfundowane obszary typu p w obszarach odchodzących od powierzchni krzemowego podłoża, o głębokości końcowej większej niż głębokość drugich wdyfundowanych obszarów, pokrywającą warstwę izolacyjną mającą otwory, które odsłaniająleżące poniżej obszary powierzchni krzemowego podłoża, mające wgłębienia o głębokości większej niż głębokość pierwszych wdyfundowanych obszarów, przy czym otwory odslaniajądalsze części powierzchni krzemowego podłoża, które sąsiadujjąi otaczają wgłębienia w położonych poniżej obszarach powierzchni krzemowego podłoża. Przyrząd zawiera warstwę przewodzącą na pokrywającej warstwie izolacyjnej i w otworach w pokrywającej warstwie izolacyjnej oraz która styka się z drugimi wdyfundowanymi obszarami na dole wgłębień i z pierwszymi wdyfimdowanymi obszarami w górnych częściach wgłębień i w pozostałych częściach powierzchni krzemowego podłoża.
Korzystnym jest, że otwory w pokrywającej warstwie izolacyjnej i wgłębienia w krzemowym podłożu mają zakrzywione ściany boczne tak, że średnica na górze otworu jest większa niż średnica na dole otworu oraz średnica na górze wgłębienia jest większa niż średnica na dole wgłębienia.
Korzystnym jest, że przyrząd zawiera trzecie wdyfundowane obszary typu p, odchodzące od obszarów powierzchni krzemowego podłoża, przy czym trzecie wdyfundowane obszary są głębsze i szersze i mają mniejsza koncentrację niż drugie wdyfundowane obszary.
178 316
Korzystnym jest, że pierwsze i drugie wdyfundowane obszary są silnie domieszkowane typu n i typu p.
Zaletą wynalazku jest zapewnienie sposobu wytwarzania sterowanego przyrządu półprzewodnikowego MOS przy zastosowaniu mniejszej liczby masek, mianowicie trzech, i tylko jednego krytycznego etapu ustawiania.
Przedmiot wynalazku jest uwidoczniony w przykładach wykonania na rysunku, na którym fig. 1 przedstawia w przekroju poprzecznym część płytki krzemowej po wytworzeniu na niej warstwy tlenku, warstwy polikrzemowej i warstwy fotomaski, fig. 2 - w widoku przyrząd czyli strukturę z fig. 1 po przeprowadzeniu pierwszego etapu maskowania dla wytworzenia wielu szczelin lub otworów o symetrycznym ustawieniu w warstwie fotomaski, fig. 3 - strukturę z fig. 2, pokazuj ącąusunięcie obszarów polikrzemu i tlenku bramki, które sąodsłonięte przez otwory w warstwie fotomaski, fig. 4 - strukturę z fig. 3 po etapie implantacji obszaru typu p+ przez okna w polikrzemie, fig. 5 - strukturę z fig. 4 po usunięciu fotomaski i przeprowadzeniu implantacji domieszek typu p+ dla wytworzenia mniej domieszkowanego, głębokiego obszaru typu p, fig. 6 implantację domieszek typu p+ i n+ przez otwory maski określone przez bramkę polikrzemową, fig. 7 - strukturę z fig. 6 po osadzeniu tlenku niskotemperaturowego na powierzchni przyrządu i następnie wprowadzeniu do domieszkowanych przez implantację obszarów typu p+ i n+ z fig. 6, fig. 8 - strukturę z fig. 7 po drugim etapie maskowania, który otwiera otwór środkowy powyżej każdego z obszarów typu n+ w płytce i po wytrawieniu anizotropowym leżącego poniżej tlenku niskotemperaturowego i polikrzemu do powierzchni płytki krzemowej, fig. 9 - strukturę z fig. 8 po wytrawieniu anizotropowym krzemu dla wytworzenia wgłębienia przechodzącego przez warstwy typu n+, po którym następuje trawienie tlenku izotropowego, które podtrawia tlenki, fig. 10 - strukturę z fig. 9 po usunięciu fotomaski i osadzeniu metalu źródła, na przykład glinu, fig 11modyfikację sposobu dla poprawy etapu pokrywania, w którym po etapie z fig. 8 następuje trawienie izotropowe tlenku niskotemperaturowego, fig. 12 - strukturę z fig. 10 po etapie trawienia krzemuprzy zastosowaniu fotomaski jako maski zasłaniającej, fig. 13 - strukturę z fig. 12po usunięciu fotomaski i metalizacji struktury przy pomocy poprawionego etapu pokrywania, fig. 14 poprawę sposobu, w którym po etapie z fig. 3 są wytwarzane implantowany obszar typu n+ i implantowany obszar typu p+ poprzez otwory wytworzone przez pierwsząmaskę, fig. 15 - strukturę z fig. 14 po wyżarzaniu złącz, które wytwarzają komórki lub paski mające podłoża typu p+ i obszary źródła typu n+ przy czym strukturę wykonuje się w etapach opisanych poprzednio i fig. 16 - następny przykład wykonania wynalazku, w którym dyfuzja domieszek typu p+jest dokonywana przez maskę stykową.
Zostanie opisane wytwarzanie przyrządu polowego mocy MOS z kanałem typu n, jednak przy zastosowaniu modyfikacji złączy przyrządu można wytworzyć dowolny sterowany przyrząd MOS, na przykład sterowany tyrystor MOS albo z kanałem typu n albo z kanałem typu p. Zostanie pokazana topologia z komórkami sześciokątnymi, jednak można stosować dowolne struktury wielokątne, na przykład komórki kwadratowe lub prostokątne, albo przesunięte albo w rzędzie, jak również struktury grzebieniowe, a także zwykłą, końcową strukturę przyrządu.
Figura 1 przedstawia tylko bardzo małą część płytki półprzewodnikowej czyli układu półprzewodnikowego, o powtarzalnej strukturze. Płytka półprzewodnikowa ma podłoże 30 typu n z krzemu monokrystalicznego. Podłoże 30 typu n' jest na przykład wytworzoną epitaksjalnie warstwą na nie pokazanym podłożu typu n+ . Styk drenu lub anody jest dołączony do podłoża typu n+ i przystosowany do dołączenia do dowolnej powierzchni układu półprzewodnikowego. Wytworzone epitaksjalnie podłoże ma grubość i rezystywność zależne od napięcia przebicia końcowego przyrządu.
Pierwszym etapem jest wytworzenie na krzemowym podłożu 30, warstwy izolacyjnej 31, która jest na przykład uzyskanym przez wzrost cieplny dwutlenkiem krzemu mającym grubość od 200 do 1500 angstremów, zależnie od wymaganego napięcia progowego. Tlenkowa warstwa izolacyjna 31 jest następnie pokrywana przez warstwę polikrzemową 32, która ma grubość na przykład 7500 angstremów. Korzystnie polikrzem jest silnie domieszkowany przez implantację
178 316 arsenu lub w kolejnym etapie domieszkowania. Następnie na warstwie polikrzemowej 32 jest wytwarzana warstwa 33 właściwej fotomaski.
Figura 2 pokazuje, że fotomaska 33 uzyskała w etapie maskowania fotolitograficznego wzór, w którym otwory 34 i 35 zostały wytworzone poprzez fotomaskę do powierzchni warstwy polikrzemowej 32. Jeżeli jest wybrana topologia komórkowa, każdy z otworów 34 i 35 jest jednym z wielu tysięcy identycznych otworów symetrycznych, które mają konfigurację wielokątną na przykład sześciokątną lub kwadratową, o wymiarze między bokami około 5-10 mikrometrów oraz odległość od osi do osi, która zależy od napięcia i zdolności fotolitograficznych. Otwory 34 i 3 5 mogąbyć również wydłużonymi równolegle paskami, jeżeli wybrana topologiajest topologią grzebieniową.
Figura 3 pokazuje, że po wytworzeniu otworów w warstwie fotomaski 33 na fig. 2, stosowane jest trawienie anizotropowe do trawienia odsłoniętego polikrzemu. Trawienie anizotropowe polikrzemu nie powinno powodować podtrawiania fotomaski, ponieważ obszar kolejnego domieszkowania przez implantację powinien być określony przez polikrzem, a nie fotomaskę. Trawienie jest wystarczaj ąco selektywne, aby zostać przerwane przed usunięciem tlenku bramki. Polikrzemowa ściana boczna powinna być także w miarę możliwości prawie pionowa, co jest ważne dla dokładnego określenia głębokiego obszaru implantacji w podłożu.
Następnie jest usuwany leżący poniżej, odsłonięty dwutlenek krzemu przez trawienie izotropowe na mokro, co jest niekrytycznym etapem. Jest również możliwe w tym etapie procesu pozostawienie nienaruszonego tlenku bramki i przeprowadzenie następnych procesów implantacji przy wystarczająco dużej energii do wnikania do cienkiej warstwy tlenku bramki.
Figura 4 pokazuje, że przeprowadzana jest implantacja przy zastosowaniu boru jako implantowanego pierwiastka w dawce 3-8E13 przy energii około 80 kV. Ta implantacja daje obszary 40 i 41 typu p poniżej dolnej części odsłoniętych otworów w fotomasce 33 i tlenkowej warstwie izolacyjnej 31.
Figura 5 pokazuje, że po implementacji fotomaska 33 jest usuwana i wprowadzane są domieszki do obszarów 40 i 41 typu p+ w temperaturze 1175°C przez około 30-60 minut w celu osiągnięcia głębokości 1,0-2,0 mikrometrów. Energie implementacji oraz czasy i głębokości dyfuzji zależą od typu wytwarzanego przyrządu.
Figura 6 pokazuje następny etap procesu, w którym stosunkowo duża dawka arsenu lub fosforu typu n+, na przykład 1E16, jest wprowadzana w wyniku implementacji przez otwory 34 i 35 przy energii implementacji około 120 keV. Może nastąpić etap dyfuzji. Dla przykładu, jeżeli zastosowanym pierwiastkiem jest arsen, jest on wprowadzany w temperaturze 975°C w ciągu około jednej godziny. Cienka warstwa tlenku, której nie pokazano, wzrasta w tym czasie na ścianach bocznych polikrzemu dla osłony polikrzemu przed osadzeniem tlenku niskotemperaturowego. Następnie bor typu p+ jest wprowadzany przez implementację przez otwory 34 i 35 o dawce około 1E15 i energii implementacji od 80 do 120 keV. Warstwa 50 typu n+jest płytsza niż warstwa 51 typu p+ o wartość wybraną przez projektanta.
Figura 7 pokazuje, że warstwa izolacyjna 60 tlenku niskotemperaturowego jest osadzana na powierzchni płytki półprzewodnikowej z fig. 6 do grubości od 0,6 do 0,8 mikrometra. Warunki osadzania tego tlenku określają reakcję rozkładu silanu przez tlen w temperaturze około 425°, tworząc przez to warstwę izolacyjną 60 tlenku niskotemperaturowego. Grubość jest wybrana dla minimalizacji pojemności pokrycia bramka-źródło i zwarć, umożliwiając korzystne ustalanie wzoru i dobre pokrycie etapów.
Po osadzeniu warstwy izolacyjnej 60 tlenku niskotemperaturowego, obszary 50 i 51 typu n+ i p+ są domieszkowane w temperaturze około 975° w ciągu około 30 minut. Złącza są następnie domieszkowane do głębokości około 0,3 mikrometra dla obszaru n+ i 1 mikrometra dla obszaru p+. Przez domieszkowanie po osadzeniu warstwy izolacyjnej 60 tlenku niskotemperaturowego, warstwa izolacyjna 60 zagęszcza się w warunkach tego domieszkowania.
Proces ten powoduje wytworzenie pierścieniowych obszarów kanałowych 55 i 56 dla dwóch komórek, które są pokazane. Obszary kanałowe 55 i 56 określają poszczególne segmenty warstwy polikrzemowej 32, która określa bramkę polikrzemową dla każdej komórki i
178 316 są odwracalne po dołączeniu potencjału bramki do warstwy polikrzemowej 32. Warstwa polikrzemowa 32 ma konfigurację sieci pomiędzy komórkami, jeżeli komórki mają strukturę wielokątną. Ta sieć pokrywa na jej bokach lub krawędziach leżące poniżej obszary kanałowe wewnątrz komórek.
Właściwy wybór parametrów dyfuzji zapobiega osiągnięciu przez domieszkę p+ obszarów kanału powierzchniowego w ilości wystarczającej do zmiany napięcia progowego. Zapewnia się najlepsze zabezpieczenie przez przebiciem i stwarza możliwość uzyskania najkrótszego kanału, co wymaga bardzo dokładnego sterowania profilem polikrzemowej ściany bocznej tak bliskiej pionowej, jak jest to możliwe.
Figura 8 pokazuje, że na warstwę 60 tlenku niskotemperaturowego jest nakładana nowa warstwa fotomaski 70, która uzyskuje wzór w drugim stykowym etapie maskowania dla wytworzenia dobrze ustawionych, małych otworów środkowych, które są umieszczone przy osi każdej z komórek lub wzdłuż długości pasków, jeżeli jest stosowana geometria grzebieniowa. To stanowi jedyny krytyczny etap ustawiania w nowym procesie. Jeżeli jest stosowana struktura komórkowa, otwory w fotomasce 70 mają średnicę około 1,5-2 mikrometry. Wymiar ten zależy od procesu fotolitograficznego i układu stykowego metal-krzem. Po wytworzeniu otworów w fotomasce 70, warstwa izolacyjna 60 tlenku niskotemperaturowego jest trawiona anizotropowo w celu otwarcia otworu środkowego, który dochodzi do powierzchni krzemowej.
Figura 9 pokazuje, że jest przeprowadzane trawienie anizotropowe, które powoduje wytrawienie odsłoniętej powierzchni krzemowej tak, że w powierzchni krzemowej są wytwarzane otwory, które przechodząprzez. warstwę 51 typu n+ i dochodzą do warstwy 50 typu p+ dla każdej komórki. Zatem przy użyciu anizotropowego trawienia plazmowego, przy zastosowaniu chloru, zostaje usunięte z powierzchni około 0,4 mikrometra krzemu, tworząc otwory lub wgłębienia 80 i 81 w środkach komórek utworzonych przez obszary 40 i 41.
Następnie płytka krzemowa jest wystawiona na oddziaływanie trawienia izotropowego na mokro, które podtrawia z powrotem warstwę 60 tlenku niskotemperaturowego do obszarów podtrawionych 82 i 83. To działanie odsłania, w przypadku komórki sześciokątnej lub wielokątnej, występ powierzchni płytki krzemowej, który jest usytuowany wokół wgłębień 80 i 81.
Trawienie na mokro powodujące podtrawianie tlenku niskotemperaturowego i tlenku bramki jest trawieniem na mokro tlenku buforowanego 6 do 1 w ciągu 2-5 minut. To powoduje powstanie występu o szerokości około 2-5 mikrometrów, który jest wystarczający do utworzenia niskorezystancyjnego styku z obszarem źródła.
Figura 10 pokazuje, że fotomaska 70 jest usuwana i metal źródła 84, na przykład glin, jest osadzany na całej powierzchni przyrządu. Glin wypełnia otwory lub wgłębienia 80 i 81 oraz pokrywa odsłonięte występy krzemowe utworzone przez obszary podtrawione 82 i 83 na fig. 9 i 10. Zatem metal źródła 84 łączy automatycznie leżący poniżej obszar 50 typu p z obszarem 51 typu n+, tworząc celowe zwarcie pomiędzy obszarami typu p i n w każdej komórce.
Struktura pokazana na fig. 10 daje wytworzenie całej struktury polowej MOS komórkowej lub grzebieniowej, a pozostałe etapy obróbki przyrządu obejmują zwykłe, niekrytyczne maskowanie dla uzyskania obszarów połączeń elektrod bramki i źródła oraz maskowanie otworów w warstwie izolacyjnej lub podobnej warstwie. Podstawowe etapy procesu, nie uwzględniające tej ostatniej maski, wymagają zastosowania tylko trzech masek do wytwarzania sterowanego przyrządu MOS, jedynie z jednym krytycznym ustawieniem.
W celu wykonania przyrządu z fig. 10 potrzebny jest jeszcze styk drenu. Styk drenu jest wykonywany na dole płytki półprzewodnikowej w zwykły sposób lub umieszczony na górze płytki półprzewodnikowej i dołączony do wspólnych obszarów przewodzenia pomiędzy komórkami 40 i 41 przez łącza i warstwy zagrzebane lub podobne warstwy. Jeżeli przyrząd jest wykonany z bramką izolowaną, na dole struktury płytki półprzewodnikowej jest dodana zwykła, cienka warstwa buforowa typu n+ i dolna warstwa typu p+.
Figura 11 pokazuje drugi przykład wykonania sposobu według wynalazku, gdzie po etapie z fig. 8 warstwa 60 tlenku niskotemperaturowego jest trawiona izotropowo, tworząc promieniową krzywiznę 90 ścian otworów. To trawienie można przeprowadzić w wyniku trawienia
178 316 tlenku buforowanego 6 do 1w ciągu około 8 minut. Poprzeczny wymiar podtrawionej krzywizny wynosi około 0,5 mikrometra na dole i około 1 mikrometr na górze warstwy 60 tlenku niskotemperaturowego.
Figura 12 pokazuje, że wystająca część warstwy fotomaski, która została podtrawiona przez wcześniejsze trawienie izotropowe, jest stosowanajako maska zasłaniająca w procesie anizotropowego trawienia plazmowego, przy użyciu plazmy chlorowej. Anizotropowe trawienie plazmowe tworzy w komórce środkowy otwór 95, który ma głębokość 0,4 mikrometra i jest wystarczająco głęboki do dojścia i wejścia do obszaru 50 typu p+.
Promieniowa krzywizna 90 w warstwie 60 tlenku niskotemperaturowego i środkowy otwór 95 o zmniejszonej średnicy w krzemie zapewniają gładszą powierzchnię, na której jest tworzona później elektroda aluminiowa, jednak aluminium nie pokrywa dobrze ostrych kątów i jest korzystne zastosowanie stopniowej krzywizny dla poprawy etapu pokrywania aluminium, co jest dokładnie uzyskiwane w etapie procesu na fig. 12.
Figura 13 pokazuje, że fotomaska 70 jest usuwana i na powierzchni jest osadzana aluminiowa warstwa stykowa 98, co łatwiej następuje na stopniowej krzywej 90 w warstwie 60 tlenku niskotemperaturowego. Elektroda aluminiowa tworzy również automatycznie styk pomiędzy obszarem 50 typu p+ i obszarem 51 typu n+, dając wymagane zwarcie tych dwóch warstw w środku.
F igury 14 i 15 pokazuj ąj eszcze następny przykład wykonania wynalazku, gdzie po etapie z fig. 3 są wytwarzane złącza stosowane do uzyskania ostatecznych komórek lub obszarów grzebieniowych w wyniku dwóch implantacji, które stćanowiąpierwsząimplantację boru 3E14 przy 120 kV, tworząc obszary 100 i 101 typu p+w otworach 34 i 35 w tlenkowej warstwie izolacyjnej 31. Fotomaska jest usuwana i obszar jest następnie wyżarzany w ciągu około jednej godziny w temperaturze 1050°C. Następnie wprowadzany przez implantację arsen lub fosfor przy 1E16i 120 kV tworzy warstwy 102 i 103 w otworach 34 i 35. Po implantacji warstwafotomaski jest usuwana i jest osadzana warstwa 120 tlenku niskotemperaturowego, a źródło implantacji jest wyżarzane w ciągu około jednej godziny w temperaturze 975°C. Ten etap powoduje domieszkowanie obszaru 110 typu p+ do około 1,4 mikrometra i obszaru 111 typu n+ do około 0,3 mikrometra.
Następnie płytka półprzewodnikowa zawierająca dwa złącza jest poddawana obróbce tak, jak poprzednio. Obszar typu p+ w obszarze kanału na powierzchni przyrządu ma stosunkowo małąkoncentrację domieszek typu p, jeżeli jest prawidłowo sterowany, a zatemjest łatwo odwracalnym obszarem kanału.
Figura 16 pokazuje następny przykład wykonania wynalazku, gdzie przyrząd jest poddawany obróbce tak, jak na fig. 9, lecz obszar 50 typu p+ nie jest wytwarzany poprzez otwory 34 i 35 w polikrzemie. Zamiast tego na fig. 16 silnie domieszkowane obszary stykowe 120 i 121 typu p+ sa wytwarzane przez maskę stykową po wytrawieniu otworów lub wgłębień 80 i 81 dla odsłonięcia powierzchni obszarów 40 i 41 podłoża. Struktura jest następnie poddawana obróbce tak, jak opisano na fig. 10 do 13. Nieoczekiwane jest to, że nie jest potrzebne żadne wyżarzanie po implantacjach obszarów 120 i 121. To ma miejsce dlatego, że kolejne spiekanie metalu źródła 84 z fig. 10 po jego osadzeniu w temperaturze około 420°C jest wystarczające do aktywacji dostatecznej ilości domieszki, a temperatura jest dostatecznie niska, aby być tolerowanąpo osadzeniu metalu tak, jak na fig. 10.
178 316
CEr.śr.
I i I ZA lilii ,P »y/
31 \o 30
N —
178 316 _7_
TLENEK \0 30 \41 31
178 316
ι
178 316
ι
178 316
[Jz 24 _
i
178 316
I
178 316
Departament Wydawnictw UP RP. Nakład 70 egz. Cena 4,00 zł.

Claims (13)

  1. Zastrzeżenia patentowe
    1. Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS, znamienny tym, że tworzy się warstwę materiału izolacyjnego bramki na podłożu krzemowym, tworzy się warstwę polikrzemową na warstwie materiału izolacyjnego bramki, tworzy się pierwszą warstwę fotorezystywną na warstwie polikrzemowej, tworzy się wiele rozstawionych otworów w pierwszej warstwie fotorezystywnej, w pierwszym etapie fotolitograficznym trawi się części warstwy polikrzemu, odsłonięte przez wiele rozstawionych otworów w warstwie fotorezystywnej, przez co tworzy się wiele otworów w warstwie polikrzemowej, wprowadza się domieszki typu n do obszarów powierzchni podłoża krzemowego, każdy poniżej całego jednego z wielu otworów w warstwie polikrzemowej, przez co tworzy się pierwsze obszary wdyfundowane silnie domieszkowane typu n, wprowadza się domieszki typu p do obszarów powierzchni podłoża krzemowego, przez co tworzy się drugie obszary wdyfundowane silnie domieszkowane typu p, o końcowej głębokości większej niż głębokość pierwszych wdyfundowanych obszarów, nakłada się drugą warstwę izolacyjną na górnej powierzchni sterowanego przyrządu półprzewodnikowego MOS, tworzy się drugą warstwę fotorezystywną na drugiej warstwie izolacyjnej, tworzy się w drugim etapie fotolitograficznym, skojarzonym z pierwszym etapem fotolitograficznym, wiele środkowych otworów w drugiej warstwie fotorezystywnej, wyosiowanych centralnie z odpowiednim z wielu otworów w warstwie polikrzemowej, o zasięgu poprzecznym mniejszym niż pierwszych obszarów wdyfundowanych, trawi się części drugiej warstwy izolacyjnej, odsłonięte przez wiele otworów środkowych w drugiej warstwie fotorezystywnej, przez co tworzy się otwory w drugiej warstwie izolacyjnej, o ścianach bocznych prostopadłych do powierzchni podłoża krzemowego i odsłonięte na leżące poniżej, drugie obszary powierzchni podłoża krzemowego, trawi się wgłębienia w drugich obszarach powierzchni podłoża krzemowego na głębokość większą niż głębokość pierwszych obszarów wdyfundowanych, trawi się ściany boczne, przez co tworzy się podcięte części w drugiej warstwie izolacyjnej, otaczające drugie obszary powierzchni podłoża krzemowego, przez które odsłania się części powierzchni podłoża krzemowego, sąsiednie względem podciętych części powierzchni podłoża krzemowego i nakłada się warstwę przewodzącą na powierzchnię, przez co wprowadza się warstwę przewodzącą w styk z drugimi obszarami wdyfundowanymi na dole wgłębień i styk z pierwszymi obszarami wdyfundowanymi w górnych częściach wgłębień i w odsłoniętych częściach obszarów powierzchni podłoża krzemowego, sąsiednich względem części podciętych, przy czym każdy z drugich obszarów wdyfundowanych domieszkuje się znacznie silniej niż część podłoża krzemowego, która otacza drugie obszary wdyfundowane, oraz wprowadza się każdy z drugich obszarów wdyfundowanych do wspólnej granicy z otaczającymi, pierwszymi obszarami wdyfundowanymi.
  2. 2. Sposób według zastrz. 1, znamienny tym, że tworzy się wgłębienia w drugich obszarach powierzchni przez trawienie anizotropowe i tworzy się podcięte części drugiej warstwy izolacyjnej przez trawienie anizotropowe.
  3. 3. Sposób według zastrz. 1, znamienny tym, że trawi się obszary drugiej warstwy izolacyjnej, leżącej poniżej otworów środkowych, przez trawienie anizotropowe, podczas którego nie podcina się drugiej warstwy izolacyjnej, leżącej poniżej pierwszej warstwy fotorezystywnej, przez co zachowuje się ściany środkowych otworów prostopadłe.
  4. 4. Sposób według zastrz. 1, znamienny tym, że tworzy się części podcięte w drugiej warstwie izolacyjnej przez trawienie izotropowe, przez co wytrawia się zakrzywione ściany w drugiej warstwie izolacyjnej i określa się wystające dziobki maski w drugiej warstwie fotorezystywnej, z wgłębieniami w obrzeżu, a trawienie wgłębień w drugich obszarach powierzchni
    178 316 do głębokości większej niż głębokość pierwszych obszarów wdyfundowanych przeprowadza się przez trawienie anizotropowe krzemu przy użyciu tej maski, przez co tworzy się zaokrąglone krawędzie na powierzchni podłoża krzemowego.
  5. 5. Sposób według zastrz. 1, znamienny tym, że jako drugą warstwę izolacyjną stosuje się tlenek niskotemperaturowy i po wytworzeniu tlenku niskotemperaturowego, podłoże krzemowe podgrzewa się, przez co jednocześnie formuje się pierwsze i drugie obszary wdyfundowane i zagęszcza się warstwę tlenku niskotemperaturowego.
  6. 6. Sposób według zastrz. 1, znamienny tym, że usuwa się pierwszą warstwę fotorezystywną przed wprowadzaniem domieszek typu n i wprowadzaniem domieszek typu p tak, że przez pozostałą część warstwy polikrzemowej maskuje się wprowadzanie domieszek.
  7. 7. Sposób według zastrz. 1, znamienny tym, że wprowadza się domieszki typu p, tworzące drugie obszary wdyfundowane, do podłoża krzemowego po wytrawieniu wgłębień w drugich obszarach powierzchni, do głębokości większej niz pierwszych obszarów wdyfundowanych i o granicy wspólnej przynajmniej z częścią pierwszych obszarów wdyfundowanych.
  8. 8. Sposób według zastrz. 7, znamienny tym, że spieka się warstwę przewodzącą w temperaturze niższej niż 450°C i wyżarza się trzecie obszary wdyfundowane.
  9. 9. Sposób według zastrz. 1, znamienny tym, że wprowadza się, przed utworzeniem pierwszych i drugich obszarów wdyfundowanych, domieszki typu p i tworzy się trzecie obszary wdyfundowane głębsze i szersze oraz o mniejszej koncentracji niż drugie obszary wdyfundowane.
  10. 10. Sterowany przyrząd półprzewodnikowy MOS, mający krzemowe podłoże, znamienny tym, że ma warstwę izolac;^gi^ćą(31) na krzemowym podłożu (30), warstwę polikrzemową(32) na warstwie izolacyjnej (31), przy czym warstwa izolacyjna (31) i warstwapolikrzemowa (32) mają wiele otworów (34, 35), pierwsze wdyfundowane obszary (51, 111) typu n w obszarach odchodzących od powierzchni krzemowego podłoża (30), poniżej otworów (34, 35) w warstwie izolacyjnej (31) i warstwie polikrzemowej (32), drugie wdyfundowane obszary (50,110) typu p w obszarach odchodzących od powierzchni krzemowego podłoża (30), o głębokości końcowej większej niż głębokość drugich wdyfundowanych obszarów (50, 110), pokrywającą warstwę izola^^jj^^(60,120) mającąotwory (82,83,90), które odslaniająleżące poniżej obszary powierzchni krzemowego podłoża (30), mające wgłębienia (80,81,95) o głębokości większej niż głębokość pierwszych wdyfundowanych obszarów (51,111), przy czym otwory (82,83,90) odsłaniają dalsze części powierzchni krzemowego podłoża (30), które sąs^^<^iu^i otaczają wgłębienia (80, 81, 95) w położonych poniżej obszarach powierzchni krzemowego podłoża (30) i przyrząd zawiera warstwę przewodzącą (84,98) na pokrywającej warstwie izolacyjnej (60,120) i w otworach (82, 83, 90) w pokrywającej warstwie izolacyjnej (60, 120) oraz która styka się z drugimi wdyfundowanymi obszarami (50, 110) na dole wgłębień (80, 81, 95) i z pierwszymi wdyfundowanymi obszarami (51,111) w górnych częściach wgłębień (80,81,95) i w pozostałych częściach powierzchni krzemowego podłoża (30).
  11. 11. Przyrząd według zastrz. 10, znamienny tym, że otwory (90) w pokrywającej warstwie izolacyjnej (60,120) i wgłębienia (95) w krzemowym podłożu (30) mają zakrzywione ściany boczne tak, że średnica na górze otworu (90) jest większa niż średnica na dole otworu (90) oraz średnica na górze wgłębienia (95) jest większa niż średnica na dole wgłębienia (95).
  12. 12. Przyrząd według zastrz. 10, znamienny tym, że zawiera trzecie wdyfundowane obszary (40,41) typu p, odchodzące od obszarów powierzchni krzemowego podłoża (30), przy czym trzecie wdyfimdowane obszary (40,41) sągłębsze i szersze i mająmniejsząkoncentrację niż drugie wdyfundowane obszary (50, 110).
  13. 13. Przyrząd według zastrz. 10, znamienny tym, że pierwsze i drugie wdyfundowane obszary (51,111), (50,110) są silnie domieszkowane typu n i typu p.
    178 316
PL95319098A 1994-09-01 1995-08-17 Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS PL178316B1 (pl)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/299,533 US5795793A (en) 1994-09-01 1994-09-01 Process for manufacture of MOS gated device with reduced mask count
PCT/US1995/010498 WO1996007200A1 (en) 1994-09-01 1995-08-17 Process for manufacture of mos gated device with reduced mask count

Publications (2)

Publication Number Publication Date
PL319098A1 PL319098A1 (en) 1997-07-21
PL178316B1 true PL178316B1 (pl) 2000-04-28

Family

ID=23155225

Family Applications (1)

Application Number Title Priority Date Filing Date
PL95319098A PL178316B1 (pl) 1994-09-01 1995-08-17 Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS

Country Status (17)

Country Link
US (2) US5795793A (pl)
EP (2) EP0777910B1 (pl)
JP (2) JP3527247B2 (pl)
KR (1) KR100295631B1 (pl)
CN (1) CN1311526C (pl)
AT (1) ATE358331T1 (pl)
BR (1) BR9508883A (pl)
CA (1) CA2199013A1 (pl)
CZ (1) CZ62997A3 (pl)
DE (1) DE69535441T2 (pl)
FI (1) FI970850A (pl)
HU (1) HUT76792A (pl)
NO (1) NO970934L (pl)
PL (1) PL178316B1 (pl)
SG (1) SG52166A1 (pl)
TW (1) TW280944B (pl)
WO (1) WO1996007200A1 (pl)

Families Citing this family (77)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5798554A (en) * 1995-02-24 1998-08-25 Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno MOS-technology power device integrated structure and manufacturing process thereof
US5843796A (en) * 1995-09-11 1998-12-01 Delco Electronics Corporation Method of making an insulated gate bipolar transistor with high-energy P+ im
EP0768714B1 (en) * 1995-10-09 2003-09-17 Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno - CoRiMMe Construction method for power devices with deep edge ring
TW344130B (en) * 1995-10-11 1998-11-01 Int Rectifier Corp Termination structure for semiconductor device and process for its manufacture
EP0772242B1 (en) 1995-10-30 2006-04-05 STMicroelectronics S.r.l. Single feature size MOS technology power device
EP0772241B1 (en) * 1995-10-30 2004-06-09 STMicroelectronics S.r.l. High density MOS technology power device
US6228719B1 (en) 1995-11-06 2001-05-08 Stmicroelectronics S.R.L. MOS technology power device with low output resistance and low capacitance, and related manufacturing process
EP0782201B1 (en) * 1995-12-28 2000-08-30 STMicroelectronics S.r.l. MOS-technology power device integrated structure
US5879968A (en) * 1996-11-18 1999-03-09 International Rectifier Corporation Process for manufacture of a P-channel MOS gated device with base implant through the contact window
US5854503A (en) * 1996-11-19 1998-12-29 Integrated Device Technology, Inc. Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit
KR19980060634A (ko) * 1996-12-31 1998-10-07 김영환 모스 전계효과 트랜지스터의 제조방법
DE19706282A1 (de) * 1997-02-18 1998-08-20 Siemens Ag Verfahren zur Erzeugung einer Transistorstruktur
DE19832329A1 (de) * 1997-07-31 1999-02-04 Siemens Ag Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
US6537899B2 (en) * 1997-09-16 2003-03-25 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
DE19840402C2 (de) * 1997-12-12 2003-07-31 Nat Semiconductor Corp Verfahren zum Herstellen einer Struktur eines DMOS-Leistungselementes und Struktur eines DMOS-Leistungselementes
CN1166002C (zh) * 1998-04-23 2004-09-08 国际整流器有限公司 P沟道槽型金属氧化物半导体场效应晶体管结构
US6255180B1 (en) * 1998-05-14 2001-07-03 Cypress Semiconductor Corporation Semiconductor device with outwardly tapered sidewall spacers and method for forming same
EP0961325B1 (en) 1998-05-26 2008-05-07 STMicroelectronics S.r.l. High integration density MOS technology power device
US6022790A (en) * 1998-08-05 2000-02-08 International Rectifier Corporation Semiconductor process integration of a guard ring structure
DE19842488A1 (de) * 1998-09-16 2000-03-30 Siemens Ag Halbleitervorrichtung und Halbleiterstruktur mit Kontaktierung
US6939776B2 (en) * 1998-09-29 2005-09-06 Sanyo Electric Co., Ltd. Semiconductor device and a method of fabricating the same
US6346726B1 (en) * 1998-11-09 2002-02-12 International Rectifier Corp. Low voltage MOSFET power device having a minimum figure of merit
US7098506B2 (en) * 2000-06-28 2006-08-29 Renesas Technology Corp. Semiconductor device and method for fabricating the same
KR100590201B1 (ko) * 1999-02-02 2006-06-15 삼성전자주식회사 자기정렬 콘택 패드의 제조 방법
US6472327B2 (en) * 1999-08-03 2002-10-29 Advanced Micro Devices, Inc. Method and system for etching tunnel oxide to reduce undercutting during memory array fabrication
JP2001094094A (ja) 1999-09-21 2001-04-06 Hitachi Ltd 半導体装置およびその製造方法
DE10104274C5 (de) * 2000-02-04 2008-05-29 International Rectifier Corp., El Segundo Halbleiterbauteil mit MOS-Gatesteuerung und mit einer Kontaktstruktur sowie Verfahren zu seiner Herstellung
US8314002B2 (en) * 2000-05-05 2012-11-20 International Rectifier Corporation Semiconductor device having increased switching speed
US6784486B2 (en) * 2000-06-23 2004-08-31 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions therein
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4655340B2 (ja) * 2000-07-10 2011-03-23 株式会社デンソー 半導体装置の製造方法
US6365942B1 (en) 2000-12-06 2002-04-02 Fairchild Semiconductor Corporation MOS-gated power device with doped polysilicon body and process for forming same
JP4357753B2 (ja) 2001-01-26 2009-11-04 株式会社東芝 高耐圧半導体装置
GB2378314B (en) 2001-03-24 2003-08-20 Esm Ltd Process for forming uniform multiple contact holes
JP4198469B2 (ja) * 2001-04-11 2008-12-17 シリコン・セミコンダクター・コーポレイション パワーデバイスとその製造方法
GB0126215D0 (en) 2001-11-01 2002-01-02 Koninkl Philips Electronics Nv Field effect transistor on insulating layer and manufacturing method
US6656845B2 (en) * 2002-02-15 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd Method for forming semiconductor substrate with convex shaped active region
DE10210272B4 (de) * 2002-03-08 2005-08-04 Infineon Technologies Ag Verfahren zur Herstellung eines Halbleiterbauelements mit wenigstens einer Transistorzelle und einer Randzelle
KR100903276B1 (ko) * 2002-06-28 2009-06-17 매그나칩 반도체 유한회사 고전압 소자의 제조방법
US7192853B1 (en) * 2003-09-10 2007-03-20 National Semiconductor Corporation Method of improving the breakdown voltage of a diffused semiconductor junction
US7569883B2 (en) * 2004-11-19 2009-08-04 Stmicroelectronics, S.R.L. Switching-controlled power MOS electronic device
ITMI20042243A1 (it) * 2004-11-19 2005-02-19 St Microelectronics Srl Processo per la realizzazione di un dispositivo mos di potenza ad alta densita' di integrazione
JP4890773B2 (ja) 2005-03-07 2012-03-07 ラピスセミコンダクタ株式会社 半導体装置及びその製造方法
DE102005008191B4 (de) 2005-04-13 2010-12-09 X-Fab Semiconductor Foundries Ag Verfahren zur Herstellung von VDMOS-Transistoren
US8188539B2 (en) 2005-08-10 2012-05-29 Freescale Semiconductor, Inc. Field-effect semiconductor device and method of forming the same
JP2007115734A (ja) * 2005-10-18 2007-05-10 Nec Electronics Corp 半導体装置の製造方法
US7956419B2 (en) * 2005-11-02 2011-06-07 International Rectifier Corporation Trench IGBT with depletion stop layer
US7968394B2 (en) * 2005-12-16 2011-06-28 Freescale Semiconductor, Inc. Transistor with immersed contacts and methods of forming thereof
JP4963364B2 (ja) * 2006-03-02 2012-06-27 日本インター株式会社 半導体装置の製造方法
WO2008013402A1 (en) * 2006-07-25 2008-01-31 Lg Chem, Ltd. Method of manufacturing organic light emitting device and organic light emitting device manufactured by using the method
US7517807B1 (en) * 2006-07-26 2009-04-14 General Electric Company Methods for fabricating semiconductor structures
JP2007036299A (ja) * 2006-11-13 2007-02-08 Renesas Technology Corp 半導体装置及びその製造方法
KR101024638B1 (ko) * 2008-08-05 2011-03-25 매그나칩 반도체 유한회사 반도체 소자의 제조방법
US8710665B2 (en) 2008-10-06 2014-04-29 Infineon Technologies Ag Electronic component, a semiconductor wafer and a method for producing an electronic component
JP5617190B2 (ja) * 2009-05-22 2014-11-05 富士電機株式会社 半導体装置の製造方法および半導体装置
TWI425575B (zh) * 2010-07-09 2014-02-01 Tzu Hsiung Chen 低閘容金氧半ｐ－ｎ接面二極體結構及其製作方法
TWI489601B (zh) * 2011-05-03 2015-06-21 Ind Tech Res Inst 電子元件封裝結構
CN102776566A (zh) * 2011-05-11 2012-11-14 深圳光启高等理工研究院 基于多晶硅的超材料制备方法和基于多晶硅的超材料
JP2014207324A (ja) * 2013-04-12 2014-10-30 旭化成エレクトロニクス株式会社 半導体装置及びその製造方法
CN104867830A (zh) * 2014-02-20 2015-08-26 北大方正集团有限公司 制作dmos器件的方法
CN104882369A (zh) * 2014-02-28 2015-09-02 株洲南车时代电气股份有限公司 碳化硅离子注入掺杂掩膜结构及其制备方法
CN105206527A (zh) * 2014-06-05 2015-12-30 北大方正集团有限公司 一种vdmos器件及其制作方法
US9871126B2 (en) * 2014-06-16 2018-01-16 Infineon Technologies Ag Discrete semiconductor transistor
CN104576334B (zh) * 2014-08-19 2017-06-06 上海华虹宏力半导体制造有限公司 具有不同bvcbo的npn器件的集成制造方法
FR3029014A1 (fr) * 2014-11-24 2016-05-27 Centre Nat De La Rech Scient (Cnrs) Transistor de puissance a structure verticale et a cathode en tranchee
DE102015102374A1 (de) 2015-02-19 2016-08-25 Osram Opto Semiconductors Gmbh Verfahren zur Herstellung eines Halbleiterkörpers
DE102015102378B4 (de) * 2015-02-19 2022-09-15 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Verfahren zur Herstellung eines Halbleiterkörpers
CN106033772A (zh) * 2015-03-19 2016-10-19 国家电网公司 一种具有改善安全工作区的igbt器件及其制造方法
CN106783606A (zh) * 2015-11-25 2017-05-31 比亚迪股份有限公司 功率半导体器件及其制备方法
CN108933167B (zh) * 2017-05-22 2022-05-20 比亚迪半导体股份有限公司 半导体功率器件及其制作方法
CN109300847B (zh) * 2017-07-25 2021-03-09 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
GB2585696B (en) 2019-07-12 2021-12-15 Mqsemi Ag Semiconductor device and method for producing same
GB2590716B (en) 2019-12-30 2023-12-20 Mqsemi Ag Fortified trench planar MOS power transistor
GB2592032A (en) 2020-02-13 2021-08-18 Mqsemi Ag Trench planar MOS cell for transistors
GB2592927A (en) 2020-03-10 2021-09-15 Mqsemi Ag Semiconductor device with fortifying layer
CN115911087A (zh) * 2022-09-08 2023-04-04 弘大芯源(深圳)半导体有限公司 一种提高uis性能的sgt-mosfet及其制造方法
CN117219666B (zh) * 2023-11-07 2024-01-26 湖北九峰山实验室 一种具有双触发栅电极的氧化镓异质结晶闸管及其制备方法

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5008725C2 (en) * 1979-05-14 2001-05-01 Internat Rectifer Corp Plural polygon source pattern for mosfet
US4231811A (en) * 1979-09-13 1980-11-04 Intel Corporation Variable thickness self-aligned photoresist process
DE3016749A1 (de) * 1980-04-30 1981-11-05 Siemens AG, 1000 Berlin und 8000 München Kontakt fuer mis-halbleiterbauelement und verfahren zu seiner herstellung
US4516143A (en) * 1982-01-04 1985-05-07 General Electric Company Self-aligned power MOSFET with integral source-base short and methods of making
US4598461A (en) * 1982-01-04 1986-07-08 General Electric Company Methods of making self-aligned power MOSFET with integral source-base short
US4430792A (en) * 1982-07-08 1984-02-14 General Electric Company Minimal mask process for manufacturing insulated-gate semiconductor devices with integral shorts
JPS6032364A (ja) * 1983-08-01 1985-02-19 Toshiba Corp 半導体装置の製造方法
US4809047A (en) * 1983-09-06 1989-02-28 General Electric Company Insulated-gate semiconductor device with improved base-to-source electrode short and method of fabricating said short
DE3402867A1 (de) * 1984-01-27 1985-08-01 Siemens AG, 1000 Berlin und 8000 München Halbleiterbauelement mit kontaktloch
EP0227894A3 (en) * 1985-12-19 1988-07-13 SILICONIX Incorporated High density vertical dmos transistor
US5283202A (en) * 1986-03-21 1994-02-01 Advanced Power Technology, Inc. IGBT device with platinum lifetime control having gradient or profile tailored platinum diffusion regions
DE3788470T2 (de) * 1986-08-08 1994-06-09 Philips Nv Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gate.
JPH0834311B2 (ja) * 1987-06-10 1996-03-29 日本電装株式会社 半導体装置の製造方法
JPS6431469A (en) * 1987-07-27 1989-02-01 Nec Corp Field effect transistor
US5173435A (en) * 1987-11-11 1992-12-22 Mitsubishi Denki Kabushiki Kaisha Insulated gate bipolar transistor
JPH0817233B2 (ja) * 1987-11-11 1996-02-21 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JPH0734474B2 (ja) * 1988-03-03 1995-04-12 富士電機株式会社 伝導度変調型ｍｏｓｆｅｔの製造方法
US4853345A (en) * 1988-08-22 1989-08-01 Delco Electronics Corporation Process for manufacture of a vertical DMOS transistor
US4960723A (en) * 1989-03-30 1990-10-02 Motorola, Inc. Process for making a self aligned vertical field effect transistor having an improved source contact
US4985740A (en) * 1989-06-01 1991-01-15 General Electric Company Power field effect devices having low gate sheet resistance and low ohmic contact resistance
JPH0430477A (ja) * 1990-05-25 1992-02-03 Fuji Electric Co Ltd 絶縁ゲートトランジスタ
US5223732A (en) * 1991-05-28 1993-06-29 Motorola, Inc. Insulated gate semiconductor device with reduced based-to-source electrode short
US5155052A (en) * 1991-06-14 1992-10-13 Davies Robert B Vertical field effect transistor with improved control of low resistivity region geometry
DE4137341C1 (pl) * 1991-11-13 1993-04-29 Siemens Ag, 8000 Muenchen, De
US5304837A (en) * 1992-01-08 1994-04-19 Siemens Aktiengesellschaft Monolithically integrated temperature sensor for power semiconductor components
US5268586A (en) * 1992-02-25 1993-12-07 North American Philips Corporation Vertical power MOS device with increased ruggedness and method of fabrication
JPH0685266A (ja) * 1992-09-04 1994-03-25 Sanyo Electric Co Ltd パワーｍｏｓｆｅｔの製造方法
US5399892A (en) * 1993-11-29 1995-03-21 Harris Corporation Mesh geometry for MOS-gated semiconductor devices

Also Published As

Publication number Publication date
HUT76792A (en) 1997-11-28
EP0777910A1 (en) 1997-06-11
TW280944B (pl) 1996-07-11
EP0777910A4 (en) 1998-10-07
JP3416617B2 (ja) 2003-06-16
CN1161758A (zh) 1997-10-08
CN1311526C (zh) 2007-04-18
KR100295631B1 (ko) 2001-10-25
MX9701579A (es) 1998-03-31
EP1686616A2 (en) 2006-08-02
SG52166A1 (en) 1998-09-28
WO1996007200A1 (en) 1996-03-07
CA2199013A1 (en) 1995-08-17
NO970934D0 (no) 1997-02-28
EP1686616A3 (en) 2009-03-18
JP2000349093A (ja) 2000-12-15
JP3527247B2 (ja) 2004-05-17
BR9508883A (pt) 1997-12-30
ATE358331T1 (de) 2007-04-15
KR970705832A (ko) 1997-10-09
NO970934L (no) 1997-04-24
US5795793A (en) 1998-08-18
DE69535441T2 (de) 2008-04-24
JPH10505198A (ja) 1998-05-19
AU698654B2 (en) 1998-11-05
EP0777910B1 (en) 2007-03-28
FI970850A0 (fi) 1997-02-28
US5731604A (en) 1998-03-24
FI970850A (fi) 1997-04-24
PL319098A1 (en) 1997-07-21
DE69535441D1 (de) 2007-05-10
AU3464395A (en) 1996-03-22
CZ62997A3 (en) 1997-11-12

Similar Documents

Publication Publication Date Title
PL178316B1 (pl) Sposób wytwarzania sterowanego przyrządu półprzewodnikowego MOS i sterowany przyrząd półprzewodnikowy MOS
EP0996975B8 (en) Method of fabricating a field effect transistor in silicon carbide
EP0031020B1 (en) Dmos field effect transistor device and fabrication process
KR910002831B1 (ko) 반도체 소자 제조공정
US4072545A (en) Raised source and drain igfet device fabrication
CA1256588A (en) Process for forming ldd mos/cmos structures
US5880502A (en) Low and high voltage CMOS devices and process for fabricating same
EP0036082A1 (en) A self-aligned process for providing an improved high performance bipolar transistor
EP0698919A2 (en) Trenched DMOS transistor fabrication using seven masks
EP0083816B1 (en) Semiconductor device having an interconnection pattern
KR19990045294A (ko) 전계 효과 트랜지스터 및 그 제조 방법
KR870006676A (ko) 공유 기판위에 쌍극성 트랜지스터와 상보 mos트랜지스터를 제조하기 위한 공정
KR20000023520A (ko) 내부의 링형 게이트를 구비한 버티컬 전계 효과트랜지스터 및 그 제조 방법
US5554554A (en) Process for fabricating two loads having different resistance levels in a common layer of polysilicon
US4069067A (en) Method of making a semiconductor device
KR100272051B1 (ko) 접점윈도우를통해베이스주입한p-채널mos게이트소자제조공정
EP0689238B1 (en) MOS-technology power device manufacturing process
JPH02278761A (ja) ０．５ミクロン以下に縮小可能な選択的エピタキシャル成長を使用するｃｍｏｓ及びバイポーラ製造方法
US6878997B2 (en) Compensation component and method for fabricating the component
KR940007467B1 (ko) 집적회로의 저용량 매몰층 제조방법
EP0141571A2 (en) High performance two layer metal cmos process using a reduced number of masks
AU698654C (en) Process for manufacture of mos gated device with reduced mask count
KR100241050B1 (ko) 트렌치 게이트형 절연게이트바이폴라 트랜지스터(전력트랜지스터)의 제조방법
KR100305205B1 (ko) 반도체소자의제조방법

Legal Events

Date Code Title Description
LAPS Decisions on the lapse of the protection rights

Effective date: 20050817