JPH0430477A - 絶縁ゲートトランジスタ - Google Patents
絶縁ゲートトランジスタInfo
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- JPH0430477A JPH0430477A JP2136104A JP13610490A JPH0430477A JP H0430477 A JPH0430477 A JP H0430477A JP 2136104 A JP2136104 A JP 2136104A JP 13610490 A JP13610490 A JP 13610490A JP H0430477 A JPH0430477 A JP H0430477A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
【産業上の利用分野］
本発明は、半導体基板の両生面に対向して設けられた両
電極間に流れる電流を一生面上に絶縁膜を介して設けら
れたゲート電極への印加が電圧によりスイッチングする
絶縁ゲートトランジスタに関する。
電極間に流れる電流を一生面上に絶縁膜を介して設けら
れたゲート電極への印加が電圧によりスイッチングする
絶縁ゲートトランジスタに関する。
半導体基板の両生面に設けられた両電極間を流れる電流
を電圧駆動することのできる電力用スイッチ素子として
、縦型ＭＯＳＦＥＴあるいは絶縁ゲート型バイポーラト
ランジスタが多く用いられているようになったが、これ
らについて近年安全動作領域の拡張が求められており、
それには寄生バイポーラトランジスタあるいは寄生サイ
リスタの動作の抑制が必要である。
を電圧駆動することのできる電力用スイッチ素子として
、縦型ＭＯＳＦＥＴあるいは絶縁ゲート型バイポーラト
ランジスタが多く用いられているようになったが、これ
らについて近年安全動作領域の拡張が求められており、
それには寄生バイポーラトランジスタあるいは寄生サイ
リスタの動作の抑制が必要である。
第２図は縦型ＭＯ５ＦＥＴの基本的構造を示し、低不純
物濃度のＮ−層１の表面層にＰ−チャネル領域２が形成
され、さらにそのＰ−領域２の表面層にＮ゛ソース領域
３が形成されている。ソース領域３の外側のチャネル領
域２およびＮ−層ｌの露出部の上にゲート絶縁膜４を介
してゲート電極５が設けられている。そして、ゲート電
極５と絶縁ＷＸ６によって絶縁されているソース電極７
は、ノース領域３およびソース領域を貫通してチャネル
領域２に接触している。一方、Ｎ−層１の他側にはＮ゛
層８設けられ、これにドレイン電極９が接触している。
物濃度のＮ−層１の表面層にＰ−チャネル領域２が形成
され、さらにそのＰ−領域２の表面層にＮ゛ソース領域
３が形成されている。ソース領域３の外側のチャネル領
域２およびＮ−層ｌの露出部の上にゲート絶縁膜４を介
してゲート電極５が設けられている。そして、ゲート電
極５と絶縁ＷＸ６によって絶縁されているソース電極７
は、ノース領域３およびソース領域を貫通してチャネル
領域２に接触している。一方、Ｎ−層１の他側にはＮ゛
層８設けられ、これにドレイン電極９が接触している。
このような構造は次のようにして形成される。まず、Ｎ
゛半導体基Ｆｉ８の上にＮ層１を積層し、その上にゲー
ト絶縁膜４およびゲート電極５のパターンを形成する。
゛半導体基Ｆｉ８の上にＮ層１を積層し、その上にゲー
ト絶縁膜４およびゲート電極５のパターンを形成する。
このゲート電極５をマスクにして不純物を導入し、拡散
してＰチャネル領域２を形成し、同様にゲート電極５を
マスクにして浅いＮ゛ソース領域３を形成する。
してＰチャネル領域２を形成し、同様にゲート電極５を
マスクにして浅いＮ゛ソース領域３を形成する。
すなわち、Ｐ−’ＢＮ域２とＮ′頭傾城はセルフアライ
メントにより形成される。さらにゲート電極５を絶縁膜
６で被覆し、その一部に窓を設けてソース領域３の一部
をエツチングにより除去する。これによりソース電極７
を形成して、絶縁膜６のコンタクトホールでソース領域
３およびチャネル領域２に同時に接触させることができ
る。そして、半導体基板８の他面にはドレイン電極を被
着する。
メントにより形成される。さらにゲート電極５を絶縁膜
６で被覆し、その一部に窓を設けてソース領域３の一部
をエツチングにより除去する。これによりソース電極７
を形成して、絶縁膜６のコンタクトホールでソース領域
３およびチャネル領域２に同時に接触させることができ
る。そして、半導体基板８の他面にはドレイン電極を被
着する。
この縦型ＭＯ３ＦＥＴは、ソース電極７を接地し、ドレ
イン電極９に正の電圧を印加した状態で、ゲート電極５
を接地するかあるいはしきい値電圧以下の電圧が印加し
た場合には電流が流れない。
イン電極９に正の電圧を印加した状態で、ゲート電極５
を接地するかあるいはしきい値電圧以下の電圧が印加し
た場合には電流が流れない。
しかし、ゲート電極５にしきい値電圧以上の電圧を印加
した場合には、ゲート電極の下のＰ−チャネル領域２が
Ｐ型からＮ型へ反転し、電子がソース電極７からソース
領域３．チャネル領域２の反転Ｊｌｉ、 Ｎ−層１およ
びＮ゛層８通してドレイン電極９へ流れて導通する。
した場合には、ゲート電極の下のＰ−チャネル領域２が
Ｐ型からＮ型へ反転し、電子がソース電極７からソース
領域３．チャネル領域２の反転Ｊｌｉ、 Ｎ−層１およ
びＮ゛層８通してドレイン電極９へ流れて導通する。
絶縁ゲート型バイポーラトランジスタは、縦型ＭＯ３Ｆ
ＥＴのＮ゛層８代りにＰ゛層を設けたもので、電子がＮ
−層に流入するのに対応してＰ゛層から正孔が注入され
ることによって伝導度変調が起こることを利用して導通
時の抵抗を低くするものである。
ＥＴのＮ゛層８代りにＰ゛層を設けたもので、電子がＮ
−層に流入するのに対応してＰ゛層から正孔が注入され
ることによって伝導度変調が起こることを利用して導通
時の抵抗を低くするものである。
〔発明が解決しようとするｉＪ１題〕
第２図に示したＭＯＳＦＥＴのソース電極７とドレイン
電極９の間にＰ−領域２とＮ−層１の間のＰＮ接合の耐
圧以上の電圧が印加されてアバランシェ状態に入った場
合には、電子電流以外に正孔電流が流れる。この正孔電
流が大きくなると、Ｎ層１．Ｐ−６Ｎ域２およびＮ″領
域３よりなるＮＰＮ寄生バイポーラトランジスタが動作
し、ゲート電極５ではもはや制御できない大電流が流れ
、素子の破壊に至る。絶縁ゲート型バイポーラトランジ
スタでも同様に寄生バイポーラトランジスタの各領域に
Ｐ゛層が加わってなるＰＮＰＮ寄生サイリスタが動作す
るラッチアップと呼ばれる現象があり、やはり素子の破
壊をひき起こす。
電極９の間にＰ−領域２とＮ−層１の間のＰＮ接合の耐
圧以上の電圧が印加されてアバランシェ状態に入った場
合には、電子電流以外に正孔電流が流れる。この正孔電
流が大きくなると、Ｎ層１．Ｐ−６Ｎ域２およびＮ″領
域３よりなるＮＰＮ寄生バイポーラトランジスタが動作
し、ゲート電極５ではもはや制御できない大電流が流れ
、素子の破壊に至る。絶縁ゲート型バイポーラトランジ
スタでも同様に寄生バイポーラトランジスタの各領域に
Ｐ゛層が加わってなるＰＮＰＮ寄生サイリスタが動作す
るラッチアップと呼ばれる現象があり、やはり素子の破
壊をひき起こす。
最近、回路設計の簡略化や素子の使用方法の変更などに
より、このような絶縁ゲートトランジスタの破壊耐量の
向上が特に望まれている。その対策として、例えば第２
図の素子におけるＰ−チャネル領域２の不純物濃度をあ
げて前記ＮＰＮ寄生バイポーラトランジスタのベース領
域となるＰ領域２のＮ゛ソース領域３の下の部分の抵抗
を下げ、そのベース領域とコレクタ領域となるＮ″領域
３が順バイアスされにくいようにする。この方法は、絶
縁ゲート型バイポーラトランジスタのランチアップ防止
にも育効であるが、チャネル領域の不純物濃度が高くな
るので反転しにくくなり、しきい値電圧が従来の素子よ
り高（なって素子特性を変えてしまう欠点がある。
より、このような絶縁ゲートトランジスタの破壊耐量の
向上が特に望まれている。その対策として、例えば第２
図の素子におけるＰ−チャネル領域２の不純物濃度をあ
げて前記ＮＰＮ寄生バイポーラトランジスタのベース領
域となるＰ領域２のＮ゛ソース領域３の下の部分の抵抗
を下げ、そのベース領域とコレクタ領域となるＮ″領域
３が順バイアスされにくいようにする。この方法は、絶
縁ゲート型バイポーラトランジスタのランチアップ防止
にも育効であるが、チャネル領域の不純物濃度が高くな
るので反転しにくくなり、しきい値電圧が従来の素子よ
り高（なって素子特性を変えてしまう欠点がある。
本発明の目的は、上記の欠点を除去し、寄生バイポーラ
トランジスタあるいは寄生サイリスタの動作をＭＯ３構
造のしきい値電圧を上げることなく起こりにりくシて、
破壊耐量の向上した絶縁ゲートトランジスタを提供する
ことにある。
トランジスタあるいは寄生サイリスタの動作をＭＯ３構
造のしきい値電圧を上げることなく起こりにりくシて、
破壊耐量の向上した絶縁ゲートトランジスタを提供する
ことにある。
上記の目的を達成するために本発明は、第一導電型の低
不純物濃度の層の表面部に選択的に形成された第二導電
型のチャネル領域と、そのチャネル領域の表面部に選択
的に形成された高不純物濃度で第一導電型のソース領域
と、チャネル領域およびソース領域に共通に接触する一
つの主電極と、チャネル領域の前記第一導電型の層とソ
ース領域とにはさまれた部分の上にゲート絶縁膜を介し
て設けられたゲート電極とを有し、チャネル領域がゲー
ト電極をマスクにして導入された不純物の拡散によって
形成される絶縁ゲートトランジスタにおいて、ゲート電
極の下のチャネル領域の少なくともソース領域に近接す
る部分の表面層に第一導電型層形成の働きをする不純物
がその表面層の導電型が反転しない程度に導入されたも
のとする。
不純物濃度の層の表面部に選択的に形成された第二導電
型のチャネル領域と、そのチャネル領域の表面部に選択
的に形成された高不純物濃度で第一導電型のソース領域
と、チャネル領域およびソース領域に共通に接触する一
つの主電極と、チャネル領域の前記第一導電型の層とソ
ース領域とにはさまれた部分の上にゲート絶縁膜を介し
て設けられたゲート電極とを有し、チャネル領域がゲー
ト電極をマスクにして導入された不純物の拡散によって
形成される絶縁ゲートトランジスタにおいて、ゲート電
極の下のチャネル領域の少なくともソース領域に近接す
る部分の表面層に第一導電型層形成の働きをする不純物
がその表面層の導電型が反転しない程度に導入されたも
のとする。
ＭＯ３構造のしきい値電圧はチャネル領域の最も不純物
濃度の高い箇所の濃度で決まる。チャネル領域をゲート
電極をマスクにして導入した不純物の拡散によって形成
する場合、その箇所はゲート電極の端の下でソース領域
に近接した部分である。従って、この部分の表面層に第
二導電型のチャネル領域を形成するための不純物と逆の
働きをする不純物を第一導電型に反転しない程度に導入
すれば、チャネル領域の不純物濃度をあげてもしきい値
電圧が高くなるのを抑制することができる。
濃度の高い箇所の濃度で決まる。チャネル領域をゲート
電極をマスクにして導入した不純物の拡散によって形成
する場合、その箇所はゲート電極の端の下でソース領域
に近接した部分である。従って、この部分の表面層に第
二導電型のチャネル領域を形成するための不純物と逆の
働きをする不純物を第一導電型に反転しない程度に導入
すれば、チャネル領域の不純物濃度をあげてもしきい値
電圧が高くなるのを抑制することができる。
しかし、チャネル領域の下の部分の抵抗は著しくは高く
ならないので、寄生トランジスタあるいは寄生サイリス
クの動作を大きく促進することはない。
ならないので、寄生トランジスタあるいは寄生サイリス
クの動作を大きく促進することはない。
〔実施例］
以下、第２図と共通の部分に同一の符号を付した各図を
引用して本発明の実施例について述べる。
引用して本発明の実施例について述べる。
第１図に示した実施例の縦型ＭＯ３ＦＥＴにはＰ−チャ
ネル領域２の表面層のＮ°ソース領域の外側まで広がる
斜線で示した領域１０にドナー不純物が導入されている
。このＭＯＳＦＥＴの製作には、まずＮ゛シリコン基板
８の上にエピタキシャル成長により所定の厚さの高比抵
抗のＮ−層１を積層する０次にＮ−層１の表面を酸化し
て厚さ１０００人程度０シリコン酸化膜を形成し、その
上に厚さ約１ｎ程度の多結晶シリコン層を堆積させ、双
方をパターニングしてゲート酸化膜４の上に同一パター
ンのゲート電極５を形成する。そのあと、ゲート電極５
をマスクにしてアクセプタ不純物としての硼素を１．５
ＸＩＯ”／ｄ程度のドーズ量でイオン注入し、さらに
ドナー不純物としての砒素を２、ＯＸ １０″／ ｄ程
度のドーズ量でイオン注入し、１１５０℃ＸＩＯ時間程
度加熱してドライブを行う、この際、ＡｓはＢに比して
拡散係数が小さいのでＢはど拡散が進まず、結果として
約１０４の深さのＰ−チャネル領域の内側に約３〜４ｎ
の浅いＡｓ拡散領域ｌＯが形成される。第３図はこの領
域１０の形成による不純物濃度分布の変化を示す。第３
図（ａｌに拡大して略示したように、チャネル領域２の
ゲート電極５の下の部分をＡ−Ａとすると、Ａｓを導入
しないときの不純物濃度分布は第３図（ハ）のようにな
る、すなわち、一定の濃度３１のＮ−基板工にＢを導入
、拡散させることにより線３２で示すＢの濃度分布が生
ずる。しかし、このＢと基板中のドナーとが相殺されて
有効な不純物濃度分布３３を示すＰ型チャネル領域２が
生ずる。しかるに、Ａｓを同時に拡散させることにより
、第３図ｆｃ）に示すようにＡｓの濃度分布３４が生ず
る。これにより、Ｂの有効濃度の高かったＦ型チャネル
領域２の表面層のＡに近い部分は有効濃度が！３５のよ
うに低下する。
ネル領域２の表面層のＮ°ソース領域の外側まで広がる
斜線で示した領域１０にドナー不純物が導入されている
。このＭＯＳＦＥＴの製作には、まずＮ゛シリコン基板
８の上にエピタキシャル成長により所定の厚さの高比抵
抗のＮ−層１を積層する０次にＮ−層１の表面を酸化し
て厚さ１０００人程度０シリコン酸化膜を形成し、その
上に厚さ約１ｎ程度の多結晶シリコン層を堆積させ、双
方をパターニングしてゲート酸化膜４の上に同一パター
ンのゲート電極５を形成する。そのあと、ゲート電極５
をマスクにしてアクセプタ不純物としての硼素を１．５
ＸＩＯ”／ｄ程度のドーズ量でイオン注入し、さらに
ドナー不純物としての砒素を２、ＯＸ １０″／ ｄ程
度のドーズ量でイオン注入し、１１５０℃ＸＩＯ時間程
度加熱してドライブを行う、この際、ＡｓはＢに比して
拡散係数が小さいのでＢはど拡散が進まず、結果として
約１０４の深さのＰ−チャネル領域の内側に約３〜４ｎ
の浅いＡｓ拡散領域ｌＯが形成される。第３図はこの領
域１０の形成による不純物濃度分布の変化を示す。第３
図（ａｌに拡大して略示したように、チャネル領域２の
ゲート電極５の下の部分をＡ−Ａとすると、Ａｓを導入
しないときの不純物濃度分布は第３図（ハ）のようにな
る、すなわち、一定の濃度３１のＮ−基板工にＢを導入
、拡散させることにより線３２で示すＢの濃度分布が生
ずる。しかし、このＢと基板中のドナーとが相殺されて
有効な不純物濃度分布３３を示すＰ型チャネル領域２が
生ずる。しかるに、Ａｓを同時に拡散させることにより
、第３図ｆｃ）に示すようにＡｓの濃度分布３４が生ず
る。これにより、Ｂの有効濃度の高かったＦ型チャネル
領域２の表面層のＡに近い部分は有効濃度が！３５のよ
うに低下する。
しかしＰ型としての性質は残っている。このあと、やは
りゲートを極５をマスクにしてさらに襄いドーズ量でＡ
３を注入し、拡散して領域１０より浅いＮ゛ソース領域
３を形成する。次いで絶縁膜６としてＰＳＧなどの膜を
１ｎ程度の厚さで形成し、窓を明ける。そして、その窓
を通してシリコンをエツチングしてＮ″領域３の一部を
除去し、Ｐ−チャネル領域２の一部を露出させる。前記
の窓を広げてコンタクトホールとしたのち、〜の蒸着に
よりそのコンタクトホールでソース領域３およびチャネ
ル開城２に同時に接触するソース電極７を形成する。Ｉ
＆後にＮ″基板８の裏面にＡｕなどを蒸着してドレイン
電極９を形成することにより第１図の構造ができ上がる
。このようにＡｓ拡散領域ＩＯを形成した結果、形成し
ないときには０．７■程度であったしきい値電圧を６■
ないし５．３■まで低下さセることかできた。
りゲートを極５をマスクにしてさらに襄いドーズ量でＡ
３を注入し、拡散して領域１０より浅いＮ゛ソース領域
３を形成する。次いで絶縁膜６としてＰＳＧなどの膜を
１ｎ程度の厚さで形成し、窓を明ける。そして、その窓
を通してシリコンをエツチングしてＮ″領域３の一部を
除去し、Ｐ−チャネル領域２の一部を露出させる。前記
の窓を広げてコンタクトホールとしたのち、〜の蒸着に
よりそのコンタクトホールでソース領域３およびチャネ
ル開城２に同時に接触するソース電極７を形成する。Ｉ
＆後にＮ″基板８の裏面にＡｕなどを蒸着してドレイン
電極９を形成することにより第１図の構造ができ上がる
。このようにＡｓ拡散領域ＩＯを形成した結果、形成し
ないときには０．７■程度であったしきい値電圧を６■
ないし５．３■まで低下さセることかできた。
第１図に示した縦型ＭＯ５ＦＥＴの領域１０をＡｓより
も拡散係数の大きい不純物、例えばりんを用いて形成し
たい場合は、Ｐ−チャネル領域２を予めイオン注入、拡
散により形成したのち、別個にりんなどの不純物をイオ
ン注入、拡散して形成すればよい。
も拡散係数の大きい不純物、例えばりんを用いて形成し
たい場合は、Ｐ−チャネル領域２を予めイオン注入、拡
散により形成したのち、別個にりんなどの不純物をイオ
ン注入、拡散して形成すればよい。
第１図の素子の場合、Ａｓ拡敞領域１０の形成によリ、
Ｎ゛ソース研域３直下のＰ−チャネル領域２の抵抗が若
干上がり、ＮＰＮ寄生バイポーラトランジスタの動作防
止には逆効果になるが、第４図に斜線を引いて示すよう
にＰ″低抵抗領域１１をソース領域３の下に形成するこ
とで防ぐことができる。
Ｎ゛ソース研域３直下のＰ−チャネル領域２の抵抗が若
干上がり、ＮＰＮ寄生バイポーラトランジスタの動作防
止には逆効果になるが、第４図に斜線を引いて示すよう
にＰ″低抵抗領域１１をソース領域３の下に形成するこ
とで防ぐことができる。
第５図は本発明の別の実施例の絶縁ゲート型バイポーラ
トランジスタで、Ｐ゛シリコン基キ反１２を用いること
により第１図のＭＯＳ Ｆ ＥＴと同様な工程を経て製
作することができる。この場合も、Ｐ−チャネルＮ域２
の抵抗を下げてＰ°層１２，８層１．Ｐ−領域２．Ｎ°
領域３よりなるＰ Ｎ Ｐ Ｎ寄生サイリスタが動作し
、破壊するラッチアップ現象を抑制しながら、Ａｓ拡散
領域１０によってしきい値の上昇を防ぐことができる。
トランジスタで、Ｐ゛シリコン基キ反１２を用いること
により第１図のＭＯＳ Ｆ ＥＴと同様な工程を経て製
作することができる。この場合も、Ｐ−チャネルＮ域２
の抵抗を下げてＰ°層１２，８層１．Ｐ−領域２．Ｎ°
領域３よりなるＰ Ｎ Ｐ Ｎ寄生サイリスタが動作し
、破壊するラッチアップ現象を抑制しながら、Ａｓ拡散
領域１０によってしきい値の上昇を防ぐことができる。
以上の実施例では、ゲート電極への電圧印加によりＰ型
チャネル領域を反転させるＮチャネル絶縁ゲートトラン
ジスタについて述べたが、各部の導電型を逆にしたＰチ
ャネル絶縁ゲートトランジスタにおいても、アクセプタ
拡散領域をＰ゛ソース領域隣接して設けることにより同
様に実施できる。
チャネル領域を反転させるＮチャネル絶縁ゲートトラン
ジスタについて述べたが、各部の導電型を逆にしたＰチ
ャネル絶縁ゲートトランジスタにおいても、アクセプタ
拡散領域をＰ゛ソース領域隣接して設けることにより同
様に実施できる。
Ｃ発明の効果］
本発明によれば、寄生バイポーラトランジスタあるいは
寄生サイリスタの動作を防止するためにチャネル領域の
不純物濃度を高めて低抵抗化するときに、それに伴うし
きい値電圧上昇を、チャネル傾城表面層のソース領域に
近接した部分に前記不純物の効果を弱める逆の型の不純
物を導入することによって防止することができた。これ
によりしきい値電圧の低いままで破壊耐量が向上した絶
縁ゲートトランジスタを得ることができる。
寄生サイリスタの動作を防止するためにチャネル領域の
不純物濃度を高めて低抵抗化するときに、それに伴うし
きい値電圧上昇を、チャネル傾城表面層のソース領域に
近接した部分に前記不純物の効果を弱める逆の型の不純
物を導入することによって防止することができた。これ
によりしきい値電圧の低いままで破壊耐量が向上した絶
縁ゲートトランジスタを得ることができる。
第１図は本発明の一実施例の縦型ＭＯ３ＦＥＴの断面図
、第２図は従来の縦型ＭＯ３ＦＥＴの断面図、第３図は
本発明の実施による縦型ＭＯ３ＦＥＴのチャネルＧＪｌ
域表面層の不純物濃度分布の変化を示し、そのうち（ａ
）は不純物濃度分布を示す部分の断面図、（ｂｌは本発
明を実施しないとき、（Ｃ）は本発明を実施したときの
不純物濃度分布図、第４図は本発明の別の実施例の縦型
ＭＯ３ＦＥＴの断面図、第５図はさらに別の実施例の絶
縁ゲート型バイポーラトランジスタの断面図である。 にＮ−層、２：Ｐ−チャネル領域、３：Ｎ。 ソース領域、４：ゲート酸化膜、５：ゲート電極、７；
ソース電極、８：Ｎ″基板９ニドレイン電極、１０：砒
素拡散領域、１１：Ｐ″領域１２：Ｐ＝基板 ３ンース？−キ弧 ワンース峻匝セ Ｎ″′ 〜８Ｎ’塁叛 第１図 Ｎ“ 一−８ 第２図 第３図 Ｎ 〜８ 第４肥
、第２図は従来の縦型ＭＯ３ＦＥＴの断面図、第３図は
本発明の実施による縦型ＭＯ３ＦＥＴのチャネルＧＪｌ
域表面層の不純物濃度分布の変化を示し、そのうち（ａ
）は不純物濃度分布を示す部分の断面図、（ｂｌは本発
明を実施しないとき、（Ｃ）は本発明を実施したときの
不純物濃度分布図、第４図は本発明の別の実施例の縦型
ＭＯ３ＦＥＴの断面図、第５図はさらに別の実施例の絶
縁ゲート型バイポーラトランジスタの断面図である。 にＮ−層、２：Ｐ−チャネル領域、３：Ｎ。 ソース領域、４：ゲート酸化膜、５：ゲート電極、７；
ソース電極、８：Ｎ″基板９ニドレイン電極、１０：砒
素拡散領域、１１：Ｐ″領域１２：Ｐ＝基板 ３ンース？−キ弧 ワンース峻匝セ Ｎ″′ 〜８Ｎ’塁叛 第１図 Ｎ“ 一−８ 第２図 第３図 Ｎ 〜８ 第４肥
Claims (1)
- １）第一導電型の低不純物濃度の層の表面部に選択的に
形成された第二導電型のチャネル領域と、そのチャネル
領域の表面部に選択的に形成された高不純物濃度で第一
導電型のソース領域と、チャネル領域およびソース領域
に共通に接触する一つの主電極と、チャネル領域の前記
第一導電型の層とソース領域とにはさまれた部分の上に
ゲート絶縁膜を介して設けられたゲート電極とを有し、
チャネル領域がゲート電極をマスクにして導入された不
純物の拡散によって形成されるものにおいて、ゲート電
極の下のチャネル領域の少なくともソース領域に近接す
る部分の表面層に第一導電型層形成の働きをする不純物
がその表面層の導電型が反転しない程度に導入されたこ
とを特徴とする絶縁ゲートトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136104A JPH0430477A (ja) | 1990-05-25 | 1990-05-25 | 絶縁ゲートトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2136104A JPH0430477A (ja) | 1990-05-25 | 1990-05-25 | 絶縁ゲートトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430477A true JPH0430477A (ja) | 1992-02-03 |
Family
ID=15167375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2136104A Pending JPH0430477A (ja) | 1990-05-25 | 1990-05-25 | 絶縁ゲートトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430477A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731604A (en) * | 1994-09-01 | 1998-03-24 | International Rectifier Corporation | Semiconductor device MOS gated |
-
1990
- 1990-05-25 JP JP2136104A patent/JPH0430477A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5731604A (en) * | 1994-09-01 | 1998-03-24 | International Rectifier Corporation | Semiconductor device MOS gated |
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