DE102005008191B4 - Verfahren zur Herstellung von VDMOS-Transistoren - Google Patents
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Abstract
Verfahren zur Herstellung von VDMOS-Transistoren beginnend mit einer auf einem Si-Substrat(1) befindlichen aktiven Si-Epitaxieschicht (2) gleichen Leitungstyps, wobei nach Schaffung einer strukturierten Oxidschicht (3), einer Gateoxidschicht (4) und einer dotierten Polysiliziumschicht (5) eine undotierte Oxidschicht (6) auf der Polysiliziumschicht (5) abgeschieden wird, die im nachfolgenden Prozessablauf für eine fehlerfreie Ausbildung des Gateanschlusses bei Fortsetzung des Herstellungsprozesses sorgt, der aus den folgenden Prozeßschritten besteht:
– Beseitigung der Schichten (5) und (6) im Bereich des Source-/Bodykontaktes durch einen Maskenprozeß mit der Maske (7) und einem dazugehörigen Plasmaätzprozess und damit Definieren der Flächen für die Wanne (8),
– Resistentfernung und Implantation des Wannengebiets (8) mit entgegengesetztem Leitungstyp zur Epitaxieschicht,
– Temperung zur Erzeugung des Kanalgebietes unter den Schichten Polysilizium (5) und Gateoxid (4),
– Implantation des hochdotierten Sourceanschlusses (9) im gleichen Gebiet,
– Abscheidung der Zwischenisolatorschicht (10),
– Erzeugung der Kontaktlochmaske (11) und plasmachemische Ätzung der Zwischenisolatorschicht...
– Beseitigung der Schichten (5) und (6) im Bereich des Source-/Bodykontaktes durch einen Maskenprozeß mit der Maske (7) und einem dazugehörigen Plasmaätzprozess und damit Definieren der Flächen für die Wanne (8),
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Description
- Nach dem Stand der Technik werden verschiedene Technologien für die Herstellung von VDMOS-Transistoren angewendet. Die einzelne VDMOS-Zelle als Basiselement der VDMOS-Transistoren ist hinreichend ausführlich in der Literatur beschrieben und wird als bekannt vorausgesetzt. Ein wesentlicher Teil des Herstellungsprozesses ist die Kontaktierung des Verbundes der VDMOS-Zellen, insbesondere die Kontaktierungsweise der Gateelektrode. Die VDMOS-Zellen werden an drei Stellen kontaktiert. Zum einen auf der Scheiben- bzw. Chiprückseite (großflächig), zum anderen auf der Scheiben- bzw. Chipoberfläche an eng begrenzten Kontaktstellen. An der Scheiben- bzw. Chipoberfläche müssen der Gate- und Source/Body-Kontakt realisiert werden. Die beiden Kontaktarten der Scheiben- bzw. Chipoberfläche erfordern entsprechende Maskenebenen. Bei einigen Technologien wird der Source/Body-Kontakt durch eine alleinige Ätzung in das einkristalline Silizium hergestellt. In diesem Fall ist die Verwendung nur einer Maskenebene für die beiden Kontaktlocharten problematisch. Das Problem besteht darin, dass während des Plasmaätzprozesses beide Kontaktlocharten, d. h. der Gate- und der Source/Body-Kontakt, gleichzeitig geätzt werden. Die Tiefe der Ätzung des Source/Body-Kontaktes in das Silizium liegt etwa in der gleichen Größenordnung wie die Dicke der Polysiliziumschicht unter dem Gatekontakt (ca. 0,3 ... 0,5 μm), welche der elektrische Anschluß des Gates ist. Am Ende des Plasmaätzprozesses tendiert die Polysilizium-Schichtdicke im Bereich der Gatekontaktlochfläche gegen Null. Hingegen ist es für das Sourcegebiet auch erforderlich, für die ausreichende Kontaktierung die Zwischenisolatorschicht im Kontaktloch in ihrer lateralen Ausdehnung um ein bestimmtes Maß zu verringern. Bei dieser nasschemischen Ätzung erweitert sich das Sourcekontaktloch in Richtung Gate. Dieser Prozess ist hinreichend beschrieben. Der Nachteil des Verfahrens liegt darin, dass gleichzeitig bei vollständig oder teilweise entferntem Polysilizium im Gatekontaktloch das Feldoxid im Gatekontaktloch angeätzt wird. Der Ätzvorgang greift das Feldoxid in der Tiefe an und unterätzt das Polysilizium. Es entsteht dadurch ein deformierter Gatekontakt, aus dem Spätfolgen für die Zuverlässigkeit des Transistors resultieren können. In der
US 60 37 631 A ,3d ist ein solcher deformierter Gatekontakt (Detail27b ) in stilisierter Form dargestellt. - In der Schrift Widman, D., Mader, H. et al.; „Technologie hochintegrierter Schaltungen”; Springer Verlag; 1996, werden gängige Verfahrensschritte zur Herstellung von Schaltungen beschrieben, so z. B. auch die Verwendung einer Oxidschicht als Hartmaske bei Lithographieprozessen zum Schurtz von darunter liegenden Schichten. Hinweise zu einer Verfahrensschrittabfolge zur Verhinderung deformierter Gatekontakte, d. h. einer Verbesserung der Gatekontaktierung sind der veröffentlichung nicht zu entnehmen.
- Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren so zu gestalten, dass die Gatekontaktierung der Einzelzellen und damit des Transistors verbessert wird, d. h. mit der konstruktiv angezielten ganzen Kontaktfläche und mit hoher Reproduziertbarkeit erreicht wird, womit Datenhaltigkeit Zuverlässigkeit des Bauelementes verbessert werden.
- Gelöst wird die Aufgabe mit den im Anspruchs 1 angegebenen Merkmalen.
- Der Gegenstand des Anspruchs 1 weist die Vorteile auf, daß die zusätzliche Oxidschicht (undotiertes Oxid z. B. TEOS), die auf das unstrukturierte Polysilizium aufgebracht wird, beim Siliziumätzen des Source-/Body-Kontaktes die Polysiliziumschicht schützt. Entfernt wird sie dann beim Rückätzen des Zwischenisolators, wonach in den Gatekontaktlöchern eine ungestörte homogene Kontaktfläche des Polysiliziums zur Verfügung steht. Ein weiterer Vorteil besteht darin, dass das Verfahren zur Herstellung beider Kontaktsysteme nur eine einzige Maske benötigt.
- Die Erfindung wird nun anhand eines Ausführungsbeispieles unter Zuhilfenahme der Zeichnung erläutert.
- Es zeigen
-
1 bis4 in schematischer Schnittdarstellung die Stadien des Verfahrensablaufes bei der Herstellung des Gate- und des Source/Body-Kontaktes entsprechend dem erfinderischen Vorgehen. -
1 zeigt die Randstruktur eines VDMOS-Transistors und eine VDMOS-Zelle in einem frühen Zustand des technologischen Prozesses. Das Basismaterial besteht aus einer hochdotierten Siliziumscheibe (1 ) mit einer Epitaxieschicht (2 ) gleichen Dotierungstyps. Auf die Epitaxieschicht läßt man eine dicke Oxidschicht (3 ) aufwachsen, die fotolithografisch strukturiert und geätzt wird. Die strukturierte Oxidschicht (3 ) hat neben der Funktion, die Fläche für die VDMOS-Zellen zu definieren, noch die Aufgabe, die Drainspannung zur Chipoberfläche abzubauen und eine Pufferschicht zwischen Epitaxieschicht (2 ) und Gatekontaktschicht zu bilden. Nach Erzeugung des Gateoxides (4 ), Abscheidung und Dotierung der Polysiliziumschicht (5 ) als Gatekontaktschicht wird eine undotierte Oxidschicht z. B. TEOS (6 ) abgeschieden. Sie ist bezüglich ihrer Schichtdicke und Ätzrate derart beschaffen, dass sie im späteren Prozeß beim Rückätzen des Sourcekontaktloches in Richtung Gate vollständig aus dem Gatekontaktloch entfernt wird. Mit der folgenden Maske (7 ) und den dazugehörigen Plasmaätzprozessen werden die Schichten (5 ) und (6 ) strukturiert und damit die Flächen für die Wanne (8 ),2 definiert. Nach dem Resistentfernen wird mittels Implantation das sogenannte Wannengebiet (8 ) eingebracht (2 ). Der Dotierungstyp ist dem der Epitaxieschicht entgegengesetzt. Die folgende Temperung dient u. a. zur Erzeugung des Kanalgebietes unter dem Polysiliziumgate. Im gleichen Gebiet wird mittels Implantation der hochdotierte Sourceanschluß (9 ) realisiert. Im nächsten Arbeitsgang wird vor Erzeugung der Kontaktlochmaske (11 ) die sogenannte Zwischenisolatorschicht aus z. B. Borphosphorsilikatglas (10 ) abgeschieden. In3 sind wesentliche Details für die Erzeugung der beiden Kontaktlochtypen Gate- und Source/Body-Kontakt dargestellt. Zunächst wird mit plasmachemischer Ätzung die Zwischenisolatorschicht (10 ) strukturiert. Mittels Endpunkterkennung im Source-/Body-Kontaktloch erfolgt ein automatischer Abbruch des Oxidätzprozesses nach Freilegung des Siliziums (nicht dargestellt). In den Gatekontaktlochgebieten befindet sich nach dem Ätzprozeß noch die undotierte Oxidschicht (6 ). In einem zweiten nachfolgenden Ätzprozeß wird mit einer Anlage zum Silizium- bzw. Polysilizium-Ätzen der Source-/Body-Kontakt mehrere hundert Nanometer in das Substrat strukturiert. Wegen der hohen Selektivität des Siliziumätzprozesses zum Oxid bleibt die Oxidschicht im Gatekontaktbereich erhalten. Im Anschluß an den Strukturierungsprozeß sorgt eine Hochdosisimplantation mit Dotanden gleichen Ladungstyps wie die Wanne für einen niederohmigen Bodykontakt (12 ). Um die Flächen des Sourcekontakts (9 ) zu vergrößern, muß die Zwischenisolatorschicht (10 ) im Source-/Body-Kontaktloch naßchemisch zurückgesetzt werden. Beim Zurücksetzen des Zwischenisolators (10 ) wird die Schicht (6 ) im Gatekontaktloch gleichzeitig vollständig entfernt (4 ). Neben dem in das Silizium geätzte Source-/Body-Kontaktloch sorgt der beschriebene Prozeß im Gatekontaktbereich für eine ungestörte planare Polysiliziumoberfläche. - Die nachfolgenden technologischen Schritte zur Realisierung des VDMOS-Transistors, wie das Entfernen der Resistschicht, Erzeugung der Metall- und Passivierungsebene sind Standardprozesse, die für die Erfindung nicht relevant sind.
-
- 1
- Si-Substrat (hochdotiert)
- 2
- Si-Epitaxieschicht (Dotierung entsprechend Transistorparameter)
- 3
- Oxidschicht (gewachsen)
- 4
- Gateoxidschicht
- 5
- Polysiliziumschicht (dotiert)
- 6
- Oxidschicht (undotiert, abgeschieden, z. B. TEOS)
- 7
- Resistmaske
(Strukturierung von Schicht
5 und6 ) - 8
- Wannendotierungsgebiet
- 9
- Sourcedotierungsgebiet
- 10
- Zwischenisolatorschicht (z. B. BPSG)
- 11
- Resistmaske (Strukturierung Source- und Gatekontakte)
- 12
- Body-Implantatschicht (hochdotiert)
Claims (3)
- Verfahren zur Herstellung von VDMOS-Transistoren beginnend mit einer auf einem Si-Substrat(
1 ) befindlichen aktiven Si-Epitaxieschicht (2 ) gleichen Leitungstyps, wobei nach Schaffung einer strukturierten Oxidschicht (3 ), einer Gateoxidschicht (4 ) und einer dotierten Polysiliziumschicht (5 ) eine undotierte Oxidschicht (6 ) auf der Polysiliziumschicht (5 ) abgeschieden wird, die im nachfolgenden Prozessablauf für eine fehlerfreie Ausbildung des Gateanschlusses bei Fortsetzung des Herstellungsprozesses sorgt, der aus den folgenden Prozeßschritten besteht: – Beseitigung der Schichten (5 ) und (6 ) im Bereich des Source-/Bodykontaktes durch einen Maskenprozeß mit der Maske (7 ) und einem dazugehörigen Plasmaätzprozess und damit Definieren der Flächen für die Wanne (8 ), – Resistentfernung und Implantation des Wannengebiets (8 ) mit entgegengesetztem Leitungstyp zur Epitaxieschicht, – Temperung zur Erzeugung des Kanalgebietes unter den Schichten Polysilizium (5 ) und Gateoxid (4 ), – Implantation des hochdotierten Sourceanschlusses (9 ) im gleichen Gebiet, – Abscheidung der Zwischenisolatorschicht (10 ), – Erzeugung der Kontaktlochmaske (11 ) und plasmachemische Ätzung der Zwischenisolatorschicht (10 ), wobei das Erreichen der Si-Epitaxieschicht im Source-/Bodykontaktbereich als Indikator für den Ätzabbruch dient, wobei die Oxidschicht (6 ) im Gatekontaktbereich erhalten bleibt, – Einsenken des Source-/Body-Kontaktbereichs um mehrere hundert Nanometer durch einen Ätzprozeß mit einer Anlage zum Silizium- bzw. Polysilizium-Ätzen; dabei bleibt die Oxidschicht (6 ) wegen der hohen Selektivität des Siliziumätzprozesses zum Oxid erhalten, – Hochdosisimplantation mit Dotanden gleichen Leitungstyps wie die Wanne (8 ) zur Ausbildung eines niederohmigen Bodykontaktes (12 ), – Nasschemisches Ätzen zum Zurücksetzen der Zwischenisolatorschicht (10 ) über dem Sourcebereich (9 ) im Source-/Body-Kontaktloch (12 ), um die Flächen des Sourcekontakts (9 ) zu vergrößern, wobei die Oxidschicht (6 ) gleichzeitig vollständig entfernt wird, wonach Schritte zur Fertigstellung des VDMOS-Transistors folgen, wie das Entfernen der Resistschicht, Erzeugung der Metall- und Passivierungsebene. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Oxidschicht (
6 ) in der Schichtdicke und Ätzrate so beschaffen ist, dass sie im späteren Prozeß beim Rücksetzen der Zwischenisolatorschicht (10 ) in Richtung Gate durch Ätzen des Sourcekontaktloches vollständig aus dem Gatekontaktloch entfernt wird. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die Herstellung der Source- und Gatekontaktlöcher in einem Prozeß mit ein und derselben Kontaktmaske erfolgt.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| OP8 | Request for examination as to paragraph 44 patent law | ||
| 8364 | No opposition during term of opposition | ||
| R020 | Patent grant now final |
Effective date: 20110309 |
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| R119 | Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee |