WO2006108827A2 - Herstellung von vdmos-transistoren mit optimierter gatekontaktierung - Google Patents

Herstellung von vdmos-transistoren mit optimierter gatekontaktierung Download PDF

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WO2006108827A2
WO2006108827A2 PCT/EP2006/061497 EP2006061497W WO2006108827A2 WO 2006108827 A2 WO2006108827 A2 WO 2006108827A2 EP 2006061497 W EP2006061497 W EP 2006061497W WO 2006108827 A2 WO2006108827 A2 WO 2006108827A2
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    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure

Definitions

  • VDMOS transistors use various technologies for the fabrication of VDMOS transistors.
  • a single VDMOS cell as a base element of the VDMOS transistors is described in sufficient detail in the literature and is assumed to be known.
  • An essential part of the manufacturing process is the contacting of a composite of VDMOS cells, in particular the method of contacting the gate electrode.
  • VDMOS cells are contacted at three locations. On the one hand on the back of the disk or chip (large area), on the other hand on the disk or chip surface at narrow contact points. At the disk or chip surface, the gate and source / body contact must be realized. The two types of contact the
  • the source / body contact is made by a single etch into the single crystal silicon.
  • the use of only one mask layer is problematic for the two contact hole types.
  • the problem is that during the plasma etch process, both via types, i. the gate and the source / body contact are etched simultaneously.
  • the depth of the etching of the source / body contact into the silicon is about the same order of magnitude as the thickness of the polysilicon layer under the gate contact (about 0.3 ⁇ m to 0.5 ⁇ m), which is the electrical terminal of the gate.
  • the polysilicon layer thickness in the region of the gate contact hole area tends to zero.
  • the source region it is also necessary for the source region to reduce the intermediate insulator layer in the contact hole in its lateral extent to a certain extent for adequate contacting.
  • the source contact hole widens in the direction of the gate. This process is sufficiently described.
  • the disadvantage of the method is that at the same time with completely or partially removed polysilicon in the gate contact hole, the field oxide is etched in the gate contact hole. The etching attacks the field oxide in the Depth and undercuts the polysilicon. This results in a deformed gate contact from which late effects for the reliability of the transistor can result.
  • a deformed gate contact (detail 27b) is shown in stylized form.
  • the invention has for its object to design a method for producing a VDMOS transistor so that the gate contact of the individual cells and thus of the transistor is improved, i. is achieved with the constructively targeted whole contact surface and with high reproducibility, whereby data integrity and reliability of the device can be improved.
  • a dielectric layer is applied which, on the one hand, can be etched and thus removed together with the etching back of the second dielectric layer in a suitable etching process in the region of the gate contact, but which on the other hand serves as an effective etching stop layer during the plasma etching.
  • a high degree of integrity of the polysilicon is achieved, while reliable etching back of the second dielectric layer, which serves as an interlayer insulator, can take place.
  • etching properties of the first dielectric layer for the isotropic etching process are set such that for a desired removal of material of the second dielectric layer during the isotropic etching process, the first dielectric layer in the gate contact hole is completely removed.
  • the etching of a recess and removal of the first dielectric layer is carried out using the same etching mask layer. This results in a highly efficient process sequence without sacrificing the benefits outlined above.
  • the first and second dielectric layers comprise silicon oxide.
  • the first dielectric layer may be considered to be a part of the interlayer insulator that allows more efficient process design but does not alter the overall performance of the interlayer insulator, thus maintaining a high degree of compatibility with conventional techniques.
  • forming the gate contact hole and the body / source contact hole comprises:
  • Controlling the common etch process using endpoint detection that detects the exposure of the well area ensures a reliable covering of the polysilicon layer by the first dielectric layer in the gate contact hole, even if the first and the second dielectric layer behave very similar during the etching process.
  • the object is achieved, wherein, in particular, an efficient process sequence is achieved due to the use of the same mask layer for the patterning of the contact holes, the formation of the depression in the well region and the back etching of the interlayer insulator with removal of the first dielectric layer in the gate contact hole (claim 6) ).
  • the claimed invention has the advantages that the additional first dielectric layer, referred to in some embodiments as Oxide layer is provided (Si oxide without significant other components, which is hereinafter referred to as undoped, for example, made of TEOS Si ⁇ 2), which is applied to the unstructured polysilicon, during silicon etching of the source / body contact protects the polysilicon layer. It is then removed during the etching back of the intermediate insulator, after which an undisturbed homogeneous contact surface of the polysilicon is available in the gate contact holes.
  • Oxide layer Si oxide without significant other components, which is hereinafter referred to as undoped, for example, made of TEOS Si ⁇ 2
  • Figure 1 to Figure 4 show a schematic sectional view of the stages of a
  • Figure 1 shows the edge structure of a VDMOS transistor and a VDMOS cell in an early stage of the technological process.
  • the base material consists in one embodiment of a highly doped silicon wafer 1 with an epitaxial layer 2 of the same doping type.
  • a thick oxide layer 3 is grown, which is photolithographically patterned and etched.
  • the patterned oxide layer 3 still has the task of breaking down the drain voltage to the chip surface and forming a buffer layer between epitaxial layer 2 and gate contact layer.
  • a first dielectric layer 6 for example in the form of an "undoped" oxide layer, e.g. deposited on the basis of TEOS. It is designed with regard to its layer thickness and etching rate such that it is completely removed from the gate contact hole in the later process when the source contact hole is etched back in the direction of the gate.
  • the layers 5 and 6 are structured and thus the areas for the trough 8 are defined, as shown in FIG.
  • the so-called well area 8 introduced.
  • the doping type is opposite to that of the epitaxial layer.
  • the following tempering is used i.a. for generating the channel region under the polysilicon gate.
  • the highly doped source 9 is realized by implantation.
  • the so-called inter-insulator layer of e.g. Borphosphorsilikatglas or other suitable material as a second dielectric layer 10 deposited.
  • Gate contact hole is larger than in the source / body contact hole, since there lacks the first dielectric layer 6.
  • the first dielectric layer which may be provided as an undoped oxide layer 6.
  • the first dielectric layer which may be provided as an undoped oxide layer 6.
  • the layer 6 is maintained in the gate contact region. Following the patterning process, a high-dose implantation with dopants of the same charge type as the well provides for a low-resistance body contact 12.
  • the inter-insulator layer 10 in the source / body contact hole has to be wet-chemically reset or etched back by another isotropic etching process.
  • the layer 6 in the gate contact hole is simultaneously completely removed, as shown in FIG.
  • the described process in the gate contact region provides an undisturbed planar polysilicon surface.
  • Inter-insulator layer e.g., BPSG

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung von VDMOS-Transistoren, bei dem durch eine bestimmte Schichtenanordnung und Verfahrensabfolge dafür gesorgt wird, dass bei der gleichzeitigen Herstellung von Source- und Gatekontakten unter Verwendung nur einer Kontaktlochmaske (Fotomaske) eine verbesserte Gatekontaktierung erzielt wird.

Description

Herstellung von VDMOS-T ransistoren mit optimierter Gatekontaktierung
Die Erfindung befasst sich mit einem Herstellverfahren für VDMOS-Transistoren (=Herstellung) auf einem Siliziumsubstrat. Auch erfasst ist das dadurch hergestellte Produkt, dem die Schritte des Verfahrens angesehen werden können.
Nach dem Stand der Technik werden verschiedene Technologien für die Herstellung von VDMOS-Transistoren angewendet. Eine einzelne VDMOS- Zelle als Basiselement der VDMOS-Transistoren ist hinreichend ausführlich in der Literatur beschrieben und wird als bekannt vorausgesetzt. Ein wesentlicher Teil des Herstellungsprozesses ist die Kontaktierung eines Verbundes von VDMOS-Zellen, insbesondere die Kontaktierungsweise der Gate-Elektrode.
VDMOS-Zellen werden an drei Stellen kontaktiert. Zum einen auf der Scheiben- bzw. Chiprückseite (großflächig), zum anderen auf der Scheiben- bzw. Chipoberfläche an eng begrenzten Kontaktstellen. An der Scheiben- bzw. Chipoberfläche müssen der Gate- und Source/Body-Kontakt realisiert werden. Die beiden Kontaktarten der
Scheiben- bzw. Chipoberfläche erfordern entsprechende Maskenebenen. Bei einigen Technologien wird der Source/Body-Kontakt durch eine alleinige Ätzung in das einkristalline Silizium hergestellt. In diesem Fall ist die Verwendung nur einer Maskenebene für die beiden Kontaktlocharten problematisch. Das Problem besteht darin, dass während des Plasmaätzprozesses beide Kontaktlocharten, d.h. der Gate- und der Source/Body-Kontakt, gleichzeitig geätzt werden. Die Tiefe der Ätzung des Source/Body-Kontaktes in das Silizium liegt etwa in der gleichen Größenordnung wie die Dicke der Polysiliziumschicht unter dem Gatekontakt (ca. 0,3μm bis 0,5μm), welche der elektrische Anschluss des Gates ist. Am Ende des Plasmaätzprozesses tendiert die Polysilizium-Schichtdicke im Bereich der Gatekontaktlochfläche gegen Null.
Hingegen ist es für das Sourcegebiet auch erforderlich, für die ausreichende Kontaktierung die Zwischenisolatorschicht im Kontaktloch in ihrer lateralen Ausdehnung um ein bestimmtes Maß zu verringern. Bei dieser nasschemischen Ätzung erweitert sich das Sourcekontaktloch in Richtung Gate. Dieser Prozess ist hinreichend beschrieben. Der Nachteil des Verfahrens liegt darin, dass gleichzeitig bei vollständig oder teilweise entferntem Polysilizium im Gatekontaktloch das Feldoxid im Gatekontaktloch angeätzt wird. Der Ätzvorgang greift das Feldoxid in der Tiefe an und unterätzt das Polysilizium. Es entsteht dadurch ein deformierter Gatekontakt, aus dem Spätfolgen für die Zuverlässigkeit des Transistors resultieren können. In US-A 6,037,631 , dort Fig. 3d ist ein deformierter Gatekontakt (Detail 27b) in stilisierter Form dargestellt.
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung eines VDMOS-Transistors so zu gestalten, dass die Gate-Kontaktierung der Einzelzellen und damit des Transistors verbessert wird, d.h. mit der konstruktiv angezielten ganzen Kontaktfläche und mit hoher Reproduzierbarkeit erreicht wird, womit Datenhaltigkeit und Zuverlässigkeit des Bauelementes verbessert werden.
Gelöst wird die Aufgabe in einem Aspekt mit einem Verfahren (Anspruch 1 ):
Bilden einer ersten dielektrischen Schicht über einer Struktur mit einem Feldoxid, einer dazu benachbarten Gateoxidschicht und einer auf dem Feldoxid und der Gateoxidschicht ausgebildeten Polysiliziumschicht; Strukturieren der Gateoxidschicht, der Polysiliziumschicht und der ersten dielektrischen Schicht, um ein Wannengebiet zu definieren; Bilden des Wannengebiets und eines Sourcegebiets in dem Wannengebiet; Abscheiden einer zweiten dielektrischen Schicht; Bilden eines Gatekontaktlochs und eines Source-/Body-Kontaktlochs in der zweiten dielektrischen Schicht in einem gemeinsamen Ätzprozess unter Verwendung der ersten dielektrischen Schicht als Schutzschicht zur Vermeidung des Freilegens der Polysiliziumschicht in dem Gatekontaktloch; Ätzen einer Vertiefung in dem Source/Bodykontaktloch unter Verwendung der ersten dielektrischen Schicht in dem Gatekontaktloch als eine Ätzstoppschicht; Entfernen der ersten dielektrischen Schicht in dem Gatekontaktloch und Entfernen von Material der zweiten dielektrischen Schicht in einem gemeinsamen isotropen Ätzprozess.
Es wird erfindungsgemäß eine dielektrische Schicht aufgebracht, die einerseits bei der Rückätzung der zweiten dielektrischen Schicht gemeinsam mit dieser in einem geeigneten Ätzprozess geätzt und damit entfernt werden kann im Bereich des Gatekontakts, die aber andererseits als eine wirksame Ätzstoppschicht während der Plasmaätzung zur dient. So wird ein hohes Maß an Integrität des Polysiliziums erreicht, während zuverlässig die Zurückätzung der zweiten dielektrischen Schicht, die als Zwischenschichtisolator dient, erfolgen kann.
In einer weiteren Ausführungsform werden Ätzeigenschaften der ersten dielektrischen Schicht für den isotropen Ätzprozess so festgelegt, dass für einen gewünschten Materialabtrag der zweiten dielektrischen Schicht während des isotropen Ätzprozesses die erste dielektrische Schicht in dem Gatekontaktloch vollständig entfernt wird.
Demzufolge kann eine zuverlässige Prozesssteuerung erfolgen, wobei die gewünschte Freilegung eines Teils des Sourcekontakts mit gleichzeitiger vollständiger Freilegung der Polysiliziumschicht erreicht wird.
In einer weiteren Ausführungsform erfolgt das Ätzen einer Vertiefung und Entfernen der ersten dielektrischen Schicht unter Anwendung derselben Ätzmaskenschicht. Dies führt zu einer äußerst effizienten Prozessabfolge, wobei die zuvor dargelegten Vorteile nicht aufgegeben werden müssen.
In einer weiteren Ausführungsform weisen die erste und die zweite dielektrische Schicht Siliziumoxid auf. Somit kann die erste dielektrische Schicht als ein Teil des Zwischenschichtisolators aufgefasst werden, die eine effizientere Prozessgestaltung ermöglicht, dabei aber die das Gesamtverhalten des Zwischenschichtisolators nicht verändert, so dass ein hohes Maß an Kompatibilität zu konventionellen Techniken beibehalten wird.
In einer weiteren Ausführungsform umfasst das Bilden des Gatekontaktlochs und des Body/Source-Kontaktlochs:
Steuern des gemeinsamen Ätzprozesses unter Anwendung einer Endpunkt- Erkennung, die das Freilegen des Wannengebiets erfasst. Dadurch lässt sich eine zuverlässige Bedeckung der Polysiliziumschicht durch die erste dielektrische Schicht im Gatekontaktloch sicherstellen, selbst wenn die erste und die zweite dielektrische Schicht sich während des Ätzprozesses sehr ähnlich verhalten.
In einem weiteren Aspekt wird die Aufgabe gelöst, wobei insbesondere eine effiziente Prozessabfolge aufgrund der Benutzung der gleichen Maskenschicht für die Strukturierung der Kontaktlöcher, der Ausbildung der Vertiefung im Wannengebiet und die Zurückätzung des Zwischenschichtisolators mit Entfernung der ersten dielektrischen Schicht im Gatekontaktloch erreicht wird (Anspruch 6).
Die beanspruchte Erfindung (Ansprüche 1 , 6 und 12) weist die Vorteile auf, dass die zusätzliche erste dielektrische Schicht, die in einigen Ausführungsformen als Oxidschicht vorgesehen ist (Si-Oxid ohne wesentliche weitere Komponenten, was im weiteren als undotiert bezeichnet wird, beispielsweise ein aus TEOS hergestelltes Siθ2), die auf das unstrukturierte Polysilizium aufgebracht wird, beim Siliziumätzen des Source-/Body-Kontaktes die Polysiliziumschicht schützt. Entfernt wird sie dann beim Rückätzen des Zwischenisolators, wonach in den Gatekontaktlöchern eine ungestörte homogene Kontaktfläche des Polysiliziums zur Verfügung steht.
Ein weiterer Vorteil besteht darin, dass das Verfahren zur Herstellung beider Kontaktsysteme unter Anwendung nur einer einzigen Maske (Fotomaske) ausgeführt werden kann (Anspruch 13).
Die Erfindung wird anhand von Ausführungsbeispielen unter Zuhilfenahme der Zeichnung erläutert und ergänzt.
Figur 1 bis Figur 4 zeigen in schematischer Schnittdarstellung die Stadien eines
Verfahrensablaufes bei der Herstellung des Gate- und des Source/Body-Kontaktes entsprechend einem Beispiel der Erfindung.
Figur 1 zeigt die Randstruktur eines VDMOS-Transistors und eine VDMOS-ZeIIe in einem frühen Zustand des technologischen Prozesses. Das Basismaterial besteht in einer Ausführungsform aus einer hochdotierten Siliziumscheibe 1 mit einer Epitaxieschicht 2 gleichen Dotierungstyps. Auf die Epitaxieschicht läßt man eine dicke Oxidschicht 3 aufwachsen, die fotolithografisch strukturiert und geätzt wird. Die strukturierte Oxidschicht 3 hat neben der Funktion, die Fläche für die VDMOS-Zellen zu definieren, noch die Aufgabe, die Drainspannung zur Chipoberfläche abzubauen und eine Pufferschicht zwischen Epitaxieschicht 2 und Gatekontaktschicht zu bilden. Nach Erzeugung des Gateoxids 4, Abscheidung und Dotierung der Polysiliziumschicht 5 als Gatekontaktschicht wird eine erste dielektrische Schicht 6, beispielsweise in Form einer "undotierten" Oxidschicht z.B. auf der Grundlage von TEOS abgeschieden. Sie ist bezüglich ihrer Schichtdicke und Ätzrate derart beschaffen, dass sie im späteren Prozess beim Rückätzen des Sourcekontaktloches in Richtung Gate vollständig aus dem Gatekontaktloch entfernt wird.
Mit der folgenden Maske 7 und den dazugehörigen Plasmaätzprozessen werden die Schichten 5 und 6 strukturiert und damit die Flächen für die Wanne 8 definiert, wie dies in Figur 2 gezeigt ist.
Wie in Figur 2 gezeigt ist, wird nach dem Resistentfemen, d.h. dem Entfernen der Maske 7, mittels Implantation das so genannte Wannengebiet 8 eingebracht. Der Dotierungstyp ist dem der Epitaxieschicht entgegengesetzt. Die folgende Temperung dient u.a. zur Erzeugung des Kanalgebietes unter dem Polysiliziumgate. Im gleichen Gebiet wird mittels Implantation der hochdotierte Sourceanschluss 9 realisiert. Im nächsten Arbeitsgang wird vor Erzeugung der Kontaktlochmaske 11 die so genannte Zwischenisolatorschicht aus z.B. Borphosphorsilikatglas oder einem anderen geeigneten Material als eine zweite dielektrische Schicht 10 abgeschieden.
In Figur 3 sind wesentliche Details für die Erzeugung der beiden Kontaktlochtypen Gate- und Source/Body-Kontakt dargestellt. Zunächst wird mit plasmachemischer Ätzung die Zwischenisolatorschicht oder zweite dielektrische Schicht 10 strukturiert. Mittels Endpunkterkennung im Source-/Body-Kontaktloch erfolgt ein automatischer Abbruch des Oxidätzprozesses nach Freilegung des Siliziums (nicht dargestellt). Somit bleibt zumindest ein Teil der ersten dielektrischen Schicht 6 bestehen, da die kombinierte Dicke der ersten und zweiten dielektrischen Schicht 6, 10 im
Gatekontaktloch größer ist als im Source-/Body-Kontaktloch, da dort die erste dielektrische Schicht 6 fehlt.
Somit kann auch bei gleichem oder ähnlichen Ätzverhalten der ersten und zweiten dielektrischen Schicht 6, 10 eine zuverlässige Bedeckung der Polysiliziumschicht gewährleistet werden. In den Gatekontaktlochgebieten befindet sich nach dem Ätzprozess noch die erste dielektrische Schicht, die als undotierte Oxidschicht 6 vorgesehen sein kann. In einem zweiten nachfolgenden Ätzprozess wird mit einer Anlage zum Silizium- bzw. Polysilizium-Ätzen der Source-/Body-Kontakt mehrere hundert Nanometer in das Substrat strukturiert. Wegen der hohen Selektivität des Siliziumätzprozesses zur ersten dielektrischen Schicht 6, die in einer Ausführungsform als Oxid vorgesehen ist, bleibt die Schicht 6 im Gatekontaktbereich erhalten. Im Anschluss an den Strukturierungsprozess sorgt eine Hochdosisimplantation mit Dotanden gleichen Ladungstyps wie die Wanne für einen niederohmigen Bodykontakt 12.
Um die Flächen des Sourcekontakts 9 zu vergrößern, muss die Zwischenisolatorschicht 10 im Source-/Body-Kontaktloch nasschemisch oder durch einen anderen isotropen Ätzprozess zurückgesetzt bzw. zurückgeätzt werden. Beim Zurücksetzen des Zwischenisolators 10 durch einen isotropen Ätzprozess wird die Schicht 6 im Gatekontaktloch gleichzeitig vollständig entfernt, wie dies in Figur 4 gezeigt ist. Neben dem in das Silizium geätzte Source-/Body-Kontaktloch sorgt der beschriebene Prozess im Gatekontaktbereich für eine ungestörte planare Polysiliziumoberfläche.
Die nachfolgenden technologischen Schritte zur Realisierung des VDMOS- Transistors, wie das Entfernen der Resistschicht, Erzeugung der Metall- und Passivierungsebene sind Standardprozesse, die für die Erfindung nicht relevant sind und als bekannt vorausgesetzt werden dürfen. Bezugszeichenliste
1 Si-Substrat (hochdotiert)
2 Si-Epitaxieschicht (Dotierung entsprechend Transistorparameter)
3 Oxidschicht (gewachsen)
Gateoxidschicht
5 Polysiliziumschicht (dotiert)
6 Oxidschicht (undotiert, abgeschieden, z.B.
TEOS)
7 Resistmaske (Strukturierung von Schicht 5 und 6)
8 Wannendotierungsgebiet
9 Sourcedotierungsgebiet
10 Zwischenisolatorschicht (z.B. BPSG)
11 Resistmaske (Strukturierung Source- und Gatekontakte)
12 Body-Implantatschicht (hochdotiert)

Claims

Ansprüche:
1. Verfahren zur Herstellung eines VDMOS-Transistors in einer auf einem Si-Substrat (1 ) befindlichen Si-Epitaxieschicht (2), mit den Schritten
5 - Bilden einer ersten dielektrischen Schicht (6) über einer Struktur mit einem Feldoxid (3), einer dazu benachbarten Gateoxidschicht (4) und einer auf dem Feldoxid (3) und der Gateoxidschicht (4) ausgebildeten
Polysiliziumschicht (5),
Strukturieren der Gateoxidschicht (4), der Polysiliziumschicht (5) und lo der ersten dielektrischen Schicht (6), um ein Wannengebiet (8) zu definieren,
Bilden des Wannengebiets (8) und eines Sourcegebiets (9) in dem
Wannengebiet,
Abscheiden einer zweiten dielektrischen Schicht (10), i5 - Bilden eines Gatekontaktlochs und eines Source-/Body-Kontaktlochs in der zweiten dielektrischen Schicht (10) in einem gemeinsamen
Ätzprozess unter Verwendung der ersten dielektrischen Schicht als
Schutzschicht zur Vermeidung des Freilegens der Polysiliziumschicht
(5) in dem Gatekontaktloch, 20 - Ätzen einer Vertiefung in dem Source-/Body-Kontaktloch unter
Verwendung der ersten dielektrischen Schicht (6) in dem
Gatekontaktloch als eine Ätzstoppschicht;
Entfernen der ersten dielektrischen Schicht (6) in dem Gatekontaktloch und Entfernen von Material der zweiten dielektrischen Schicht (10) in 25 einem gemeinsamen isotropen Ätzprozess.
2. Verfahren nach Anspruch 1 , wobei Ätzeigenschaften der ersten dielektrischen Schicht für den isotropen Ätzprozess so festgelegt werden, dass für einen vorgegebenen, insbesondere gewünschten Materialabtrag der zweiten
30 dielektrischen Schicht während des isotropen Ätzprozesses die erste dielektrische Schicht in dem Gatekontaktloch vollständig entfernt wird.
3. Verfahren nach Anspruch 1 oder 2, wobei Ätzen einer Vertiefung und Entfernen der ersten dielektrischen Schicht unter Anwendung derselben
35 Ätzmaskenschicht erfolgt.
4. Verfahren nach einem der Ansprüche 1 bis 3, wobei die erste und die zweite dielektrische Schicht Siliziumoxid aufweisen. 5. Verfahren nach einem der Ansprüche 1 bis 4, wobei Bilden des Gatekontaktlochs und des Source/Body-Kontaktlochs umfasst Steuern des gemeinsamen Ätzprozesses unter Anwendung einer Endpunkterkennung, die das Freilegen des Wannengebiets erfasst.
5
6. Verfahren zur Herstellung eines VDMOS-Transistors über einem Substrat (1) mit einer darauf ausgebildeten Siliziumschicht, mit den Schritten
Bilden einer ersten dielektrischen Schicht (6) auf einer
Polysiliziumschicht (5), lo - Bilden eines Wannengebiets durch Strukturieren der ersten dielektrischen
Schicht (6), der Polysiliziumschicht (5) und einer Gateisolationsschicht (4) und Implantieren der Siliziumschicht (2),
Abscheiden einer zweiten dielektrischen Schicht (10),
Bilden eines Gatekontaktlochs und eines Source-/Body-Kontaktlochs i5 unter Verwendung einer Maskenschicht, wobei das Source-/Body-
Kontaktloch sich bis in das Wannengebiet (8) erstreckt und im
Gatekontaktloch zumindest ein Teil der ersten dielektrischen Schicht (6) ein Freilegen verhindert;
Zurückätzen der zweiten dielektrischen Schicht (10) und Entfernen der 20 ersten dielektrischen Schicht (6) in dem Gatekontaktloch unter
Verwendung der Maskenschicht.
7. Verfahren nach Anspruch 6, wobei Zurückätzen der zweiten dielektrischen Schicht (10) und Entfernen der ersten dielektrischen Schicht (6) in dem
25 Gatekontaktloch unter Verwendung der Maskenschicht in einem gemeinsamen Ätzprozess erfolgt.
8. Verfahren nach einem der Ansprüche 6 oder 7, wobei Ätzeigenschaften der ersten dielektrischen Schicht (6) eingestellt sind, um für ein gewünschtes Maß
30 an Zurückätzung der zweiten dielektrischen Schicht (10) ein vollständiges
Entfernen der ersten dielektrischen Schicht (6) zu gewährleisten.
9. Verfahren nach einem der Ansprüche 6 bis 8, wobei die erste dielektrische Schicht eine Oxidschicht ist.
35
10. Verfahren nach einem der Ansprüche 6 bis 9, wobei die zweite dielektrische Schicht (10) Siliziumoxid aufweist.
11. Verfahren nach einem der Ansprüche 6 bis 10, wobei Bilden des Gatekontaktlochs und des Source-/Body-Kontaktlochs umfasst
Ätzen der zweiten dielektrischen Schicht mit einer ersten Ätzchemie und Ätzen in das Wannengebiet mit einer zweiten Ätzchemie, wobei die erste 5 dielektrische Schicht in dem Gatekontaktloch als Ätzstopp dient.
12. Verfahren zur Herstellung eines VDMOS-Transistors in einer auf einem Si-Substrat (1 ) befindlichen Si-Epitaxieschicht (2), das umfasst
Bilden einer Oxidschicht (3), einer Gateoxidschicht (4), einer lo Gatekontaktschicht aus dotiertem Polysilizium (5), eines Gatekontakts, eines Sourcegebiets (9) und eines in die Si-Epitaxieschicht (2) hineingesenkten im Bereich einer Wannendotierung (8) befindlichen Source-Bodykontakts (12) mit einer zwecks Vergrößerung der Kontaktfläche einer Source-Dotierschicht (9) in Richtung auf das Gate i5 zurückgeätzten Zwischenisolatorschicht (10); dadurch gekennzeichnet, dass auf die Gatekontaktschicht aus dotiertem Polysilizium (5) eine Oxidschicht (6) abgeschieden wird, welche die Gatekontaktschicht (5) während der Herstellung des Gate- und Sorcegebietes (8) und (9) sowie der
20 Kontaktlöcher für den Gateanschluss und den Source/Body-
Kontaktanschluss und die Herstellung des Bodykontaktgebietes (12) bedeckt und erst mit dem Prozess des Zurückätzens der Zwischenisolatorschicht (10) im Bereich des Gatekontaktlochs zur Freilegung der Polysiliziumschicht (5) entfernt wird;
25 - wobei die Dicke und die Ätzrate der Oxidschicht (6) so abgestimmt sind, dass die Oxidschicht (6) beim Rückätzen der Zwischenisolatorschicht (10) im Source-/Body-Kontaktloch vollständig aus dem Gatekontaktloch entfernt wird.
30 13. Verfahren nach Anspruch 12 oder 6 oder 1 , wobei die Herstellung der Source- und Gatekontaktlöcher in einem Prozess mit ein und derselben Fotomaske erfolgt.
35
PCT/EP2006/061497 2005-04-13 2006-04-10 Herstellung von vdmos-transistoren mit optimierter gatekontaktierung WO2006108827A2 (de)

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