DE102010004690B4 - Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement - Google Patents

Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement Download PDF

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Abstract

Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement, wobei das Verfahren umfasst- Herstellen einer Gatestruktur (4) auf einem Halbleitergebiet (2a), wobei die Gatestruktur (4) eine auf dem Halbleitergebiet (2a) gebildete Gateisolationsschicht (4b) und eine auf der Gateisolationsschicht (4b) gebildete Elektrodenschicht (4c) aufweist;- Erzeugen zumindest einer dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) über der Gatestruktur (4);- Bilden einer Ätzmaske (10) auf der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9), wobei die Ätzmaske (10) eine laterale Position und eine laterale Größe einer - in der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) zu bildenden - Fensteröffnung (11) über der Gatestruktur (4) bestimmt;- Ätzen der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) mittels der Ätzmaske (10) unter Verwendung der Elektrodenschicht (4c) als ein erstes Ätzstoppmaterial;- Ätzen der Elektrodenschicht (4c) unter Verwendung der Gateisolationsschicht (4b) als ein zweites Ätzstoppmaterial, und- Abtragen (4e) von Material der Gateisolationsschicht (4b) und damit erfolgendes Einstellen einer Restdicke der Gateisolationsschicht, wobei das Abtragen und Einstellen (4e) der Restdicke beim Ausführen eines Reinigungsprozesses erfolgt und mit einem Aufbringen nur einer entspiegelnden Schicht (13), kein Schichtsystem, auf die freiliegende, in der Restdicke eingestellte, gereinigte Gateisolationsschicht (4b).

Description

  • Die Erfindung betrifft die Herstellung eines Halbleiterbauelements, wobei eine oder mehrere dielektrische Schichten über einem Halbleitergebiet so zu strukturieren sind, dass eine Wechselwirkung des Halbleitergebiets mit äußeren Einflussgrößen, insbesondere als optische Wechselwirkung mittels Strahlung, möglich ist.
  • Halbleiterbauelemente werden für viele Anwendungszwecke hergestellt, wobei viele verschiedene Prozesstechniken eingesetzt werden. Durch den zunehmenden Fortschritt der beteiligten Fertigungstechniken wurden die Strukturgrößen der einzelnen Schaltungselemente immer weiter verkleinert, so dass eine große Anzahl an Schaltungselementen auf einer einzelnen Chipfläche zu einer komplexen Schaltung zusammengefasst werden kann. Für komplexere Schaltungen hat sich dabei die CMOS (complementary metal oxide semiconductor) Technik als sehr effizient erwiesen im Hinblick auf das Leistungsverhalten und die Kosteneffizienz des Herstellungsprozesses. In der CMOS-Technologie werden überwiegend komplementäre Feldeffekt-Transistoren, also p-Kanaltransistoren und n-Kanaltransistoren, mit anderen Schaltungselementen, bspw. Widerstände, Kondensatoren, und dergleichen, in und auf einer Halbleiterschicht, zumeist einer Siliziumschicht, unter Anwendung einer Vielzahl von Prozessschritten hergestellt. Für die Herstellung der Feldeffekt-Transistoren oder kurz Transistoren in der CMOS-Technik muss eine Gatestruktur hergestellt werden, die die Leitfähigkeit eines Halbleitergebiets, das auch als Kanalgebiet bezeichnet wird, steuert. Das Kanalgebiet wiederum verbindet ein Draingebiet mit einem Sourcegebiet, so dass ein steuerbarer Stromfluss im Transistor stattfinden kann. Die Drain- und Sourcegebiete sind relativ stark dotierte Bereiche in der Halbleiterschicht, die in der Regel durch Ionenimplantation erzeugt werden, wobei die Gatestruktur gegebenenfalls zusammen mit Abstandshaltern an den Seitenwänden der Gatestruktur als Implantationsmaske dient, so dass eine „selbstjustierende“ Positionierung der Drain- und Sourcegebiete in Bezug auf das Kanalgebiet, das unter der Gatestruktur liegt, erreicht wird.
  • Die Gatestruktur enthält eine „dünne“ Gateisolationsschicht, die zumeist aus Siliziumdioxid aufgebaut ist, auf der eine Polysiliziumschicht gebildet ist, die als Elektrode zum Anlegen einer Steuerspannung zur Steuerung des Stromflusses im Kanalgebiet dient. Für die Herstellung der Gatestruktur werden gut etablierte Verfahrensweisen eingesetzt, worin nach der Herstellung von Isolationsstrukturen in der Siliziumschicht und nach dem Erzeugen der jeweiligen Wannendotierungen für die komplementären Transistoren zunächst die Gateisolationsschicht erzeugt wird, bspw. durch Oxidation des Siliziummaterials der Halbleiterschicht. Die Dicke der Gate-Isolationsschicht ist durch die Transistoreigenschaften bestimmt und beträgt etwa mehrere zehn Nanometer (nm) bis zu zwei nm, wenn modernste MOS Transistoren und komplexen CPUs betrachtet werden. Daraufhin wird das Siliziummaterial, das als Elektrodenmaterial dient, abgeschieden und der resultierende Schichtstapel wird dann strukturiert, wobei bei Bedarf weitere Materialschichten in Form von ARC (anti-reflektierende Beschichtung), und dergleichen vorgesehen werden. Die Strukturierung erfolgt unter Herstellung einer Lackmaske auf deren Grundlage ein Ätzprozess ausgeführt wird in Form eines plasma-unterstützten Prozesses, in welchem das Siliziumelektrodenmaterial selektiv zum Maskenmaterial abgetragen wird, und die Ätzchemie insbesondere sehr selektiv in Bezug auf die Gateisolationsschicht ist, so dass der Plasma-Ätzprozess zuverlässig in der Gateisolationsschicht auch für sehr dünne Gateisolationsschichten anhält. Dazu werden gut bekannte Ätzrezepte unter Anwendung von Chrom, Fluor oder ähnlichen reaktiven Stoffen mit geeigneten Plasmaparametern angewendet. Die Gateisolationsschicht außerhalb der Gatestruktur, die zuvor als Ätzstoppmaterial diente, wird dann bspw. durch schonende nass-chemische Ätzmittel, bspw. Flusssäure, abgetragen, ohne dass die darunter liegende Siliziumschicht wesentlich geschädigt wird.
  • In der Folge werden die Drain- und Sourcegebiete hergestellt, bspw. durch Ionenimplantation, wobei auch eine Abstandshalterstruktur an den Seitenwänden der Gatestruktur vorgesehen werden kann, um den lateralen Abstand der Implantationsgebiete von dem eigentlichen Elektrodenmaterial und damit dem Kanalgebiet einzustellen. Nach dem Ausheizen des Bauelements wird üblicherweise ein Metallsilizid zumindest in den Drain- und Sourcegebieten zur Verminderung des Kontaktwiderstands hergestellt, wobei auch ein oberer Bereich des Polysiliziums der Gatestruktur siliziert werden kann.
  • Zur Verbindung der einzelnen Schaltungselemente werden typischerweise eine oder mehrere Metallisierungsebenen vorgesehen, in denen dielektrische Materialien oder Isolationsschichten entsprechende Metallleitungen und Kontaktdurchführungen umschließen, wobei in einer abschließenden Isolationsschicht oder Passivierungsschicht dann Kontaktöffnungen hergestellt werden, um das Metallisierungssystem, bspw. mit Bonddrähten, zu kontaktieren.
  • Somit können komplexe CMOS-Halbleiterbauelemente mit einer bewährten Prozesstechnologie und dennoch komplexem Schaltungsaufbau sogar kosteneffizient hergestellt werden.
  • Durch die Integration vieler Arten von Schaltungen in einen einzelnen Chip ergibt sich jedoch auch zunehmend der Bedarf für Anwendungen, in denen die Schaltungen nicht nur über das Metallisierungssystem und die Kontakte elektrisch mit der Umgebung kommuniziert, sondern es soll auch eine Wechselwirkung über andere Mechanismen erfolgen können. Insbesondere werden zunehmend optische Komponenten in CMOS/BiCMOS-Bauelemente integriert, wozu eine optische Schnittstelle, bspw. für das Empfangen von einfallendem Licht erforderlich ist. Dazu wird ein Fenster im Isolationsstapel des Metallisierungssystems über einem Bereich der Siliziumschicht vorgesehen, der für die Wechselwirkung mit dem einfallenden Licht dient und somit als photosensitive Fläche wirkt.
  • Die einfachste Variante den Isolationsstapel über der photosensitiven Siliziumfläche zu entfernen, besteht in einer Maskierung der nicht zu entfernenden Gebiete des Isolationsstapels mit Lack und in einem anschließenden Ätzprozess, der im Silizium stoppt, wie dies bspw. in DE 102 39 643 B3 beschrieben ist. Für die CMOS Integration lässt sich für den Ätzvorgang nur ein Trockenätzen verwenden, da die Seitenwände der Fensteröffnung möglichst steil sein sollen und die Gefahr einer Anätzung von Metallisierungsebenen mit darauffolgendem Funktionsverlust des gesamten Chips zu groß ist. Gängige Trockenätzprozesse sind in der Regel nicht in der Lage, eine hohe Selektivität zwischen Silizium und den gebräuchlichen Isolatoren, bspw. Siliziumdioxid, SiO2, Siliziumnitrid, Si3N4, bei gleichzeitig hoher Ätzrate der Isolatorschichten zu gewährleisten. Weiterhin erschwerend kommt hinzu, dass die Schichtdicken der Isolatorschichten starken Dickenschwankungen von bis zu ca. 10% prozessbedingt unterliegen und damit eine signifikante Überätzung notwendig wird, wenn sichergestellt werden soll, dass alle Isolatorschichten restfrei von der Siliziumoberfläche entfernt sind. Die Überätzung erzeugt Defekte in der sensiblen Siliziumoberfläche, die sich nachteilig auf die optische Leistungsfähigkeit auswirken. Weiterhin sorgt der Siliziumabtrag dazu, dass die Dotierprofile verändert werden und damit einhergehend auch die Eigenschaften der integrierten Halbleiterbauelemente.
  • Fortschrittlichere Verfahren bemühen sich, die Siliziumoberfläche möglichst nicht direkt mit einem Trockenätzschritt in Berührung zu bringen. Dabei werden zwei Wege beschritten.
  • Zum Einen wird die Siliziumoberfläche erst durch einen kurzen Nassätzschritt freigelegt, der diese nicht so stark schädigt, um eine bessere optische Leistungsfähigkeit zu erzielen. Ein solcher kurzer Nassätzprozess lässt sich aber nur schlecht kontrollieren und birgt die Gefahr der Anätzung der Seitenwände, wenn diese nicht aufwändig geschützt werden.
  • Zum Anderen wird eine Ätzstoppschicht zusätzlich zum standardmäßigen CMOS Prozess eingebracht, auf der der Trockenätzprozess, stoppt ohne die Siliziumoberflüche zu berühren. Ein Beispiel hierfür ist in US 2007/0072326 A1 gegeben. Nachteilig dabei wirkt sich die verbleibende Ätzstoppschicht aus, da sie auf der Siliziumoberfläche verbleiben muss, wenn dieselbe defektfrei bleiben soll. In der genannten Patentschrift wird deshalb versucht, bereits unter die Ätzstoppschicht eine/mehrere reflexionsvermindernde Schichten (Anti Reflective Coating, kurz ARC) abzuscheiden. Die eigentliche Ätzstoppschicht wird dann auch entfernt, wobei die ARC Schicht wiederum als Ätzstoppschicht wirkt. Dieses Verfahren ist recht aufwändig, da mehrere Schichten in den CMOS Prozess integriert werden müssen und dort keine nachteiligen Veränderungen hervorrufen dürfen. Auch ist eine aufwändige mehrstufige Ätzung notwendig, um letztendlich nur die ARC Schicht zu hinterlassen. Ein weiteres Problemfeld dabei ist die geringe Ätzratenselektivität der vorgeschlagenen Ätzstoppschichten hinsichtlich des zu ätzenden Mediums.
  • DE 10 2006 027 969 A1 beschreibt die Verwendung von CMOS prozessinhärenter Schichten als Ätzstoppschichten, wobei in diesem Verfahren jedoch aufgrund der geringen Ätzratenselektivität zwischen SiO2 und Si3N4 eine Nassätzung erforderlich ist daher sowohl prozessaufwändig als auch riskant ist.
  • DE 10 2005 026 361 B3 beschreibt ein Verfahren, in der eine Gate Oxidschicht auf dem Halbleitermaterial einer zu erzeugenden Schottky-Diode aufgebracht wird, woran sich das Abscheiden eines weiteren dielektrischen Materials (dort 7) anschließt, vgl. dort 7/8. In einer späteren Phase wird ein Polysiliziummaterial als Ätzstoppmaterial vorgesehen, um nach der Herstellung von Anschlusskontakten zu den in einer früheren Phase aufgebrachten Polysilizium-Verbindungsschichten (dort 6) und von Metallisierungsschichten ein Fenster unter Benutzung der Polysiliziumschicht als Ätzstoppmaterial zu erzeugen. Die Nutzung einer Gateelektrodenstruktur als Schutz und Strukturierungshilfe für das Erzeugen eines Fensters ist hier nicht gezeigt.
  • US 2007/0072326 A1 zeigt ebenfalls keine Verwendung einer Gateelektrodenstruktur zur Herstellung eines Fensters, insbesondere im Hinblick auf eine Einstellung einer Dicke einer Gate-Isolationsschicht zur Anpassung optischer Eigenschaften des zu erzeugenden Fensters, dort 5/6.
  • US 2001/0011737 A1 beschreibt - mit dem Oberbegriff - im Rahmen der dortigen 1A bis 1D die Herstellung eines optischen Fensters auf der Grundlage einer Gate-Oxidschicht und eines Polysiliziummaterials, die in dieser Weise auch in Transistoren verwendet sind, vgl. dort Absatz 41/42. Die Einstellung der optischen Eigenschaften wird durch das Aufbringen zweier nachfolgender dielektrischer Schichten erreicht (dort 42, 44). Auf die Gate-Oxidschicht (dort 28') wird eine weitere Siliziumoxidschicht aufgebracht (dort 42), so dass sich insgesamt eine Vergrößerung der resultierenden Oxiddicke ergibt, die im Zusammenhang mit der nachfolgenden Abscheidung von Siliziumnitrid zu sehen ist. Eine Flexibilisierung der Einstellungsmöglichkeiten der optischen Eigenschaften auf der Grundlage eines gesteuerten Materialabtrags der Gate-Isolationsschicht durch einen gut steuerbaren Reinigungsprozess, wird hier nicht beschrieben.
  • Aufgabe der Erfindung ist es, eine Fensteröffnung in einem Isolationsmaterial eines Halbleiterbauelements zu schaffen, die eine Wechselwirkung, insbesondere eine optische Wechselwirkung, eines Halbleitergebiets mit der Umgebung ermöglicht und eine Schädigung des wechselwirkenden Halbleitergebiets möglichst vermeidet, wobei ein hoher Grad an Kompatibilität mit bestehenden CMOS/BiCMOS-Prozessen zu erreichen ist.
  • Die Aufgabe wird gemäß Anspruch 1 durch ein Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement gelöst. Das Verfahren umfasst: Herstellen einer Gatestruktur auf einem Halbleitergebiet, wobei die Gatesstruktur eine auf dem Halbleitergebiet gebildete Gateisolationsschicht und eine auf der Gateisolationsschicht gebildete Elektrodenschicht aufweist. Es werden eine oder mehrere dielektrische Schichten über der Gatestruktur hergestellt und eine Ätzmaske wird auf der einen oder den mehreren dielektrischen Schichten gebildet, wobei die Ätzmaske die laterale Position und die laterale Größe einer in der einen oder den mehreren dielektrischen Schichten zu bildenden Fensteröffnung über der Gatestruktur bestimmt. Es werden die eine oder die mehreren dielektrischen Schichten mittels der Ätzmaske unter Verwendung der Elektrodenschicht als ein erstes Ätzstoppmaterial geätzt und daraufhin erfolgt das Ätzen der Elektrodenschicht unter Verwendung der Gateisolationsschicht als ein zweites Ätzstoppmaterial.
  • Eine entspiegelnde Schicht wird auf die freiliegende Gateisolationsschicht aufgebracht. Durch die zusätzliche (eine) Schicht kann das optische Verhalten des Fensters eingestellt werden. Das Abtragen zum Einstellen der Restdicke erfolgt beim Ausführen des Reinigungsprozesses. Es sind viele effiziente Reinigungsrezepte verfügbar, die auch zu einer gewissen Materialerosion der Gateisolationsschicht führen, wobei dies vorteilhaft genutzt wird, um die gewünschte Restdicke einzustellen.
  • Im erfindungsgemäßen Verfahren erfolgt somit die Strukturierung der Isolationsschicht(en) unter Verwendung bereits vorhandener Materialsysteme, so dass für die Herstellung des Fensters keine weiteren Ätzstoppmaterialien erforderlich sind. Das Fenster kann somit einen Bereich des Halbleitergebiets definieren, der als Schnittstelle zur Wechselwirkung mit der Umgebung Verwendung finden kann, bspw. zum Empfang/Aussenden von Strahlung in Form von optischer Strahlung, als Sensorfläche, und dergleichen, wobei der zur Wechselwirkung dienende Bereich zumindest während des Ätzprozesses durch die Gateisolationsschicht geschützt ist. Da typischerweise die Gateisolationsschicht eine gut definierte Schichtdicke und Materialbeschaffenheit aufweist, kann diese Schicht auf dem Halbleitergebiet verbleiben.
  • Die Ätzung durch die Isolationsschicht(en) kann auf der Grundlage gut bekannter Plasmaätzverfahren durchgeführt werden, da diese eine hohe Selektivität für Elektrodenmaterialien, bspw. Polysilizium, aufweisen. Beispielsweise enthält die Gatestruktur in CMOS-Prozessen eine einige 100 nm dicke Polysiliziumschicht, die oftmals noch silizidert ist. Trockenätzprozesse mit einer hohen Ätzrate für Isolatorschichten aus Si3N4, SiO2, und anderen gebräuchlichen Materialien, weisen eine hohe Selektivität zu der Polysiliziumschicht auf. Somit ist es möglich, die vorhandenen Schichtdickenschwankungen der Isolatorschichten durch eine hohe Überätzung prozessstabil abzufangen. Vorteilhaft wirkt sich die Anätzung der Gatestruktur dahingehend aus, dass, wenn siliziderte Bereiche vorhanden sind, diese Bereiche entfernt werden. Eine anschließende Gateätzung gemäß gut bekannter Plasmaätzverfahren entfernt zuverlässig das verbleibende Polysilizium und weist eine so hohe Selektivität zum Gateoxid auf, dass dieses nur wenige, oder nur weniger als einen nm abgetragen wird. Dies ermöglicht eine sehr hohe Prozessstabilität, selbst bei stark schwankenden Bedeckungsgraden und sehr dünnen Gateisolationsstrukturen.
  • Die verbleibende Gateisolationsschicht erreicht eine hohe Defektfreiheit der aktiven Wechselwirkungsschicht dienende Halbleiterschicht, so dass sich bspw. bei optischen Anwendungen eine hohe optische Leistungsfähigkeit ergibt. Dies macht sich besonders in der Blauempfindlichkeit von Photoelementen bemerkbar.
  • Vorteilhafterweise erfolgt das Ätzen der Elektrodenschicht unter Verwendung der Ätzmaske. Zu diesem Zweck wird die Ätzmaske, bspw. in Form eines Lackmaterials, so hergestellt, dass sie bei beiden Ätzschritten die nicht beteiligten Bereiche der dielektrischen Schichten außerhalb der Fensteröffnung schützt, so dass ein einzelner Lithographieschritt zur Herstellung der Fensteröffnung ausreichend ist.
  • In einer weiteren Ausführungsform wird eine Kontaktöffnung in der einen oder den mehreren dielektrischen Schichten zum Freilegen einer Anschlussfläche zum Kontakt mit einem Gehäuse des Halbleiterbauelements gebildet. Die Herstellung des Fensters findet also in einem Metallisierungssystem statt, in welchem Kontaktöffnungen, bspw. zur Aufnahme eines Bonddrahtes, hergestellt werden. Damit ist das erfindungsgemäße Verfahren effizient in standardmäßige Verfahrenabläufe zur Herstellung von CMOS Bauelementen integrierbar.
  • In einer Ausführungsform wird die Kontaktöffnung nach dem Ätzen der Elektrodenschicht gebildet, so das eine Beeinträchtigung der Anschlussflächen durch die Ätzprozesse zur Fensterbildung vermieden wird.
  • In einer weiteren Ausführungsform wird ein Metallsilizid in zumindest einem Abschnitt in der Elektrodenschicht der Gatesstruktur gebildet, wobei das Metallsilizid in einem Bereich der Elektrodenschicht gebildet wird, der zumindest der lateralen Position und Größe der Fensteröffnung entspricht. Durch den ersten Ätzprozess kann somit das Metallsilizid wirksam abgetragen werden, ohne dass eine Maskierung dieses Bereichs in einem Prozess zur Herstellung des Metallsilizids erforderlich ist.
  • In anderen Ausführungsformen wird das Metallsilizid außerhalb des Bereichs gebildet wird, welcher der lateralen Position und der Größe der Fensteröffnung entspricht. Dies kann zu einer Verbesserung der Gleichmäßigkeit des Ätzprozesses führen, insbes. wenn sehr komplexe Metallisierungssysteme mit vielen dielektrischen Schichten zu ätzen sind.
  • In einer weiteren vorteilhaften Ausführungsform wird ein Reinigungsprozess nach dem Ätzen der Elektrodenschicht ausgeführt. Dadurch können effizient Ätznebenprodukte, bspw. Polymerreste und dergleichen entfernt werden, was sich vorteilhaft auf die Eigenschaften der Fensteröffnung als Schnittstelle zur Wechselwirkung mit der Umgebung auswirkt. Beispielsweise werden die optischen Eigenschaften der Oberfläche der Gateisolationsschicht verbessert. In anderen Fällen kann das Fenster zur Anhaftung von Fluiden in Sensoren verwendet werden, so dass eine verbesserte chemische Reinheit zu einer höheren Empfindlichkeit beiträgt.
  • Es wird Material der Gateisolationsschicht zum Einstellen der Restdicke der Gateisolationsschicht abgetragen. Auf diese Weise kann der Einfluss der Gateisolationsschicht auf die Ankopplung oder Wechselwirkung des darunter liegenden Halbleitergebiets mit der Umgebung, bspw. in Form einer optischen Ankopplung, gesteuert werden.
  • In einer weiteren Ausführungsform umfasst das Verfahren das Erzeugung einer Dotierstoffverteilung in dem Halbleitergebiet zumindest in einem Bereich, der der lateralen Position und Größe der Fensteröffnung entspricht, um ein optisches Verhalten im Zusammenwirken mit der Fensteröffnung des Halbleiterbauelements einzustellen. Beispielsweise kann die Dotierstoffkonzentration lokal an die gewünschte Art der Wechselwirkung angepasst werden, wobei dies im Rahmen der Wannenimplantationen oder durch spezielle Dotierprozesse erfolgen kann. Ein pn Übergang kann vorgesehen sein.
  • Die vorhandenen Eigenschaften des optischen Verhaltens werden beibehalten, da keine Beeinflussung durch den Strukturierungsprozess erfolgt. Z.B. werden keine höheren Leckströme durch geschädigte Halbleiteroberflächen und dergleichen hervorgerufen. Damit lassen sich auch sehr sensible Bereiche herstellen, bspw. Pixel von optischen Sensoren. Durch die verbesserten Strukturierungseigenschaften in Verbindung mit dem besseren elektronischen Verhalten des Wechselwirkungsbereichs des Halbleitergebiets können sehr kleine Komponenten erzeugt werden, die damit den Aufbau fein auflösender optischer Bauelemente ermöglichen.
  • Gemäß dem Verfahren wird auf einem Halbleitergebiet eine Gatestruktur gebildet, die eine auf dem Halbleitergebiet ausgebildete Gateisolationsschicht und eine auf der Gateisolationsschicht gebildete Elektrodenschicht aufweist. Ferner wird ein Metallisierungssystem mit mindestens einer Isolationsschicht vorgesehen. Des Weiteren wird eine Fensteröffnung in der mindestens einen Isolationsschicht und in der Elektrodenschicht gebildet, wobei die Fensteröffnung als Schnittstelle zur Ankopplung zwischen einem Teil des Halbleitergebiets und der Umgebung dient.
  • Bei der Herstellung des Bauelements ergeben sich die zuvor genannten Vorteile, wobei sich durch das Anordnen der Fensteröffnung über einer Gatestruktur die Möglichkeit ergibt, Öffnungen mit gewünschten lateralen Abmessungen, also auch sehr kleine Öffnungen, zu erzeugen, ohne dass der spezielle Aufbau des Metallisierungssystems einen wesentlichen Einfluss ausübt.
  • Vorteilhafterweise erstreckt sich die Fensteröffnung bis zur Gateisolationsschicht, so dass der darunter liegende Halbleiterbereich wirksam geschützt ist.
  • Die Elektrodenschicht weist in anschaulichen Ausführungsformen Polysilizium auf, so dass ein hoher Grad an Kompatibilität zu konventionellen CMOS-Bauelementen erreicht wird.
  • Die Elektrodenschicht kann lateral angrenzend an die Fensteröffnung ein Metallsilizid aufweisen, während in anderen Ausführungsformen ein an die Fensteröffnung lateral angrenzender Bereich der Elektrodenschicht aus Polysilizium gebildet ist.
  • Die Fensteröffnung kann die optische Schnittstelle einer Photodiode sein. Durch die Beibehaltung einer hohen Qualität der Halbleiteroberfläche unter dem Fenster ergeben sich somit auch sehr gute Eigenschaften der Photodiode, bspw. eine hohe Empfindlichkeit im blauen Bereich des optischen Spektrums, größer als 0,28 A/W für 405nm Wellenlänge, oder ein geringer Dunkelstrom, kleiner als 0,2pA/µm2.
  • Die Fensteröffnung kann die optische Schnittstelle eines Pixels eines opto-elektronischen Bereichs des Halbleiterbauelements sein. Wie zuvor dargelegt ist, ergibt sich aus dem Aufbau des Fensters eine gute Strukturierbarkeit, bei der sehr geringe laterale Abmessungen im Bereich von bis zu wenigen Hundert nm erreicht werden, so dass in Verbindung mit den guten elektronischen Eigenschaften eine gewünschte Anzahl an Pixeln vorgesehen werden kann.
  • Die Fensteröffnung kann die optische Schnittstelle eines Phototransistors sein, wobei auch hier die verbesserten Eigenschaften zu einem insgesamt besseren Verhalten bei geringerem Prozessaufwand erreicht werden.
  • Zwei oder mehr Fensteröffnungen können vorgesehen sein.
  • Ein hoher Grad an Kompatibilität zu fortschrittlichen CMOS-Bauelementen wird erreicht, indem bspw. die Elektrodenschicht eine Dicke von 100 nm (Nanometer) bis 500nm aufweist und/oder eine Dicke der Gateisolationsschicht unter der Fensteröffnung zwischen 3nm und 20nm beträgt.
  • Weitere Ausführungsformen gehen aus der folgenden detaillierten Beschreibung hervor, wobei auf die Zeichnungen Bezug genommen wird. In den Zeichnungen zeigt:
    • 1 eine schematische Querschnittsansicht eines Teils eines Halbleiterbauelements 1, in welchem eine Fensteröffnung zur Ankopplung eines Halbleitergebiets an die Umgebung, bspw. durch optische Strahlung, erfolgen soll, wobei eine Gatestruktur zum effizienten Strukturieren der Fensteröffnung vorgesehen ist,
    • 2 das Halbleiterbauelement mit einer Ätzmaske, um die laterale Position und Größe der Fensteröffnung 11 zu definieren,
    • 3 das Halbleiterbauelement nach einem ersten Plasma-Ätzprozess, in welchem die Isolationsschichten des Metallisierungssystems geätzt werden und die Elektrodenschicht der Gatestruktur als wirksames Ätzstoppmaterial verwendet wird,
    • 4 das Halbleiterbauelement nach einem Gate-Ätzprozess unter Anwendung bekannter Gate-Ätzrezepte, wobei die Gateisolationsschicht als effektives Ätzstoppmaterial dient,
    • 5 das Halbleiterbauelement nach dem Entfernen der Ätzmaske, die in der gezeigten Ausführungsform für beide vorhergehenden Ätzschritte verwendet wird,
    • 6 das Halbleiterbauelement in zwei Varianten 1 und 1*, wobei in einer Ausführungsform die Fensteröffnung mit einer oder mehreren optischen Anpassschichten ausgekleidet ist und in der anderen Ausführungsform keiner weiteren Materialien auf die freigelegte Gateisolationsschicht aufgebracht werden, und
    • 7 das Halbleiterbauelement gemäß den beiden Varianten der 6 nach der Herstellung von Kontaktöffnung(en), um das Metallisierungssystem zu kontaktieren.
  • 1 zeigt im Querschnitt ein Halbleiterbauelement 1, das in einer Ausführungsform ein CMOS-Bauelement repräsentiert. 2 zeigt das Bauelement 1 mit einer Ätzmaske 10, die mittels einer Öffnung 10a die laterale Position und die Größe einer in den Isolationsschichten und in einem Teil der Gatestruktur zu bildenden Fensteröffnung (= Fenster) festlegt. 3 zeigt das Bauelement nach einem ersten Plasma-Ätzprozess, in welchem eine Fensteröffnung 11 in Isolationsschichten 9, 8, 7a, 6a, 5a, 3a erzeugt wird, wobei die lateralen Abmessungen durch die Maske 10 und die Parameter des Ätzprozesses bestimmt sind. 4 zeigt das Bauelement nach einem weiteren Ätzprozess, in welchem Elektrodenmaterial 4c in dem Fenster 11 entfernt wird, wobei in der gezeigten Ausführungsform weiterhin die Ätzmaske 10, deren Dicke sich durch die beiden vorherigen Ätzschritte verringert hat, Verwendung findet. 5 zeigt das Bauelement 1 nach der Entfernung des Rests der Ätzmaske 10, was ebenfalls durch standardmäßige Verfahren bewerkstelligt werden kann. 6 zeigt das Bauelement in zwei Varianten, wobei auf der linken Seite eine Ausführungsform mit einer (erfindungsgemäß) oder mehreren (nicht erfindungsgemäßen) optischen Anpassschichten 13 dargestellt ist. Die Schicht 13 begrenzt dabei das Fenster 11, so dass dieses sich nicht mehr bis zu der Gateisolationsschicht 4b erstreckt. 7 zeigt das Bauelement 1 in einem weiter fortgeschrittenen Fertigungszustand, in welchem Kontaktöffnungen 14 in Isolationsschichten 9 und 8 (an rechter Seite der 7) sowie in der Anpassschicht 13 (an linker Seite der 7) gebildet sind, die eine Verbindung zu Anschlussflächen 15 herstellen.
  • Das Bauelement 1 umfasst eine Halbleiterschicht 2, bspw. in Form einer Siliziumbasisschicht, die mit weiteren Komponenten zumindest lokal angereichert sein kann, und auch Dotiermittel aufweist. Die Halbleiterschicht ist auf einem beliebigen geeigneten Träger (nicht gezeigt) aufgebracht, bspw. einer Siliziumscheibe (Wafer). Wie eingangs erläutert ist, enthalten CMOS-Bauelemente dotierte Gebiete oder Wannengebiete, die eine grundlegende Leitfähigkeitsart eines Schaltungselements, z. B. eines Transistors, festlegen. Eine geeignete Dotierung ist in dem gezeigten Bereich 2a der Halbleiterschicht 2 vorgesehen, der sich unter einer Gatestruktur 4 befindet, während stark dotierte Bereiche, bspw. Drain- und Sourcegebiete 2b lateral korreliert zu der Gatestruktur 4 angeordnet sind. Die Gatestruktur 4 umfasst eine Gateisolationsschicht 4b, die als Siliziumdioxid, auch mit weiteren Bestandteilen vorgesehen ist, und eine Elektrodenschicht 4c, die aus dotiertem Polysilizium hergestellt ist. Des Weiteren ist eine Abstandshalterstruktur 4a (Spacer) an Seitenwänden der Schicht 4c angebracht, die aus Siliziumnitrid, Siliziumdioxid, und dergleichen aufgebaut sein können.
  • Wie zuvor erläutert ist, dient eine Gatestruktur, die den gleichen Aufbau wie die Gatestruktur 4 besitzt, zur Steuerung der Leitfähigkeit eines darunter liegenden Halbleitergebiets, so dem Gebiet das dem Bereich 2a in Transistoren entspricht. Derartige Transistoren sind in anderen Bauteilbereichen des Bauelements hergestellt und besitzen prinzipiell den gleichen Aufbau, wie er durch die Gatestruktur 4, die Drain- und Sourcegebiete 2b und das steuerbare Gebiet 2a dargestellt ist, wobei lediglich die lateralen Abmessungen unterschiedlich sind, um ein entsprechendes Transistorverhalten zu erreichen. Der Einfachheit halber sind derartige Bauteilbereiche mit Transistoren nicht gezeigt. Zu beachten ist, dass die laterale Position der Gatestruktur 4 und deren lateralen Abmessungen, also in 1 die Abmessungen in der horizontalen Richtung und in der Richtung senkrecht zur Zeichenebene, geeignet gewählt sind, um einen Teil des Bereichs 2a als „Wechselwirkungszone“ für die Wechselwirkung mit der „Außenwelt“, bspw. durch Strahlung, etc., einzurichten.
  • Das Bauelement umfasst ferner eine Kontaktebene 3, die ein dielektrisches Material oder eine Isolationsschicht 3a aufweist, in welcher Kontaktelemente 3b eingebettet sind, die einen Kontakt zu Schaltungselementen, bspw. den Drain und Sourcegebieten 2b herstellen. Des Weiteren ist in der gezeigten Ausführungsform ein Metallisierungssystem in Form zweier Metallisierungsschichten 5 and 7 mit einer dazwischen liegenden Schicht 6 vorgesehen. Die Anzahl der Metallisierungsebenen ist von der Komplexität der in und über der Halbleiterschicht 2 gebildeten Schaltung abhängig.
  • Die Metallisierungsschichten 5 und 7 enthalten dielektrische Materialien bzw. Isolationsschichten 5a bzw. 7a und darin eingebettete Metallleitungen 5b bzw. 7b.
  • Die Schicht 6 weist eine Isolationsschicht 6a und darin eingebettete Leitungen als Kontaktdurchführungen 6b auf (Vias), die die Verbindung zwischen dem Metallleitungen 5b und 7b herstellen. Ferner ist eine oberste Isolationsschicht 8 vorgesehen, die von einer Passivierungsschicht 9 bedeckt ist.
  • Das in 1 gezeigte Bauelement 1 wird mittels bekannter CMOS-Prozesstechniken hergestellt, wobei insbesondere die Herstellung der Gatestrukturen so erfolgt, dass bei der Strukturierung eine Lithographiemaske verwendet wird, die zur Bildung der Gatestruktur 4 führt, um die Wechselwirkungszone 2a zu bedecken. Die Herstellung der Gebiete 2a, 2b und die Herstellung der Gatestruktur 4 erfolgt also analog zur Herstellung von Transistoren in anderen Bauteilbereichen, wobei lediglich die Abmessungen und die Position der Gatestruktur 4 durch Verwendung einer geeignet angepassten Lithographiemaske eingestellt werden. Die Kontaktebene 3 und das Metallisierungssystem (die Isolationsschichten 5a, 6a, 7a, 8, 9 in Kombination mit dem Metall der „Leitungen“ 5b, 6b, 7b) werden ebenso nach bewährten Herstellungsverfahren erzeugt.
  • 2 zeigt das Bauelement 1 mit einer Ätzmaske 10, die mittels einer Öffnung 10a die laterale Position und die Größe einer in den Isolationsschichten und in einem Teil der Gatestruktur zu bildenden Fensteröffnung festlegt. Die Ätzmaske wird bspw. als Lackmaske mit einer geeigneten Dicke vorgesehen, so dass die anfangs bedeckten Bereiche auch während des nachfolgenden Strukturierungsvorgangs geschützt bleiben. Z.B. wird eine Dicke von etwa 2,5 µm verwendet. Die Ätzmaske wird mittels Lithographie und einer geeigneten Lithographiemaske hergestellt.
  • 3 zeigt das Bauelement nach einem ersten Plasma-Ätzprozess, in welchem die Fensteröffnung 11 durch die Isolationsschichten 9, 8, 7a, 6a, 5a, 3a erzeugt wird, wobei die lateralen Abmessungen durch die Maske 10 und die Parameter des Ätzprozesses bestimmt sind. Wie zuvor erläutert ist, sind Plasma-Ätzprozesses zur Entfernung von Dielektrika, bspw. von Siliziumdioxid und Siliziumnitrid standardmäßige Prozesse im CMOS Ablauf und besitzen eine hohe Selektivität in Bezug zu Polysilizium. Daher kann der Ätzprozess zuverlässig an der (in der) Elektrodenschicht 4c der Gatestruktur 4 gestoppt werden, wobei dies unabhängig ist von möglicherweise ausgeprägten Überätzzeiten, die durch übliche Prozess bedingte Schwankungen der Dicke der Isolationsschichten erforderlich sind, insbesondere wenn relativ komplexe Metallisierungssysteme betrachtet werden. In einigen Ausführungsformen ist ein Metallsilizid 4d in dem Elektrodenmaterial vorhanden, das ebenfalls zuverlässig entfernt wird.
  • 4 zeigt das Bauelement nach einem weiteren Ätzprozess, in welchem das Elektrodenmaterial 4c im Fenster 11 entfernt wird, wobei in der gezeigten Ausführungsform weiterhin die Ätzmaske 10, deren Dicke sich durch die beiden Ätzschritte verringert, Verwendung findet.
  • In diesem Ätzprozess zum Ätzen des Polysiliziums werden bekannte Rezepte eingesetzt, wie sie auch zur Strukturierung der Gatestruktur 4 und anderer Gatestrukturen von Transistoren in einer früheren Fertigungsphase angewendet wurden. Da diese gut etablierten Ätzprozesse eine hohe Selektivität zu der Gateisolationsschicht 4b besitzen, d.h., die Ätzrate des Materials der Gateisolationsschicht 4b ist sehr gering, wird der Ätzprozess zuverlässig in der Gateisolationsschicht gestoppt, wobei das Elektrodenmaterial vollständig entfernt wird. So wird eine Elektrodenschicht mit einer Dicke von 100 nm bis mehrere Hundert nm mit einem Materialabtrag in der Gateisolationsschicht 4b von 1 nm bis wenige nm ermöglicht. Folglich wird die Integrität des darunter liegenden Halbleitergebiets 2a bewahrt und damit auch dessen elektronische Eigenschaften.
  • 5 zeigt das Bauelement 1 nach der Entfernung der restlichen Ätzmaske 10, was ebenfalls durch standardmäßige Verfahren bewerkstelligt werden kann. Erfindungsgemäß wird in dieser Phase ein Reinigungsprozess 12 ausgeführt, der auf der Grundlage nass-chemischer Rezepte erfolgt, bspw. auf der Basis von Flusssäure, oder dergleichen. Dabei werden Ätznebenprodukte, bspw. Polymerreste, wirksam entfernt. Dabei kann zumindest ein Prozessparameter, bspw. die Einwirkdauer, verwendet werden, um einen Grad an Materialerosion in der Gateisolationsschicht 4b in dem Fenster 11 einzustellen, wie dies bei 4e angegeben ist. Auf diese Weise kann der Einfluss der Gateisolationsschicht 4b auf die „Schnittstellenfunktion“ der Fensteröffnung eingestellt werden.
  • Wenn bspw. der Einfluss der Gateisolationsschicht 4b auf Einkopplung oder Auskopplung von Licht verändert werden soll, oder die Ansprechempfindlichkeit in einem Sensor erhöht werden soll, kann durch den Reinigungsprozess 12 in gut steuerbarer Weise eine Verringerung der Restschichtdicke erfolgen.
  • 6 zeigt das Bauelement 1in zwei Varianten 1 und 1*, wobei auf der linken Seite eine Ausführungsform 1 mit einer oder mehreren optischen Anpass-Schichten dargestellt ist. Diese Schichtlage 13 begrenzt somit das Fenster 11, so dass dieses sich nicht mehr bis zu der Gateisolationsschicht 4b erstreckt. Die Schichtlage 13, die erfindungsgemäß eine entspiegelnde Schicht (indes kein Schichtsystem) repräsentiert, erlaubt eine Verbesserung oder eine Einstellung der Schnittstellenfunktion des Fensters 11, wobei insbesondere in Kombination mit der Gateisolationsschicht 4b und einer Dickenanpassung dieser Schicht eine große Breite an Variationen zur Einstellung der optischen Eigenschaften der Fensteröffnung 11 möglich ist.
  • Auf der rechten Seite der 6 ist die zweite Variante des Bauelements 1* gezeigt, in der keine weiteren Materialien auf die Gateisolationsschicht 4b aufgebracht werden. Diese Schichtlage 13 fehlt.
  • 7 zeigt das Bauelement 1 in einem weiter fortgeschrittenen Fertigungszustand, wobei Kontaktöffnungen 14 in den Isolationsschichten 9 und 8 (linke Seite der 7) sowie in der Schichtlage 13 (linke Seite der 7) gebildet sind, die eine Verbindung zu einer Anschlussfläche 15 herstellen. Die Kontaktflächen dienen zum Anbringen von Bonddrähten, die eine elektrische Kontaktierung des Bauelements 1 mit einem Gehäuse ermöglichen. Die Kontaktöffnung(en) 14 können gemäß gut etablierter CMOS Prozesse hergestellt werden. Die Kontaktöffnung(en) und Anschlussfläche(n) 14, 15 sind mehrfach vorhanden, auch wenn uns eine davon dargestellt ist. Sie können auch rechts im Bauelement 1* vorgesehen sein, wo sie nicht bildlich dargestellt sind, aber hinzugedacht werden können.
  • Alle Beispiele ermöglichen somit die Herstellung des Fensters 11 mit gewünschten lateralen Abmessungen, die sich von wenigen 100 nm bis zu mehreren mm belaufen können, wobei die Integrität des Halbleitergebiets 2a, also der Wechselwirkungszone im Halbleitermaterial, vollständig bewahrt wird. Es kann ein pn-Übergang in dieser Zone erzeugt werden, dessen Eigenschaft nach der Strukturierung des Fensters erhalten bleibt, so dass sich sehr empfindliche optische Komponenten herstellen lassen. Der Prozessablauf ist effizienter als in vielen konventionellen Verfahren, in denen optische Komponenten hergestellt werden.
  • Die vorliegenden Beispiele der beanspruchten Erfindung führten zu einer sehr hohen Prozessstabilität und damit zu einer hohen Ausbeute, wobei sehr kleine optische Fenster mit sehr geringem Abstand voneinander möglich sind. Es wird ein hoher Grad an Kompatibilität aufgrund der geringen Prozessänderungen im Vergleich zum Prozess der CMOS Schaltungselemente erreicht, da keine zusätzlichen Schichten erforderlich sind und etablierte Ätzschritte genutzt werden. Für die Wechselwirkungszone ergibt sich höchste Defektfreiheit durch Nutzung der aktiven Fläche von MOS Bauelementen, ohne dass diese bei der Fensterstrukturierung freigelegt werden. Dadurch können mehrere Photoelemente in einem optischen Fenster angeordnet werden. Dies ermöglicht die Herstellung von Sektorensensoren mit geringst-möglicher Sektorentrennung. Die optischen Eigenschaften der Fenster können effizient eingestellt werden durch eine Entspiegelung mittels anschließender Abscheidung einer ARC Schicht (antireflektierenden Schicht).

Claims (7)

  1. Verfahren zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement, wobei das Verfahren umfasst - Herstellen einer Gatestruktur (4) auf einem Halbleitergebiet (2a), wobei die Gatestruktur (4) eine auf dem Halbleitergebiet (2a) gebildete Gateisolationsschicht (4b) und eine auf der Gateisolationsschicht (4b) gebildete Elektrodenschicht (4c) aufweist; - Erzeugen zumindest einer dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) über der Gatestruktur (4); - Bilden einer Ätzmaske (10) auf der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9), wobei die Ätzmaske (10) eine laterale Position und eine laterale Größe einer - in der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) zu bildenden - Fensteröffnung (11) über der Gatestruktur (4) bestimmt; - Ätzen der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) mittels der Ätzmaske (10) unter Verwendung der Elektrodenschicht (4c) als ein erstes Ätzstoppmaterial; - Ätzen der Elektrodenschicht (4c) unter Verwendung der Gateisolationsschicht (4b) als ein zweites Ätzstoppmaterial, und - Abtragen (4e) von Material der Gateisolationsschicht (4b) und damit erfolgendes Einstellen einer Restdicke der Gateisolationsschicht, wobei das Abtragen und Einstellen (4e) der Restdicke beim Ausführen eines Reinigungsprozesses erfolgt und mit einem Aufbringen nur einer entspiegelnden Schicht (13), kein Schichtsystem, auf die freiliegende, in der Restdicke eingestellte, gereinigte Gateisolationsschicht (4b).
  2. Verfahren nach Anspruch 1, wobei das Ätzen der Elektrodenschicht (4c) unter Verwendung der Ätzmaske (10) erfolgt.
  3. Verfahren nach Anspruch 1 oder 2, das ferner umfasst: Bilden einer Kontaktöffnung (14) in der einen oder den mehreren dielektrischen Schichten (8,9) zum Freilegen einer Anschlussfläche (15) zum Kontakt mit einem Gehäuse des Halbleiterbauelements.
  4. Verfahren nach Anspruch 3, wobei die Kontaktöffnung (14) nach dem Ätzen der Elektrodenschicht (4c) gebildet wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, wobei Metallgebiete (3b, 5b, 6b, 7b) in der einen oder den mehreren dielektrischen Schichten (3a, 5a, 6a, 7a, 8, 9) eines Metallisierungssystems des Halbleiterbauelements hergestellt werden.
  6. Verfahren nach einem der Ansprüche 1 bis 5, wobei ein Metallsilizid (4d) in zumindest einem Bereich der Elektrodenschicht der Gatestruktur gebildet wird, der zumindest der lateralen Position und Größe der Fensteröffnung (11) entspricht; oder das Metallsilizid (4d) außerhalb des Bereichs gebildet wird, welcher der lateralen Position und der Größe der Fensteröffnung (11) entspricht.
  7. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst: - Ausführen des Reinigungsprozesses (12) nach dem Ätzen der Elektrodenschicht, und/oder - Erzeugung einer Dotierstoffverteilung in dem Halbleitergebiet zumindest in einem ersten Bereich, der der lateralen Position und Größe der Öffnung entspricht, um ein optisches Verhalten des Halbleiterbauelements einzustellen, insbesondere mit einem Erzeugen eines pn-Übergangs in dem ersten Bereich.
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