WO2011039568A1 - Halbleiterbauelement mit fensteroeffnung als schnittstelle zur umgebungs-ankopplung - Google Patents

Halbleiterbauelement mit fensteroeffnung als schnittstelle zur umgebungs-ankopplung Download PDF

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WO2011039568A1
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window opening
semiconductor device
etching
electrode layer
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Wolfgang Einbrodt
Daniel Gaebler
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X-Fab Semiconductor Foundries Ag
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Definitions

  • the invention relates to semiconductor devices, in particular CMOS devices, and their production, wherein one or more dielectric layers over a
  • Semiconductor region are to be structured so that an interaction of the semiconductor region with external factors, in particular as an optical interaction means
  • Circuit elements can be combined on a single chip area to form a complex circuit.
  • the CMOS (complementary metal oxide semiconductor) technique has proven to be very efficient in terms of performance and cost-effectiveness of the manufacturing process.
  • CMOS technology predominantly complementary field-effect transistors, ie p-channel transistors and n-channel transistors, with other circuit elements, such as resistors, capacitors, and the like, are produced in and on a semiconductor layer, usually a silicon layer, using a plurality of process steps .
  • a gate structure has to be produced which controls the conductivity of a semiconductor region, which is also referred to as a channel region.
  • the channel region in turn connects a drain region to a source region, so that a controllable current flow in the transistor can take place.
  • the drain and source regions are relatively heavily doped regions in the semiconductor layer, which are typically generated by ion implantation, where the gate structure optionally together with spacers on the sidewalls of the gate structure serve as an implantation mask, so that a "self-aligning" positioning of the drain and Source areas in relation to the
  • the gate structure includes a "thin" gate insulation layer, mostly made up of
  • Silicon dioxide is formed on which a polysilicon layer is formed, which serves as an electrode for applying a control voltage for controlling the flow of current in the channel region.
  • the gate insulating layer is first generated, such as by oxidation of the silicon material of the semiconductor layer.
  • the thickness of the gate insulating layer is determined by the transistor characteristics, and is about several tens of nanometers (nm) to two nm when considering state-of-the-art MOS transistors and complex CPUs.
  • the silicon material serving as the electrode material is deposited, and the resulting layer stack is then patterned, with further, if necessary
  • Material layers in the form of ARC (anti-reflective coating), and the like can be provided.
  • the structuring is carried out to produce a resist mask on the basis of which an etching process is carried out in the form of a plasma-assisted process in which the silicon electrode material is selectively removed to the mask material, and the etching chemistry is very selective with respect to the mask
  • Gate insulation layer is, so that the plasma etching process reliably in the
  • Gate insulation layer also stops for very thin gate insulation layers.
  • etching recipes are applied using chromium, fluorine or similar reactive substances with suitable plasma parameters.
  • the gate insulation layer outside the gate structure, which previously served as an etch stop material, is then removed, for example, by gentle, wet-chemical etchants, such as hydrofluoric acid, without the underlying silicon layer being significantly damaged.
  • the drain and source regions are produced, for example by
  • Ion implantation wherein also a spacer structure on the side walls of the gate structure can be provided to the lateral distance of the
  • a metal silicide at least in the drain and source regions, is usually used to reduce the component
  • one or more metallization levels are typically provided, in which dielectric materials or insulation layers enclose corresponding metal lines and vias, wherein contact openings are then made in a final isolation layer or passivation layer to contact the metallization system, such as bond wires.
  • CMOS semiconductor devices can be produced cost-effectively with proven process technology and yet complex circuit design.
  • CMOS / BiCMOS components integrated, including an optical interface, for example, is required for the reception of incident light. This will be a window in the
  • Isolation stack of the metallization provided over a portion of the silicon layer, which serves for the interaction with the incident light and thus acts as a photosensitive surface.
  • Isolation stack with lacquer and in a subsequent etching process that stops in the silicon as described for example in DE 102 39 643 A.
  • CMOS integration can be used for the etching process only a dry etching, since the side walls of the window opening should be as steep as possible and the risk of etching of
  • Insulator layers are subject to strong variations in thickness of up to about 10% due to the process and thus a significant overetching is necessary if it is to be ensured that all insulator layers are free of residue from the silicon surface. Overetching creates defects in the sensitive silicon surface that adversely affect optical performance. Furthermore, the silicon removal ensures that the doping profiles are changed and, consequently, also the properties of the integrated semiconductor components.
  • More advanced processes seek to avoid direct contact with the silicon surface by a dry etching step. There are two ways to do this. On the one hand, the silicon surface is first exposed by a short wet etching step, which does not damage it so much for better optical performance. However, such a short wet etching process is difficult to control and involves the risk of etching the side walls, if they are not costly protected.
  • an etch stop layer is added in addition to the standard CMOS process, where the dry etch process stops without touching the silicon cursors.
  • An example of this is given in the patent US 2007 0072326 B2.
  • the disadvantage here is that the remaining etching stop layer has an effect, since it is on the
  • Etch stop layers with respect to the medium to be etched.
  • CMOS / BiCMOS processes To provide insulating material of a semiconductor device, which allows an interaction, in particular an optical interaction, a semiconductor region with the environment and avoids damage to the interacting semiconductor region as possible, with a high degree of compatibility with existing CMOS / BiCMOS processes is to be achieved.
  • the object is achieved by a method for patterning a dielectric material in a semiconductor device.
  • the method comprises:
  • the gate structure has a gate insulating layer formed in the semiconductor region and one on the Gate insulation layer formed electrode layer.
  • One or more dielectric layers are formed over the gate structure and an etch mask is formed on the one or more dielectric layers, wherein the etch mask is the lateral position and the lateral size of one or more of the one or more dielectric layers
  • the one or more dielectric layers are etched by the etching mask using the electrode layer as a first etch stop material, and then, the etching of the electrode layer is performed using the gate insulating layer as a second etch stop material.
  • the window may thus define a region of the semiconductor region which may be used as an interface to the interaction with the environment, such as
  • the gate insulation layer typically has a well-defined layer thickness and material properties, this layer can remain in the semiconductor region.
  • the etching through the insulating layer (s) may be well-known
  • Plasma etching can be carried out, since this high selectivity for
  • Electrode materials such as polysilicon have.
  • the curved shape of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the curved surface of the silicon have.
  • the remaining gate insulating layer achieves a high defect-freedom of the active interaction layer serving semiconductor layer, so that, for example, in optical Applications results in high optical performance. This is particularly noticeable in the blue sensitivity of photoelements.
  • the etching of the electrode layer is carried out using the
  • the etching mask for example in the form of a lacquer material, is produced in such a way that, in both etching steps, it removes the non-participating areas of the
  • a contact opening is formed in the one or more dielectric layers to expose a pad for contact with a package of the semiconductor device.
  • the production of the window thus takes place in a metallization system, in which contact openings, such as for receiving a bonding wire, are produced.
  • the contact opening is formed after the etching of the electrode layer, so that an impairment of the pads by the etching processes for windowing is avoided.
  • an anti-reflective layer is applied to the exposed gate insulation layer.
  • the additional layer can thus be used to adjust the optical behavior of the window.
  • a metal silicide is formed in at least one section in the electrode layer of the gate structure, wherein the metal silicide is formed in a region of the electrode layer that corresponds at least to the lateral position and size of the window opening.
  • the metal silicide is formed outside the region corresponding to the lateral position and the size of the window opening. This can lead to an improvement in the uniformity of the etching process, in particular if very complex metallization systems with many dielectric layers are to be etched.
  • a cleaning process is carried out after the etching of the electrode layer. As a result, etching by-products, about polymer residues and the like are removed, which is advantageous to the
  • the optical properties of the surface of the gate insulating layer are improved.
  • the window may be used to adhere fluids into sensors, thus providing improved chemical performance
  • material of the gate insulation layer is removed to set a residual thickness of the gate insulation layer.
  • the ablation is done to adjust the residual thickness in
  • the method comprises generating a
  • the dopant concentration locally to the desired type of
  • Adjustment can be adjusted, this can be done in the context of the tub implantations or by special doping processes.
  • a pn junction can be provided.
  • the existing properties of the optical behavior are retained since there is no influence by the structuring process. For example, No higher leakage currents are caused by damaged semiconductor surfaces and the like. This makes it possible to produce even very sensitive areas, for example pixels from optical sensors. Due to the improved structuring properties in combination with the better electronic behavior of the interaction region of the semiconductor region, it is possible to produce very small components which thus enable the construction of fine-resolution optical components.
  • the above-mentioned object is achieved by a gate structure formed on a semiconductor region which has a gate insulating layer formed on the semiconductor region and a gate insulating layer formed on the semiconductor region Gate insulation layer formed electrode layer. Further, a
  • Metallization system provided with at least one insulating layer. Furthermore, a window opening in the at least one insulating layer and in the
  • Formed electrode layer wherein the window opening serves as an interface for coupling between a part of the semiconductor region and the environment.
  • the aforementioned advantages wherein the arrangement of the window opening on a gate structure results in the possibility to produce openings with desired lateral dimensions, including very small openings, without the special structure of the metallization has a significant influence.
  • the window opening extends to the gate insulating layer so that the underlying semiconductor region is effectively protected.
  • the window opening has one or more optical matching layers which are formed at least on the gate insulation layer. On these, the optical properties of the window can be effectively set.
  • the electrode layer in illustrative embodiments, is made of polysilicon, so that a high degree of compatibility with conventional CMOS devices is achieved.
  • the electrode layer laterally adjacent to the
  • Window opening a metal silicide while in other embodiments, a laterally adjacent to the window opening portion of the electrode layer is formed of polysilicon.
  • the window opening is the optical interface of a photodiode.
  • a photodiode By maintaining a high quality of the semiconductor surface under the window thus also very good properties of the photodiode, eg. A high sensitivity in the blue region of the optical spectrum, greater than 0.28 A / W for 405nm wavelength, or a low dark current, less than 0.2 ⁇ / ⁇ 2 .
  • the window opening is the optical interface of a pixel of an optoelectronic region of the semiconductor component.
  • the structure of the window provides good patternability, with very small lateral dimensions in the range of up to a few hundred nm can be achieved, so that in conjunction with the good electronic properties, a desired number of pixels can be provided.
  • the window opening is the optical interface of a phototransistor, wherein here too the improved properties are achieved to an overall better performance with less process complexity.
  • two or more window openings are provided, which serve as optical interfaces, as already stated above.
  • a high degree of compatibility with advanced CMOS devices is achieved, for example, by having the electrode layer in a thickness of 100 nm (nanometers) to 500 nm and / or a gate insulation layer thickness below the window opening of between 3 nm and 20 nm.
  • 1 is a schematic cross-sectional view of a part of a
  • FIG. 3 shows the semiconductor component after a first plasma etching process, in which the insulation layers of the metallization system are etched and the electrode layer of the gate structure is used as an effective etching stop material
  • FIG. 4 shows the semiconductor device after a gate etching process using known gate etching recipes, wherein the gate insulation layer serves as an effective etch stop material.
  • FIG. 6 shows the semiconductor component in two variants, wherein in one embodiment the window opening is lined with one or more optical matching layers and in the other embodiment no further
  • FIG. 7 shows the semiconductor component according to the two variants of FIG. 6 according to FIG.
  • Fig. 1 shows in cross section a semiconductor device 1, which represents a CMOS device in one embodiment.
  • Fig. 2 shows the device 1 with an etching mask 10, which by means of an opening 10 a, the lateral position and the size of a in the
  • FIG. 3 shows the component after a first plasma etching process in which a window opening 11 is produced in the insulation layers 9, 8, 7a, 6a, 5a, 3a, wherein the lateral dimensions are determined by the mask 10 and the parameters of the etching process are.
  • FIG. 4 shows the component after a further etching process in which the electrode material 4 c in the opening 1 1 is removed, wherein in FIG
  • Embodiment further, the etching mask 10, the thickness of which through the two
  • FIG. 5 shows the device 1 according to the
  • etch mask 10 Removal of the remaining etch mask 10, which can also be accomplished by standard methods. 6 shows the component in two variants, wherein an embodiment with one or more optical matching layers 13 is shown on the left side. The layer 13 thus limits the opening 11, so that it no longer extends to the gate insulation layer 4b. Fig. 7 shows that
  • Component 1 in a more advanced manufacturing state, in which
  • the component 1 comprises a semiconductor layer 2, approximately in the form of a
  • Silicon base layer which may be at least locally enriched with other components, and also dopants.
  • the semiconductor layer is deposited on any suitable support (not shown), such as a silicon wafer or the like.
  • CMOS devices include doped regions or well regions that define the basic conductivity type of a circuit element, such as a transistor.
  • a suitable doping is provided in the shown region 2a of the semiconductor layer 2, which is located below a gate structure 4, while heavily doped regions, such as drain and source regions 2b, are arranged laterally correlated to the gate structure 4.
  • the gate structure 4 comprises a
  • Gate insulation layer 4b as the silicon dioxide, possibly with others
  • Components is provided, and an electrode layer 4 c, the doped
  • Gate structure 4 has, for controlling the conductivity of an underlying
  • Semiconductor region such as a region corresponding to the region 2a in transistors.
  • Such transistors are manufactured in other component regions of the device and in principle have the same structure as that represented by the gate structure 4, the drain and source regions 2b and the region 2a, only the lateral ones being shown Dimensions are different in order to achieve a corresponding transistor behavior. For the sake of simplicity, such device regions with transistors are not shown.
  • the lateral position of the gate structure 4 and its lateral dimensions that is to say in FIG. 1 the dimensions in the horizontal direction and in the direction perpendicular to the plane of the drawing, are chosen to be a part of the region 2a as an "interaction zone" the interaction with the "outside world", such as radiation, etc. set up.
  • the device further comprises a contact plane comprising a dielectric material or an insulating layer 3a in which are embedded contact elements 3b which make contact with circuit elements such as the drain and source regions 2b.
  • a metallization system in the form of two metallization layers 5 and 7 with an intermediate layer is provided. The number of metallization levels depends on the complexity of the circuit formed in and over the semiconductor layer.
  • the metallization layers 5 and 7 include dielectric materials 5a and 7a and metal lines 5b and 7b embedded therein, respectively.
  • the layer 6 has an insulation layer 6a and contact vias 6b embedded therein, which establish the connection between the metal lines 5b and 7b.
  • an uppermost insulating layer 8 is provided, which in turn is covered by a passivation layer 9.
  • the component 1 shown in FIG. 1 is produced by means of known CMOS process techniques, wherein in particular the production of the gate structures takes place in such a way that a lithography mask is used in the patterning, which is used to form the
  • Gate structure 4 leads, thus covering the interaction zone 2a.
  • the production of the regions 2a, 2b and the production of the gate structure 4 is thus analogous to the production of transistors in other component regions, wherein only the dimensions and the position of the gate structure 4 by using a suitably adapted
  • Lithography mask can be adjusted.
  • Metallization system (the insulating layers 5a, 6a, 7a, 8, 9 in combination with the metal regions 5b, 6b, 7b) are also produced according to proven manufacturing processes.
  • etching mask 10 which defines the lateral position and the size of a window opening to be formed in the insulation layers and in a part of the gate structure by means of an opening 10a.
  • the etching mask is about as
  • Lackmaske provided with a suitable thickness, so that the initially covered areas remain protected during the subsequent structuring process. For example, a thickness of about 2.5 ⁇ m will be used.
  • the etch mask is made by lithography and a suitable lithography mask.
  • FIG. 3 shows the component after a first plasma etching process in which a window opening 11 is produced in the insulation layers 9, 8, 7a, 6a, 5a, 3a, wherein the lateral dimensions are determined by the mask 10 and the parameters of the etching process are.
  • plasma etch processes for removing dielectrics such as silicon dioxide and silicon nitride
  • the etching process can be reliably stopped in the electrode layer 4c of the gate structure 4, this being independent of possibly pronounced overetching times required by usual process variations in the thickness of the insulation layers, especially when considering relatively complex metallization systems.
  • a metal silicide 4d is present in the electrode material which is also reliably removed.
  • FIG. 4 shows the component after a further etching process, in which the
  • Electrode material 4 c is removed in the opening 1 1, wherein in the shown
  • Embodiment further, the etching mask 10, the thickness of which through the two
  • Electrode material is completely removed.
  • an electrode layer having a thickness of 100 to several hundreds nm with a material removal in the gate insulating layer 4b of one to a few nm is enabled.
  • Fig. 5 shows the device 1 after the removal of the remaining etching mask 10, which can also be accomplished by standard methods.
  • a cleaning process 12 is performed based on wet chemical formulations, such as hydrofluoric acid, and the like.
  • etching by-products such as polymer residues
  • at least one process parameter such as the exposure time
  • the influence of the For example, if the influence of the gate insulating film 4b is to be changed on coupling or outcoupling of light, or the responsiveness in a sensor is to be increased, a reduction in the control can be made in a well controllable manner by the cleaning process Residual layer thickness done.
  • Fig. 6 shows the device in two variants, wherein on the left side a
  • Embodiment with one or more optical matching layers 13 is shown.
  • the layer 13 thus limits the opening 11, so that it no longer extends to the gate insulation layer 4b.
  • the matching layer 13, which may represent an anti-reflective layer or a layer system, allows an improvement or adjustment of the interface function of the window opening 1 1, wherein in particular in combination with the gate insulating layer 4 b and any thickness adaptation of this layer, a wide range of variations for adjusting the optical
  • Fig. 7 shows the device 1 in a further advanced state of manufacture, in which contact openings 14 in the insulating layers 9 and 8 (right side of Fig. 7) and in the matching layer 13 (left side of Fig. 7) are formed, the one connection to make connection surfaces 15.
  • the contact surfaces are used for attaching bonding wires, for example, which allow electrical contact of the device with a housing.
  • the contact openings 14 can be made according to well-established CMOS processes.
  • the window 1 1 with desired lateral dimensions, which can amount from a few hundred nm to several mm, whereby the integrity of the semiconductor region 2 a, ie the interaction zone in the semiconductor material, is completely preserved. It is possible to create a pn junction in this zone, the property of which is maintained after the structuring of the window, so that it is possible to produce very sensitive optical components.
  • the present invention leads to a very high process stability and thus to a high yield, wherein very small optical windows with a very small distance from each other are possible.
  • the greatest freedom from defects results from the use of the active area of MOS components, without them being affected by the
  • Window structuring are exposed.
  • a plurality of photoelements can be arranged in an optical window. This allows the production of sector sensors with the least possible sector separation.
  • the optical properties of the windows can be adjusted efficiently by means of an antireflection coating by means of subsequent deposition of ARC (anti-reflective) layers.

Abstract

Eine Fensteröffnung in einem Halbleiterbauelement wird auf der Grundlage einer Gatestruktur hergestellt, die als effiziente Ätzstoppschicht dient, um einen Isolationsschichtstapel zuverlässig zu ätzen, ohne das photoempfindliche Halbleitergebiet freizulegen. Das Polysilizium der Gatestruktur wird sodann auf der Grundlage eines etablierten Gate-Ätzprozesses abgetragen, wobei die Gateisolationsschicht die Integrität des photoempfindlichen Halbleitermaterials bewahrt.

Description

Halbleiterbauelement mit Fensteroeffnung
als Schnittstelle zur Umgebungs-Ankopplung
Die Erfindung betrifft Halbleiterbauelemente, insbesondere CMOS-Bauelemente, und deren Herstellung, wobei eine oder mehrere dielektrische Schichten über einem
Halbleitergebiet so zu strukturieren sind, dass eine Wechselwirkung des Halbleitergebiets mit äußeren Einflussgrößen, insbesondere als optische Wechselwirkung mittels
Strahlung, möglich ist.
Stand der Technik.
Halbleiterbauelemente werden für viele Anwendungszwecke hergestellt, wobei viele verschiedene Prozesstechniken eingesetzt werden. Durch den zunehmenden Fortschritt der beteiligten Fertigungstechniken wurden die Strukturgrößen der einzelnen
Schaltungselemente immer weiter verkleinert, so dass eine große Anzahl an
Schaltungselementen auf einer einzelnen Chipfläche zu einer komplexen Schaltung zusammengefasst werden kann. Für komplexere Schaltungen hat sich dabei die CMOS (complementary metal oxide semiconductor) Technik als sehr effizient erwiesen im Hinblick auf das Leistungsverhalten und die Kosteneffizienz des Herstellungsprozesses. In der CMOS-Technologie werden überwiegend komplementäre Feldeffekt-Transistoren, also p-Kanaltransistoren und n-Kanaltransistoren, mit anderen Schaltungselementen, etwa Widerstände, Kondensatoren, und dergleichen, in und auf einer Halbleiterschicht, zumeist einer Siliziumschicht, unter Anwendung einer Vielzahl von Prozessschritten hergestellt. Für die Herstellung der Feldeffekt-Transistoren oder kurz Transistoren in der CMOS-Technik muss eine Gatestruktur hergestellt werden, die die Leitfähigkeit eines Halbleitergebiets, das auch als Kanalgebiet bezeichnet wird, steuert. Das Kanalgebiet wiederum verbindet ein Draingebiet mit einem Sourcegebiet, so dass ein steuerbarer Stromfluss im Transistor stattfinden kann. Die Drain- und Sourcegebiete sind relativ stark dotierte Bereiche in der Halbleiterschicht, die in der Regel durch Ionenimplantation erzeugt werden, wobei die Gatestruktur gegebenenfalls zusammen mit Abstandshaltern an den Seitenwänden der Gatestruktur als Implantationsmaske dient, so dass eine „selbstjustierende" Positionierung der Drain- und Sourcegebiete in Bezug auf das
Kanalgebiet, das unter der Gatestruktur liegt, erreicht wird.
Die Gatestruktur enthält eine„dünne" Gateisolationsschicht, die zumeist aus
Siliziumdioxid aufgebaut ist, auf der eine Polysiliziumschicht gebildet ist, die als Elektrode zum Anlegen einer Steuerspannung zur Steuerung des Stromflusses im Kanalgebiet dient. Für die Herstellung der Gatestruktur werden gut etablierte Verfahrensweisen eingesetzt, worin nach der Herstellung von Isolationsstrukturen in der Siliziunnschicht und nach dem Erzeugen der jeweiligen Wannendotierungen für die komplementären
Transistoren zunächst die Gateisolationsschicht erzeugt wird, etwa durch Oxidation des Siliziummaterials der Halbleiterschicht. Die Dicke der Gate-Isolationsschicht ist durch die Transistoreigenschaften bestimmt und beträgt etwa mehrere zehn Nanometer (nm) bis zu zwei nm, wenn modernste MOS Transistoren und komplexen CPUs betrachtet werden. Daraufhin wird das Siliziummaterial, das als Elektrodenmaterial dient, abgeschieden und der resultierende Schichtstapel wird dann strukturiert, wobei bei Bedarf weitere
Materialschichten in Form von ARC (anti-reflektierende Beschichtung), und dergleichen vorgesehen werden. Die Strukturierung erfolgt unter Herstellung einer Lackmaske auf deren Grundlage ein Ätzprozess ausgeführt wird in Form eines plasma-unterstützten Prozesses, in welchem das Siliziumelektrodenmaterial selektiv zum Maskenmaterial abgetragen wird, und die Ätzchemie insbesondere sehr selektiv in Bezug auf die
Gateisolationsschicht ist, so dass der Plasma-Ätzprozess zuverlässig in der
Gateisolationsschicht auch für sehr dünne Gateisolationsschichten anhält. Dazu werden gut bekannte Ätzrezepte unter Anwendung von Chrom, Fluor oder ähnlichen reaktiven Stoffen mit geeigneten Plasmaparametern angewendet. Die Gateisolationsschicht außerhalb der Gatestruktur, die zuvor als Ätzstoppmaterial diente, wird dann etwa durch schonende nass-chemische Ätzmittel, etwa Flusssäure, abgetragen, ohne dass die darunter liegende Siliziumschicht wesentlich geschädigt wird.
In der Folge werden die Drain- und Sourcegebiete hergestellt, etwa durch
Ionenimplantation, wobei auch eine Abstandshalterstruktur an den Seitenwänden der Gatestruktur vorgesehen werden kann, um den lateralen Abstand der
Implantationsgebiete von dem eigentlichen Elektrodenmaterial und damit dem
Kanalgebiet einzustellen. Nach dem Ausheizen des Bauelements wird üblicherweise ein Metallsilizid zumindest in den Drain- und Sourcegebieten zur Verminderung des
Kontaktwiderstands hergestellt, wobei auch ein oberer Bereich des Polysiliziums der Gatestruktur siliziert werden kann.
Zur Verbindung der einzelnen Schaltungselemente werden typischerweise eine oder mehrere Metallisierungsebenen vorgesehen, in denen dielektrische Materialien oder Isolationsschichten entsprechende Metallleitungen und Kontaktdurchführungen umschließen, wobei in einer abschließenden Isolationsschicht oder Passivierungsschicht dann Kontaktöffnungen hergestellt werden, um das Metallisierungssystem, etwa mit Bonddrähten, zu kontaktieren. Somit können komplexe CMOS-Halbleiterbauelemente mit einer bewährten Prozesstechnologie und dennoch komplexem Schaltungsaufbau sogar kosteneffizient hergestellt werden.
Durch die Integration vieler Arten von Schaltungen in einen einzelnen Chip ergibt sich jedoch auch zunehmend der Bedarf für Anwendungen, in denen die Schaltungen nicht nur über das Metallisierungssystem und die Kontakte elektrisch mit der Umgebung kommuniziert, sondern es soll auch eine Wechselwirkung über andere Mechanismen erfolgen können. Insbesondere werden zunehmend optische Komponenten in
CMOS/BiCMOS-Bauelemente integriert, wozu eine optische Schnittstelle, bspw. für das Empfangen von einfallendem Licht erforderlich ist. Dazu wird ein Fenster im
Isolationsstapel des Metallisierungssystems über einem Bereich der Siliziumschicht vorgesehen, der für die Wechselwirkung mit dem einfallenden Licht dient und somit als photosensitive Fläche wirkt.
Die einfachste Variante den Isolationsstapel über der photosensitiven Siliziumfläche zu entfernen, besteht in einer Maskierung der nicht zu entfernenden Gebiete des
Isolationsstapels mit Lack und in einem anschließenden Ätzprozess, der im Silizium stoppt, wie dies etwa in DE 102 39 643 A beschrieben ist. Für die CMOS Integration lässt sich für den Ätzvorgang nur ein Trockenätzen verwenden, da die Seitenwände der Fensteröffnung möglichst steil sein sollen und die Gefahr einer Anätzung von
Metallisierungsebenen mit darauffolgendem Funktionsverlust des gesamten Chips zu groß ist. Gängige Trockenätzprozesse sind in der Regel nicht in der Lage, eine hohe Selektivität zwischen Silizium und den gebräuchlichen Isolatoren, etwa Siliziumdioxid, S1O2, Siliziumnitrid, Si3N , bei gleichzeitig hoher Ätzrate der Isolatorschichten zu gewährleisten. Weiterhin erschwerend kommt hinzu, dass die Schichtdicken der
Isolatorschichten starken Dickenschwankungen von bis zu ca. 10% prozessbedingt unterliegen und damit eine signifikante Überätzung notwendig wird, wenn sichergestellt werden soll, dass alle Isolatorschichten restfrei von der Siliziumoberfläche entfernt sind. Die Überätzung erzeugt Defekte in der sensiblen Siliziumoberfläche, die sich nachteilig auf die optische Leistungsfähigkeit auswirken. Weiterhin sorgt der Siliziumabtrag dazu, dass die Dotierprofile verändert werden und damit einhergehend auch die Eigenschaften der integrierten Halbleiterbauelemente.
Fortschrittlichere Verfahren bemühen sich, die Siliziumoberfläche möglichst nicht direkt mit einem Trockenätzschritt in Berührung zu bringen. Dabei werden zwei Wege beschritten. Zum Einen wird die Siliziumoberfläche erst durch einen kurzen Nassätzschritt freigelegt, der diese nicht so stark schädigt, um eine bessere optische Leistungsfähigkeit zu erzielen. Ein solcher kurzer Nassätzprozess lässt sich aber nur schlecht kontrollieren und birgt die Gefahr der Anätzung der Seitenwände, wenn diese nicht aufwändig geschützt werden.
Zum Anderen wird eine Ätzstoppschicht zusätzlich zum standardmäßigen CMOS Prozess eingebracht, auf der der Trockenätzprozess, stoppt ohne die Siliziumoberflüche zu berühren. Ein Beispiel hierfür ist in der Patentschrift US 2007 0072326 B2 gegeben. Nachteilig dabei wirkt sich die verbleibende Ätzstoppschicht aus, da sie auf der
Siliziumoberfläche verbleiben muss, wenn dieselbe defektfrei bleiben soll. In der genannten Patentschrift wird deshalb versucht, bereits unter die Ätzstoppschicht eine/mehrere reflexionsvermindernde Schichten (Anti Reflective Coating, kurz ARC) abzuscheiden. Die eigentliche Ätzstoppschicht wird dann auch entfernt, wobei die ARC Schicht wiederum als Ätzstoppschicht wirkt. Dieses Verfahren ist recht aufwändig, da mehrere Schichten in den CMOS Prozess integriert werden müssen und dort keine nachteiligen Veränderungen hervorrufen dürfen. Auch ist eine aufwändige mehrstufige Ätzung notwendig, um letztendlich nur die ARC Schicht zu hinterlassen. Ein weiteres Problemfeld dabei ist die geringe Ätzratenselektivität der vorgeschlagenen
Ätzstoppschichten hinsichtlich des zu ätzenden Mediums.
Ein weiteres Verfahren nach DE 10 2006 027 969 beschreibt die Verwendung CMOS prozessinhärenter Schichten als Ätzstoppschichten, wobei in diesem Verfahren jedoch aufgrund der geringen Ätzratenselektivität zwischen S1O2 und Si3N eine Nassätzung erforderlich ist daher sowohl prozessaufwändig als auch riskant ist.
Überblick über die Erfindung.
Es ist daher eine Aufgabe der Erfindung, eine Fensteröffnung in einem
Isolationsmaterials eines Halbleiterbauelements zu schaffen, die eine Wechselwirkung, insbesondere eine optische Wechselwirkung, eines Halbleitergebiets mit der Umgebung ermöglicht und eine Schädigung des wechselwirkenden Halbleitergebiets möglichst vermeidet, wobei ein hoher Grad an Kompatibilität mit bestehenden CMOS/BiCMOS- Prozessen erreicht werden soll.
In einem Aspekt wird die Aufgabe gelöst durch ein Verfahren, zur Strukturierung eines dielektrischen Materials in einem Halbleiterbauelement. Das Verfahren umfasst:
Herstellen einer Gatestruktur auf einem Halbleitergebiet, wobei die Gatesstruktur eine auf dem Halbleitergebiet gebildete Gateisolationsschicht und eine auf der Gateisolationsschicht gebildete Elektrodenschicht aufweist. Es werden eine oder mehrere dielektrische Schichten über der Gatestruktur hergestellt und eine Ätzmaske wird auf der einen oder den mehreren dielektrischen Schichten gebildet, wobei die Ätzmaske die laterale Position und die laterale Größe einer in der einen oder den mehreren
dielektrischen Schichten zu bildenden Fensteröffnung über der Gatestruktur bestimmt. Es werden die eine oder die mehreren dielektrischen Schichten mittels der Ätzmaske unter Verwendung der Elektrodenschicht als ein erstes Ätzstoppmaterial geätzt und daraufhin erfolgt das Ätzen der Elektrodenschicht unter Verwendung der Gateisolationsschicht als ein zweites Ätzstoppmaterial.
Im erfindungsgemäßen Verfahren erfolgt somit die Strukturierung der
Isolationsschicht(en) unter Verwendung bereits vorhandener Materialsysteme, so dass für die Herstellung des Fensters keine weiteren Ätzstoppmaterialien erforderlich sind. Das Fenster kann somit einen Bereich des Halbleitergebiets definieren, der als Schnittstelle zur Wechselwirkung mit der Umgebung Verwendung finden kann, etwa zum
Empfang/Aussenden von Strahlung in Form von optischer Strahlung, als Sensorfläche, und dergleichen, wobei der zur Wechselwirkung dienende Bereich zumindest während des Ätzprozesses durch die Gateisolationsschicht geschützt ist. Da typischerweise die Gateisolationsschicht eine gut definierte Schichtdicke und Materialbeschaffenheit aufweist, kann diese Schicht auf dem Halbleitergebiet verbleiben.
Die Ätzung durch die Isolationsschicht(en) kann auf der Grundlage gut bekannter
Plasmaätzverfahren durchgeführt werden, da diese eine hohe Selektivität für
Elektrodenmaterialien, etwa Polysilizium, aufweisen. Beispielsweise enthält die
Gatestruktur in CMOS-Prozessen eine einige 100 nm dicke Polysiliziumschicht, die oftmals noch siliziert ist. Trockenätzprozesse mit einer hohen Ätzrate für Isolatorschichten aus Si3N , S1O2, und anderen gebräuchlichen Materialien, weisen eine hohe Selektivität zu der Polysiliziumschicht auf. Somit ist es möglich, die vorhandenen
Schichtdickenschwankungen der Isolatorschichten durch eine hohe Überätzung prozessstabil abzufangen. Vorteilhaft wirkt sich die Anätzung der Gatestruktur
dahingehend aus, dass, wenn silizierte Bereiche vorhanden sind, diese Bereiche entfernt werden. Eine anschließende Gateätzung gemäß gut bekannter Plasmaätzverfahren entfernt zuverlässig das verbleibende Polysilizium und weist eine so hohe Selektivität zum Gateoxid auf, dass dieses nur wenige, oder nur weniger als einen, nm abgetragen wird. Dies ermöglicht eine sehr hohe Prozessstabilität, selbst bei stark schwankenden Bedeckungsgraden und sehr dünnen Gateisolationsstrukturen.
Die verbleibende Gateisolationsschicht erreicht eine hohe Defektfreiheit der aktiven Wechselwirkungsschicht dienende Halbleiterschicht, so dass sich bspw. bei optischen Anwendungen eine hohe optische Leistungsfähigkeit ergibt. Dies macht sich besonders in der Blauempfindlichkeit von Photoelementen bemerkbar.
Vorteilhafterweise erfolgt das Ätzen der Elektrodenschicht unter Verwendung der
Ätzmaske. Zu diesem Zweck wird die Ätzmaske, etwa in Form eines Lackmaterials, so hergestellt, dass sie bei beiden Ätzschritten die nicht beteiligten Bereiche der
dielektrischen Schichten außerhalb der Fensteröffnung schützt, so dass ein einzelner Lithographieschritt zur Herstellung der Fensteröffnung ausreichend ist.
In einer weiteren Ausführungsform wird eine Kontaktöffnung in der einen oder den mehreren dielektrischen Schichten zum Freilegen einer Anschlussfläche zum Kontakt mit einem Gehäuse des Halbleiterbauelements gebildet. Die Herstellung des Fensters findet also in einem Metallisierungssystem statt, in welchem Kontaktöffnungen, etwa zur Aufnahme eines Bonddrahtes, hergestellt werden. Damit ist das erfindungsgemäße Verfahren effizient in standardmäßige Verfahrenabläufe zur Herstellung von CMOS Bauelementen integrierbar.
In einer Ausführungsform wird die Kontaktöffnung nach dem Ätzen der Elektrodenschicht gebildet, so das eine Beeinträchtigung der Anschlussflächen durch die Ätzprozesse zur Fensterbildung vermieden wird.
In einer weiteren Ausführungsform wird eine entspiegelnde Schicht auf die freiliegende Gateisolationsschicht aufgebracht. Durch die zusätzliche Schicht kann somit das optische Verhalten des Fensters eingestellt werden.
In einer weiteren Ausführungsform wird ein Metallsilizid in zumindest einem Abschnitt in der Elektrodenschicht der Gatesstruktur gebildet, wobei das Metallsilizid in einem Bereich der Elektrodenschicht gebildet wird, der zumindest der lateralen Position und Größe der Fensteröffnung entspricht. Durch den ersten Ätzprozess kann somit das Metallsilizid wirksam abgetragen werden, ohne dass eine Maskierung dieses Bereichs in einem Prozess zur Herstellung des Metallsilizids erforderlich ist.
In anderen Ausführungsformen wird das Metallsilizid außerhalb des Bereichs gebildet wird, welcher der lateralen Position und der Größe der Fensteröffnung entspricht. Dies kann zu einer Verbesserung der Gleichmäßigkeit des Ätzprozesses führen, insbes. wenn sehr komplexe Metallisierungssysteme mit vielen dielektrischen Schichten zu ätzen sind.
In einer weiteren vorteilhaften Ausführungsform wird ein Reinigungsprozess nach dem Ätzen der Elektrodenschicht ausgeführt. Dadurch können effizient Ätznebenprodukte, etwa Polymerreste und dergleichen entfernt werden, was sich vorteilhaft auf die
Eigenschaften der Fensteröffnung als Schnittstelle zur Wechselwirkung mit der
Umgebung auswirkt. Beispielsweise werden die optischen Eigenschaften der Oberfläche der Gateisolationsschicht verbessert. In anderen Fällen kann das Fenster zur Anhaftung von Fluiden in Sensoren verwendet werden, so dass eine verbesserte chemische
Reinheit zu einer höheren Empfindlichkeit beiträgt.
In einer weiteren vorteilhaften Ausführungsform wird Material der Gateisolationsschicht zum Einstellen einer Restdicke der Gateisolationsschicht abgetragen. Auf diese Weise kann der Einfluss der Gateisolationsschicht auf die Ankopplung oder Wechselwirkung des darunter liegenden Halbleitergebiets mit der Umgebung, etwa in Form einer optischen Ankopplung, gesteuert werden.
In einer Ausführungsform erfolgt das Abtragen zum Einstellen der Restdicke beim
Ausführen des Reinigungsprozesses. Es sind viele effiziente Reinigungsrezepte verfügbar, die auch zu einer gewissen Materialerosion der Gateisolationsschicht führen, wobei dies vorteilhaft genutzt wird, um die gewünschte Restdicke einzustellen.
In einer weiteren Ausführungsform umfasst das Verfahren das Erzeugung einer
Dotierstoffverteilung in dem Halbleitergebiet zumindest in einem Bereich, der der lateralen Position und Größe der Fensteröffnung entspricht, um ein optisches Verhalten im
Zusammenwirken mit der Fensteröffnung des Halbleiterbauelements einzustellen.
Beispielsweise kann die Dotierstoffkonzentration lokal an die gewünschte Art der
Wechselwirkung angepasst werden, wobei dies im Rahmen der Wannenimplantationen oder durch spezielle Dotierprozesse erfolgen kann. Ein pn Übergang kann vorgesehen sein.
Die vorhandenen Eigenschaften des optischen Verhaltens werden beibehalten, da keine Beeinflussung durch den Strukturierungsprozess erfolgt. Z.B. werden keine höheren Leckströme durch geschädigte Halbleiteroberflächen und dergleichen hervorgerufen. Damit lassen sich auch sehr sensible Bereiche herstellen, bspw. Pixel von optischen Sensoren. Durch die verbesserten Strukturierungseigenschaften in Verbindung mit dem besseren elektronischen Verhalten des Wechselwirkungsbereichs des Halbleitergebiets können sehr kleine Komponenten erzeugt werden, die damit den Aufbau fein auflösender optischer Bauelemente ermöglichen.
Gemäß einem weiteren Aspekt der beanspruchten Erfindung wird die zuvor genannte Aufgabe gelöst durch ein mit einer auf einem Halbleitergebiet gebildeten Gatestruktur, die eine auf dem Halbleitergebiet ausgebildete Gateisolationsschicht und eine auf der Gateisolationsschicht gebildete Elektrodenschicht aufweist. Ferner ist ein
Metallisierungssystem mit mindestens einer Isolationsschicht vorgesehen. Des Weiteren ist eine Fensteröffnung in der mindestens einen Isolationsschicht und in der
Elektrodenschicht gebildet, wobei die Fensteröffnung als Schnittstelle zur Ankopplung zwischen einem Teil des Halbleitergebiets und der Umgebung dient.
Insbesondere bei der Herstellung des erfindungsgemäßen Bauelements ergeben sich die zuvor genannten Vorteile, wobei sich durch das Anordnen der Fensteröffnung über einer Gatestruktur die Möglichkeit ergibt, Öffnungen mit gewünschten lateralen Abmessungen, also auch sehr kleine Öffnungen, zu erzeugen, ohne dass der spezielle Aufbau des Metallisierungssystems einen wesentlichen Einfluss ausübt.
Vorteilhafterweise erstreckt sich die Fensteröffnung bis zur Gateisolationsschicht, so dass der darunter liegende Halbleiterbereich wirksam geschützt ist.
In einer weiteren Ausführungsform weist die Fensteröffnung eine oder mehrere optische Anpassungsschichten auf, die zumindest auf der Gateisolationsschicht gebildet sind. Auf diese lassen sich die optischen Eigenschaften des Fensters wirksam einstellen.
Die Elektrodenschicht weist in anschaulichen Ausführungsformen aus Polysilizium auf, so dass ein hoher Grad an Kompatibilität zu konventionellen CMOS-Bauelementen erreicht wird.
In einer Ausführungsform weist die Elektrodenschicht lateral angrenzend an die
Fensteröffnung ein Metallsilizid auf, während in anderen Ausführungsformen ein an die Fensteröffnung lateral angrenzender Bereich der Elektrodenschicht aus Polysilizium gebildet ist.
In einer vorteilhaften Ausführungsform ist die Fensteröffnung die optische Schnittstelle einer Photodiode. Durch die Beibehaltung einer hohen Qualität der Halbleiteroberfläche unter dem Fenster ergeben sich somit auch sehr gute Eigenschaften der Photodiode, bspw. eine hohe Empfindlichkeit im blauen Bereich des optischen Spektrums, größer als 0,28 A/W für 405nm Wellenlänge, oder ein geringer Dunkelstrom, kleiner als 0,2ρΑ/μηη2.
In einer vorteilhaften Ausführungsform ist die Fensteröffnung die optische Schnittstelle eines Pixels eines opto-elektronischen Bereichs des Halbleiterbauelements. Wie zuvor dargelegt ist, ergibt sich aus dem Aufbau des Fensters eine gute Strukturierbarkeit, bei der sehr geringe laterale Abmessungen im Bereich von bis zu wenigen Hundert nm erreicht werden, so dass in Verbindung mit den guten elektronischen Eigenschaften eine gewünschte Anzahl an Pixeln vorgesehen werden kann.
In einer vorteilhaften Ausführungsform ist die Fensteröffnung die optische Schnittstelle eines Phototransistors, wobei auch hier die verbesserten Eigenschaften zu einem insgesamt besseren Verhalten bei geringerem Prozessaufwand erreicht werden.
In weiteren Ausführungsformen sind zwei oder mehr Fensteröffnungen vorgesehen sind, die als optische Schnittstellen dienen, wie dies auch bereits zuvor dargelegt ist.
In anderen Ausführungsformen wird ein hoher Grad an Kompatibilität zu fortschrittlichen CMOS-Bauelementen erreicht, indem bspw. die Elektrodenschicht eine Dicke von 100 nm (Nanometer) bis 500nm aufweist und/oder eine Dicke der Gateisolationsschicht unter der Fensteröffnung zwischen 3nm und 20nm beträgt.
Weitere Ausführungsformen sind in den Patentansprüchen definiert und gehen auch aus der folgenden detaillierten Beschreibung hervor, wobei auf die Zeichnungen Bezug genommen wird. In den Zeichnungen zeigt:
Fig. 1 eine schematische Querschnittsansicht eines Teils eines
Halbleiterbauelements, in welchem eine Fensteröffnung zur Ankopplung eines Halbleitergebiets an die Umgebung, etwa durch optische Strahlung, erfolgen soll, wobei eine Gatestruktur zum effizienten Strukturieren der Fensteröffnung vorgesehen ist,
Fig. 2 das Halbleiterbauelement mit einer Ätzmaske, um die laterale Position und
Größe der Fensteröffnung zu definieren,
Fig. 3 das Halbleiterbauelement nach einem ersten Plasma-Ätzprozess, in welchem die Isolationsschichten des Metallisierungssystems geätzt werden und die Elektrodenschicht der Gatestruktur als wirksames Ätzstoppmaterial verwendet wird,
Fig. 4 das Halbleiterbauelement nach einem Gate-Ätzprozess unter Anwendung bekannter Gate-Ätzrezepte, wobei die Gateisolationsschicht als effektives Ätzstoppmaterial dient,
Fig. 5 das Halbleiterbauelement nach dem Entfernen der Ätzmaske, die in der gezeigten Ausführungsform für beide vorhergehenden Ätzschritte verwendet wird,
Fig. 6 das Halbleiterbauelement in zwei Varianten, wobei in einer Ausführungsform die Fensteröffnung mit einer oder mehreren optischen Anpassschichten ausgekleidet ist und in der anderen Ausführungsform keiner weiteren
Materialien auf die freigelegte Gateisolationsschicht aufgebracht werden, und
Fig. 7 das Halbleiterbauelement gemäß den beiden Varianten der Fig. 6 nach der
Herstellung von Kontaktöffnungen, um das Metallisierungssystem zu kontaktieren.
Fig. 1 zeigt im Querschnitt ein Halbleiterbauelement 1 , das in einer Ausführungsform ein CMOS-Bauelement repräsentiert. Fig. 2 zeigt das Bauelement 1 mit einer Ätzmaske 10, die mittels einer Öffnung 10a die laterale Position und die Größe einer in den
Isolationsschichten und in einem Teil der Gatestruktur zu bildenden Fensteröffnung festlegt. Fig. 3 zeigt das Bauelement nach einem ersten Plasma-Ätzprozess, in welchem eine Fensteröffnung 1 1 in den Isolationsschichten 9, 8, 7a, 6a, 5a, 3a erzeugt wird, wobei die lateralen Abmessungen durch die Maske 10 und die Parameter des Ätzprozesses bestimmt sind. Fig. 4 zeigt das Bauelement nach einem weiteren Ätzprozess, in welchem das Elektrodenmaterial 4c in der Öffnung 1 1 entfernt wird, wobei in der gezeigten
Ausführungsform weiterhin die Ätzmaske 10, deren Dicke sich durch die beiden
Ätzschritte verringert, Verwendung findet. Fig. 5 zeigt das Bauelement 1 nach der
Entfernung der restlichen Ätzmaske 10, was ebenfalls durch standardmäßige Verfahren bewerkstelligt werden kann. Fig. 6 zeigt das Bauelement in zwei Varianten, wobei auf der linken Seite eine Ausführungsform mit einer oder mehreren optischen Anpassschichten 13 dargestellt ist. Die Schicht 13 begrenz somit die Öffnung 1 1 , so dass diese sich nunmehr nicht mehr bis zu der Gateisolationsschicht 4b erstreckt. Fig. 7 zeigt das
Bauelement 1 in einem weiter fortgeschrittenen Fertigungszustand, in welchen
Kontaktöffnungen 14 in den Isolationsschichten 9 und 8 (rechte Seite der Fig. 7) sowie in der Anpassschicht 13 (linke Seite der Fig. 7) gebildet sind, die eine Verbindung zu
Anschlussflächen 15 herstellen.
Das Bauelement 1 umfasst eine Halbleiterschicht 2, etwa in Form einer
Siliziumbasisschicht, die mit weiteren Komponenten zumindest lokal angereichert sein kann, und auch Dotiermittel aufweist. Die Halbleiterschicht ist auf einem beliebigen geeigneten Träger (nicht gezeigt) aufgebracht, etwa einer Siliziumscheibe (Wafer) oder dergleichen. Wie eingangs erläutert ist, enthalten CMOS-Bauelemente dotierte Gebiete oder Wannengebiete, die die grundlegende Leitfähigkeitsart eines Schaltungselements, etwa eines Transistors, festlegen. Eine geeignete Dotierung ist in dem gezeigten Bereich 2a der Halbleiterschicht 2 vorgesehen, der sich unter einer Gatestruktur 4 befindet, während stark dotierte Bereiche, etwa Drain- und Sourcegebiete 2b lateral korreliert zu der Gatestruktur 4 angeordnet sind. Die Gatestruktur 4 umfasst eine
Gateisolationsschicht 4b, die als Siliziumdioxid, möglicherweise mit weiteren
Bestandteilen vorgesehen ist, und eine Elektrodenschicht 4c, die aus dotiertem
Polysilizium hergestellt ist. Des Weiteren ist eine Abstandshalterstruktur 4a an
Seitenwänden der Gatestruktur 4 angebracht, die etwa aus Siliziumnitrid, Siliziumdioxid, und dergleichen aufgebaut ist.
Wie zuvor erläutert ist, dient eine Gatestruktur, die den gleichen Aufbau wie die
Gatestruktur 4 besitzt, zur Steuerung der Leitfähigkeit eines darunter liegenden
Halbleitergebiets, etwa einem Gebiet das dem Bereich 2a in Transistoren entspricht. Derartige Transistoren sind in anderen Bauteilbereichen des Bauelements hergestellt und besitzen prinzipiell den gleichen Aufbau wie er durch die Gatestruktur 4, die Drain- und Sourcegebiete 2b und das Gebiet 2a dargestellt ist, wobei lediglich die lateralen Abmessungen unterschiedlich sind, um ein entsprechendes Transistorverhalten zu erreichen. Der Einfachheit halber sind derartige Bauteilbereiche mit Transistoren nicht gezeigt. Zu beachten ist, dass die laterale Position der Gatestruktur 4 und deren lateralen Abmessungen, also in Fig. 1 die Abmessungen in der horizontalen Richtung und in der Richtung senkrecht zur Zeichenebene, geeignet gewählt sind, um einen Teil des Bereichs 2a als„Wechselwirkungszone" für die Wechselwirkung mit der„Außenwelt", etwa durch Strahlung, etc., einzurichten.
Das Bauelement umfasst ferner eine Kontaktebene, die ein dielektrisches Material oder eine Isolationsschicht 3a aufweist, in welcher Kontaktelemente 3b eingebettet sind, die einen Kontakt zu Schaltungselementen, etwa den Drain und Sourcegebieten 2b herstellen. Des Weiteren ist in der gezeigten Ausführungsform ein Metallisierungssystem in Form zweier Metallisierungsschichten 5 and 7 mit einer dazwischen liegenden Schicht vorgesehen. Die Anzahl der Metallisierungsebenen ist von der Komplexität der in und über der Halbleiterschicht gebildeten Schaltung abhängig. Die Metallisierungsschichten 5 und 7 enthalten dielektrische Materialien bzw. Isolationsschichten 5a bzw. 7a und darin eingebettete Metallleitungen 5b bzw. 7b. Die Schicht 6 weist eine Isolationsschicht 6a und darin eingebettete Kontaktdurchführungen 6b auf, die die Verbindung zwischen dem Metallleitungen 5b und 7b herstellen. Ferner ist eine oberste Isolationsschicht 8 vorgesehen, die wiederum von einer Passivierungsschicht 9 bedeckt ist.
Das in Fig. 1 gezeigte Bauelement 1 wird mittels bekannter CMOS-Prozesstechniken hergestellt, wobei insbesondere die Herstellung der Gatestrukturen so erfolgt, dass bei der Strukturierung eine Lithographiemaske verwendet wird, die zur Bildung der
Gatestruktur 4 führt, die somit die Wechselwirkungszone 2a bedeckt. Die Herstellung der Gebiete 2a, 2b und die Herstellung der Gatestruktur 4 erfolgt also analog zur Herstellung von Transistoren in anderen Bauteilbereichen, wobei lediglich die Abmessungen und die Position der Gatestruktur 4 durch Verwendung einer geeignet angepassten
Lithographiemaske eingestellt werden. Die Kontaktebene 3 und das
Metallisierungssystem (die Isolationsschichten 5a, 6a, 7a, 8, 9 in Kombination mit den Metallgebieten 5b, 6b, 7b) werden ebenso nach bewährten Herstellungsverfahren erzeugt.
Fig. 2 zeigt das Bauelement 1 mit einer Ätzmaske 10, die mittels einer Öffnung 10a die laterale Position und die Größe einer in den Isolationsschichten und in einem Teil der Gatestruktur zu bildenden Fensteröffnung festlegt. Die Ätzmaske wird etwa als
Lackmaske mit einer geeigneten Dicke vorgesehen, so dass die anfangs bedeckten Bereiche auch während des nachfolgenden Strukturierungsvorgangs geschützt bleiben. Z.B. wird eine Dicke von etwa 2,5 μηη verwendet werden. Die Ätzmaske wird mittels Lithographie und einer geeigneten Lithographiemaske hergestellt.
Fig. 3 zeigt das Bauelement nach einem ersten Plasma-Ätzprozess, in welchem eine Fensteröffnung 1 1 in den Isolationsschichten 9, 8, 7a, 6a, 5a, 3a erzeugt wird, wobei die lateralen Abmessungen durch die Maske 10 und die Parameter des Ätzprozesses bestimmt sind. Wie zuvor erläutert ist, sind Plasma-Ätzprozesses zur Entfernung von Dielektrika, etwa von Siliziumdioxid und Siliziumnitrid standardmäßige Prozesse im CMOS Ablauf und besitzen eine hohe Selektivität in Bezug zu Polysilizium. Daher kann der Ätzprozess zuverlässig im der Elektrodenschicht 4c der Gatestruktur 4 gestoppt werden, wobei dies unabhängig ist von möglicherweise ausgeprägten Überätzzeiten, die durch übliche Prozess bedingte Schwankungen der Dicke der Isolationsschichten erforderlich sind, insbesondere wenn relativ komplexe Metallisierungssysteme betrachtet werden. In einigen Ausführungsformen ist ein Metallsilizid 4d in dem Elektrodenmaterial vorhanden, das ebenfalls zuverlässig entfernt wird.
Fig. 4 zeigt das Bauelement nach einem weiteren Ätzprozess, in welchem das
Elektrodenmaterial 4c in der Öffnung 1 1 entfernt wird, wobei in der gezeigten
Ausführungsform weiterhin die Ätzmaske 10, deren Dicke sich durch die beiden
Ätzschritte verringert, Verwendung findet. In diesem Ätzprozess zum Ätzen des
Polysiliziums werden bekannte Rezepte eingesetzt, wie sie auch zur Strukturierung der Gatestruktur 4 und anderer Gatestrukturen von Transistoren in einer früheren
Fertigungsphase angewendet wurden. Da diese gut etablierten Ätzprozesse eine hohe Selektivität zu der Gateisolationsschicht 4b besitzen, d.h., die Ätzrate des Materials der Gateisolationsschicht 4b ist sehr gering, wird der Ätzprozess zuverlässig in der
Gateisolationsschicht gestoppt, wobei das Elektrodenmaterial vollständig entfernt wird. So wird eine Elektrodenschicht mit einer Dicke von 100 bis mehrere Hundert nm mit einem Materialabtrag in der Gateisolationsschicht 4b von einem bis wenige nm ermöglicht.
Folglich wird die Integrität des darunter liegenden Halbleitergebiets 2a bewahrt und damit auch dessen elektronische Eigenschaften.
Fig. 5 zeigt das Bauelement 1 nach der Entfernung der restlichen Ätzmaske 10, was ebenfalls durch standardmäßige Verfahren bewerkstelligt werden kann. In einer
Ausführungsform wird in dieser Phase ein Reinigungsprozess 12 ausgeführt, der auf der Grundlage nass-chemischer Rezepte erfolgt, etwa auf der Basis von Flusssäure, und dergleichen. Dabei werden Ätznebenprodukte, etwa Polymerreste, wirksam entfernt. Dabei kann zumindest ein Prozessparameter, etwa die Einwirkdauer, verwendet werden, um einen Grad an Materialerosion in der Gateisolationsschicht 4b in der Fensteröffnung 1 1 einzustellen, wie dies durch 4e angegeben ist. Auf diese Weise kann der Einfluss der Gateisolationsschicht 4b auf die„Schnittstellenfunktion" der Fensteröffnung eingestellt werden. Wenn etwa der Einfluss der Gateisolationsschicht 4b auf Einkopplung oder Auskopplung von Licht verändert werden soll, oder die Ansprechempfindlichkeit in einem Sensor erhöht werden soll, kann durch den Reinigungsprozess in gut steuerbarer Weise eine Verringerung der Restschichtdicke erfolgen.
Fig. 6 zeigt das Bauelement in zwei Varianten, wobei auf der linken Seite eine
Ausführungsform mit einer oder mehreren optischen Anpassschichten 13 dargestellt ist. Die Schicht 13 begrenzt somit die Öffnung 1 1 , so dass diese sich nunmehr nicht mehr bis zu der Gateisolationsschicht 4b erstreckt. Die Anpassschicht 13, die eine entspiegelnde Schicht oder ein Schichtsystem repräsentieren kann, erlaubt eine Verbesserung oder eine Einstellung der Schnittstellenfunktion der Fensteröffnung 1 1 , wobei insbesondere in Kombination mit der Gateisolationsschicht 4b und einer etwaigen Dickenanpassung dieser Schicht eine große Breite an Variationen zur Einstellung der optischen
Eigenschaften der Fensteröffnung 1 1 möglich ist.
Auf der rechten Seite der Fig. 6 ist die Variante gezeigt, in der keine weiteren Materialien auf die Gateisolationsschicht 4b aufgebracht werden.
Fig. 7 zeigt das Bauelement 1 in einem weiter fortgeschrittenen Fertigungszustand, in welchen Kontaktöffnungen 14 in den Isolationsschichten 9 und 8 (rechte Seite der Fig. 7) sowie in der Anpassschicht 13 (linke Seite der Fig. 7) gebildet sind, die eine Verbindung zu Anschlussflächen 15 herstellen. Die Kontaktflächen dienen etwa zum Anbringen von Bonddrähten, die eine elektrische Kontaktierung des Bauelements mit einem Gehäuse ermöglichen. Die Kontaktöffnungen 14 können gemäß gut etablierter CMOS Prozesse hergestellt werden.
Alle Beispiele ermöglichen somit die Herstellung des Fensters 1 1 mit gewünschten lateralen Abmessungen, die sich von wenigen Hundert nm bis zu mehreren mm belaufen können, wobei die Integrität des Halbleitergebiets 2a, also der Wechselwirkungszone im Halbleitermaterial, vollständig bewahrt wird. Es kann ein pn-Übergang in dieser Zone erzeugt werden, dessen Eigenschaft nach der Strukturierung des Fensters erhalten bleibt, so dass sich sehr empfindliche optische Komponenten herstellen lassen. Der
Prozessablauf ist effizienter als in vielen konventionellen Verfahren, in denen optische Komponenten hergestellt werden.
Die vorliegende Erfindung führt zu einer sehr hohen Prozessstabilität und damit zu einer hohen Ausbeute, wobei sehr kleine optische Fenster mit sehr geringem Abstand voneinander möglich sind. Es wird ein hoher Grad an Kompatibilität aufgrund der geringen Prozessänderungen in Vergleich zum Prozess der CMOS Schaltungselemente erreicht, da keine zusätzlichen Schichten erforderlich sind und etablierte Ätzschritte genutzt werden. Für die Wechselwirkungszonen ergibt sich höchste Defektfreiheit durch Nutzung der aktiven Fläche von MOS Bauelementen, ohne dass diese bei der
Fensterstrukturierung freigelegt werden. Dadurch können mehrere Photoelemente in einem optischen Fenster angeordnet werden. Dies ermöglicht die Herstellung von Sektorensensoren mit geringst möglicher Sektorentrennung. Die optischen Eigenschaften der Fenster können effizient eingestellt werden durch eine Entspiegelung mittels anschließender Abscheidung von ARC (anti-reflektierende) Schichten.
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Claims

Ansprüche.
1. Verfahren zur Strukturierung eines dielektrischen Materials in einem
Halbleiterbauelement, wobei das Verfahren umfasst
Herstellen einer Gatestruktur (4) auf einem Halbleitergebiet (2a), wobei die Gatesstruktur (4) eine auf dem Halbleitergebiet (2a) gebildete Gateisolationsschicht (4b) und eine auf der Gateisolationsschicht (4b) gebildete Elektrodenschicht (4c) aufweist,
Erzeugen zumindest einer dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) über der Gatesstruktur (4);
Bilden einer Ätzmaske (10) auf der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9), wobei die Ätzmaske (10) eine laterale Position und eine laterale Größe einer - in der zumindest einen dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) zu bildenden - Fensteröffnung (1 1 ) über der Gatestruktur (4) bestimmt;
Ätzen der (einen) dielektrischen Schicht (3a, 5a, 6a, 7a, 8, 9) mittels der Ätzmaske (10) unter Verwendung der Elektrodenschicht (4c) als ein erstes Ätzstoppmaterial;
Ätzen der Elektrodenschicht (4c) unter Verwendung der
Gateisolationsschicht (4b) als ein zweites Ätzstoppmaterial.
2. Verfahren nach Anspruch 1 , wobei das Ätzen der Elektrodenschicht (4c) unter Verwendung der Ätzmaske (10) erfolgt.
3. Verfahren nach Anspruch 1 oder 2, das ferner umfasst: Bilden einer
Kontaktöffnung (14) in der einen oder den mehreren dielektrischen Schichten (8, 9) zum Freilegen einer Anschlussfläche (15) zum Kontakt mit einem Gehäuse des Halbleiterbauelements.
4. Verfahren nach Anspruch 3, wobei die Kontaktöffnung (14) nach dem Ätzen der Elektrodenschicht (4c) gebildet wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei Metallgebiete (3b, 5b, 6b, 7b) in der einen oder den mehreren dielektrischen Schichten (3a, 5a, 6a, 7a, 8, 9) eines Metallisierungssystems des Halbleiterbauelements hergestellt werden.
6. Verfahren nach einem der vorhergehenden Ansprüche, mit einem Aufbringen einer entspiegelnden Schicht (13) auf die freiliegende Gateisolationsschicht (4b).
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei ein Metallsilizid (4d) in zumindest einem Teil in der Elektrodenschicht der Gatesstruktur gebildet wird.
8. Verfahren nach Anspruch 7, wobei das Metallsilizid in einem Bereich der
Elektrodenschicht gebildet wird, der zumindest der lateralen Position und Größe der Fensteröffnung entspricht.
9. Verfahren nach Anspruch 7, wobei das Metallsilizid außerhalb eines Bereichs
gebildet wird, der der lateralen Position und der Größe der Fensteröffnung entspricht.
10. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst:
Ausführen eines Reinigungsprozesses (12) nach dem Ätzen der Elektrodenschicht.
1 1 . Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst:
Abtragen (4e) von Material der Gateisolationsschicht zum Einstellen einer
Restdicke der Gateisolationsschicht.
12. Verfahren nach Anspruch 10 und 1 1 , wobei das Abtragen zum Einstellen der
Restdicke beim Ausführen des Reinigungsprozesses erfolgt.
13. Verfahren nach einem der vorhergehenden Ansprüche, das ferner umfasst:
Erzeugung einer Dotierstoffverteilung in dem Halbleitergebiet zumindest in einem ersten Bereich, der der lateralen Position und Größe der Öffnung entspricht, um ein optisches Verhalten des Halbleiterbauelements einzustellen.
14. Verfahren nach Anspruch 13, wobei ein pn-Übergang in dem ersten Bereich
erzeugt wird.
15. Halbleiterbauelement mit einer - auf einem Halbleitergebiet (2a) gebildeten - Gatestruktur (4), die eine auf dem Halbleitergebiet (2a) ausgebildete
Gateisolationsschicht (4b) und eine auf der Gateisolationsschicht (4b) gebildete Elektrodenschicht (4c) aufweist, und mit
einem Metallisierungssystem (5, 6, 7) mit mindestens einer
Isolationsschicht (3a, 5a, 6a, 7a, 8, 9);
einer Fensteröffnung (11 ), die in der mindestens einen
Isolationsschicht (3a, 5a, 6a, 7a, 8, 9) und in der
Elektrodenschicht (4c) gebildet ist,
wobei die Fensteröffnung (1 1 ) angepasst und geeignet ist,
als Schnittstelle zwischen einem Teil des Halbleitergebiets
(2a) und der Umgebung dienen.
16. Halbleiterbauelement nach Anspruch 15, wobei sich die Fensteröffnung (1 1 ) bis zur Gateisolationsschicht (4b) erstreckt.
17. Halbleiterbauelement nach Anspruch 15, wobei die Fensteröffnung (1 1 ) eine oder mehrere optische Anpassungsschichten (13) aufweist, die zumindest auf der Gateisolationsschicht (4b) gebildet sind.
18. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Elektrodenschicht (4c) Polysilizium aufweist.
19. Halbleiterbauelement nach Anspruch 18, wobei die Elektrodenschicht lateral angrenzend an die Fensteröffnung ein Metallsilizid (4d) aufweist.
20. Halbleiterbauelement nach Anspruch 18, wobei ein an die Fensteröffnung lateral angrenzender Bereich der Elektrodenschicht aus Polysilizium gebildet ist.
21 . Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Fensteröffnung die optische Schnittstelle einer Photodiode ist.
22. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Fensteröffnung die optische Schnittstelle eines Pixels eines opto-elektronischen Bereichs des Halbleiterbauelements ist.
23. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Fensteröffnung die optische Schnittstelle eines Phototransistors ist.
24. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei zwei oder mehr Fensteröffnungen vorgesehen sind, die als optische Schnittstellen dienen.
25. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei die Elektrodenschicht eine Dicke von 100 nm bis 500 nm aufweist.
26. Halbleiterbauelement nach einem der vorhergehenden Ansprüche 25, wobei eine Dicke der Gateisolationsschicht unter der Fensteröffnung 3nm bis 20nm beträgt.
27. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, das einen pn- Übergang in dem Halbleitergebiet unter der Fensteröffnung aufweist.
28. Halbleiterbauelement nach einem der vorhergehenden Ansprüche, wobei das Halbleitergebiet Silizium und mindestens ein Dotiermittel aufweist.
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