WO2016020729A1 - Entspiegelung der rueckseite eines halbleiterwafers - Google Patents

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wafer
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cmos
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Daniel Gaebler
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X-Fab Semiconductor Foundries Ag
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Definitions

  • the invention relates to manufacturing processes of optically active semiconductor devices.
  • it relates to methods for CMOS devices wherein light-sensitive or light-generating components are formed in the front of a CMOS wafer whose reverse side is thinned and anti-reflective so that the photosensitive or light-generating components transmit their light through the backside of the wafer receive or broadcast (depending on the reference).
  • CMOS integration is increasingly moving into the third dimension.
  • the desired goal is to increase the sales density with funds that go beyond the further development of lithography and open up previously unused areas for it. From the field of
  • Image sensors it is already known to arrange the pixel sensors of an image sensor so that they feel the illumination through the wafer backside (so-called “backside illumination”, also called BSI).
  • backside illumination also called BSI
  • an anti-reflection layer on the pixel sensors of an image sensor so that they feel the illumination through the wafer backside (so-called “backside illumination”, also called BSI).
  • Wafer Wegllseite formed in order to avoid light losses and thereby increase the photosensitivity of the image sensor.
  • CMOS image sensor with rear-side reflection is illustrated by DE 10 2011 014 010 A1 (Taiwan Semiconductor).
  • Process step in which the process conditions (e.g., temperature,
  • CMOS components must be selected so that the CMOS components are not affected during the anti-reflection steps.
  • CMOS circuits such as processors, application specific semiconductor devices (US Pat. ASIC) and the like in which the
  • Anti-reflection process is that the selection of the anti-reflection process parameters and materials is limited, because with this selection, consideration must be given to the CMOS components on the front. This limitation may cause the selected process parameters and materials to be ineligible for antireflection. It is an object of the invention to enable an anti-reflection of a portion of the backside of a wafer in a CMOS process, with the goal of a defect-free
  • Silicon interface for optimum electrical performance thereof, wherein any CMOS components formed on the front surface are not affected or damaged by side effects of the anti-reflection process steps.
  • the invention provides a method according to claim 1. Variants of the method according to the invention are covered by the dependent claims 2 to 14. The wafer produced therewith describes claim 15.
  • the anti-reflection layer is applied before the CMOS process, the associated process steps are not due to the presence of an existing CMOS structure.
  • the antireflective layer may e.g. at a higher temperature
  • the anti-reflection layer protects the silicon interface of the wafer back against damage or
  • circuit components e.g., CMOS components
  • Front of the base wafer are located and the anti-reflection is on the back.
  • the SOI wafer may be e.g. be arranged so that the CMOS components on the back of the SOI wafer (according to common name of the sides of a SOI wafer) are manufactured.
  • This "back side” of the SOI wafer is still called “front side", because the latter refers to the context of the entire structure.
  • Figure 1 shows a schematic cross section of a first
  • Figure 2 shows a schematic cross-section of a resulting
  • FIG. 3 shows a schematic cross section of a first CMOS process.
  • FIG. 4 shows a schematic cross section of a second CMOS process.
  • FIGS 5a and 5b show in schematic cross section two variants
  • FIGS 6a and 6b show in schematic cross section another
  • FIGS 7a and 7b show in schematic cross section still one
  • FIGS 8a and 8b show in schematic cross section another
  • FIG. 9 shows a schematic cross-section of the stabilizing element
  • FIG. 10 shows a schematic cross section of a thinning step
  • wafer is used. This term is to be understood as a semiconductor wafer or plate or platelets. A wafer may e.g. consist of monocrystalline silicon. Although the example of CMOS and silicon is explained below, the description should be read also for other manufacturing technologies.
  • precipitate is understood in the general sense, and includes the generation of layers in general. Where a first layer is “on” a second, it is not excluded that one or more further layers are in between.
  • antireflection should not be understood in the narrowest sense of a reduction of the reflection of the wafer; the term may also include other optical functions, such as
  • CMOS devices complementary metal-oxide-semiconductor devices
  • the SOI wafer may be arranged so that the CMOS devices on the back side of the SOI wafer (as per the conventional
  • FIG. 1 shows as an example a silicon-on-insulator (SOI) or smart-cut wafer 1, referred to below as base wafer.
  • SOI silicon-on-insulator
  • base wafers 1 are suitable for the production of CMOS circuits on a silicon interface 2 2 , which is subsequently uncovered by the removal or a part of the base wafer 1 on its front side 2 X.
  • a so-called buried oxide layer 9 (English: “Buried oxide layer”) is shown in the example of Figure 1.
  • a thin oxide is first generated on the back 3i of the base wafer 1, z. Below 10 nm, in particular in the range between 2 nm and 3 nm.
  • This oxide layer (not shown) can be produced, for example, under the same process conditions which are used for the formation of gate oxide in the CMOS components still to be produced.
  • the oxide layer serves to protect the silicon surface on the back 3i from contamination and uncontrolled oxidation.
  • An anti-reflection layer 4 (SiC, for example, or preferably Si 3 N 4 ) is deposited on the "thin" oxide in a thickness that corresponds to its task, typically between 10 nm and 60 nm, for example 42 nm, if at a light wavelength in the Range of 400 nm, a good anti-reflection should be achieved.
  • the process parameters for optimum optical performance eg antireflection coating,
  • a Si 3 N 4 layer 4 may be deposited at a higher temperature than the temperature that would be suitable for conserving existing CMOS devices. Due to the higher temperature, the resulting Si 3 N 4 layer 4 may have a higher quality, for example with a smaller hydrogen fanteil.
  • the deposition can also be more precise, based on the important for the anti-reflective coating
  • Antireflection coating 4 can be optimized, for example, with a suitable deposition rate and duration.
  • a thin silicon oxide layer 5 is deposited on the Si 3 N 4 layer 4.
  • the exemplary thin silicon oxide layer 5, also called the second etching stop layer, has the task of stopping etching of the polysilicon layer 6, which is subsequently applied to the second etching stop layer 5. A remainder of the second
  • Etch stop layer 5 may act at the end of the process together with the first anti-reflection layer 4 as an anti-reflection layer system.
  • the second etch stop layer 5 is therefore preferably very thin, e.g. B. 2 nm to 10 nm, but strong enough to achieve a stable process control of Polysiliziumfordung. If the thinned second etching stop layer 5 should optionally act together with the antireflection coating 4 as antireflection coating system, the thickness of the antireflection coating 4 (and its optical layer properties such as refractive index, etc.) must be selected so that the antireflective coating system as a whole the desired has optical properties.
  • This polysilicon layer 6 will also be referred to as the second etch stop layer 6 below and serves to stop etching of the one or more bonding layers 7 formed thereon, e.g. As oxide or nitride.
  • the thickness of the second etching stop layer 6 is, for example, between 100 nm and 300 nm, which results from the requirement as an end stop for the etching of the bonding layer 7 lying thereon.
  • a further silicon oxide layer or silicon nitride layer, referred to below as bonding layer 7, is thus deposited on the second etching stop layer 6, which serves for bonding a carrier wafer 8.
  • the bonding layer 7 is preferably a few hundred nanometers thick, in particular between 150 and 250 nm, with a very smooth surface, in order to allow an error-free bonding of the support wafer 8.
  • a further process step for example a polishing of the bonding layer 7 before the bonding of the support wafer 8, can be carried out.
  • the surface of the bonding layer 7 is - as mentioned - bonded to a carrier wafer 8. Subsequently, the material of the base wafer 1 is removed except on its device wafer part 1 ', or if the base wafer 1 is a smart-cut wafer, it is reduced to its device wafer part 1' by the smart-cut process. The resulting new silicon interface 2 2 is used for the subsequent standard CMOS process as the front wafer surface.
  • the processed so far wafer is shown schematically in Figure 2.
  • the revealed silicon interface 2 2 of the SOI or smart-cut base wafer 1 ' is ready for CMOS production; the anti-reflection layer 4 is already present, but still covered; the
  • Etch stop layers 5 and 6 are ready for later processing of the wafer back 3 2 ; and the entire wafer structure is stabilized by the bonded support wafer 8 and the bonding layer 7 for subsequent CMOS fabrication.
  • Figures 3 and 4 show an exemplary CMOS fabrication on the prepared
  • CMOS devices 10 comprising one or more optoelectronic elements are formed in the remaining base wafer 1 '. Subsequently, insulating layers 11, metallizations 12 and a passivation layer 13 are formed.
  • Openings 14 to the bond pads 15 are also formed. This results in a new front 2 3 of the wafer.
  • the bonded wafer is rotated as shown in Figures 5b and 5b so that its backside 3 2 can be processed.
  • the support wafer 8 either complete or -. B. using a
  • the carrier wafer 8 can first be thinned (by grinding and / or polishing) and prepared for lithography. Subsequently, light feedthroughs 16 are selectively etched by the remaining silicon of the support wafer 8. The silicon etching of the support wafer 8 can in the
  • Bonding layer 7 are stopped;
  • Figures 5a and 5b show tapered and straight-walled ⁇ tzbei founded.
  • Wet etching eg, potassium hydroxide, KOH
  • dry etching may be used.
  • the bonding layer 7 can then start with a stop on the first etching stop layer 6
  • a second carrier wafer 18 is preferably applied to the wafer front side, as shown in FIG. 8, which can be removed later so that an electrical contact can be made with the bond pads 15.
  • the wafer thus has a new front 2 4 .
  • Figure 9 shows how the first support wafer 8 z. B. has been removed by grinding into the bonding layer 7. Subsequently, the remaining remainder 7 'of the bonding layer 7 becomes over or from an oxide etching process on the new back surface 3 3 to the first one
  • Etch stop layer 6 (polysilicon) is removed, whereupon the first ⁇ tzstopp Anlagen 6 by means of a very precise Polysiliziumfordreaes except for the second ⁇ tzstopptik 5 (silicon oxide) is removed with high precision.
  • the new back side 3 4 of the wafer is now characterized by a very uniform, high-quality antireflection coating 4, 5 'of, for example, 10 nm to 60 nm Si 3 N 4 and 1 nm to 5 nm of the oxide layer 5 'protected.

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Abstract

Verfahren zur Herstellung eines Halbleiterwafers, in welchem eine optische Entspiegelungsschicht (4) auf der Rückseite des Wafers gebildet wird, um den optischen Zugang (17) zu oder von den CMOS‐Bauteilen (10) durch die Rückseite (32) des Wafers (1) zu optimieren. Die CMOS‐Bauteile (10) werden erst nach Bildung einer Entspiegelungsschicht (4), der darauf gebildeten Ätzstoppschichten (5, 6), der Bondungsschicht (7) sowie des angebondeten Tragwafers (8) hergestellt. Nach der Bildung der CMOS‐Bauteilen werden die Ätzstoppschichten (5, 6), die Bondungsschicht (7) und der angebondete Tragwafer (8) abgedünnt und zumindest selektiv durch Schleifen oder per Lithographie (16) oder maskiertem Ätzen entfernt.

Description

Entspiegelung der Rueckseite eines Halbleiterwafers
Die Erfindung bezieht sich auf Fertigungsprozesse von optisch aktiven Halbleiterbauelementen. Insbesondere, jedoch nicht ausschließlich, betrifft sie Verfahren für CMOS-Bauelemente, wobei lichtempfindliche oder lichterzeugende Bauteile in der Vorderseite eines CMOS-Wafers, dessen Rückseite abgedünnt und entspiegelt ist, gebildet werden, damit die lichtempfindlichen oder lichterzeugenden Bauteile ihr Licht durch die Rückseite des Wafers empfangen oder ausstrahlen können (je nach Bezug).
Für die Entspiegelung der Vorderseite (Device Face) eines Teilbereiches eines CMOS Wafers sind verschiedene Lösungen bekannt. Einige nehmen neben der optischen Entspiegelung auch Rücksicht auf das elektrische Verhalten der entspiegelten Grenzfläche, vgl. WO 2011/039568 (X-Fab Semiconductor) oder WO 2004/021452 (X-Fab Semiconductor).
Die Bearbeitung der Rückseite von CMOS-Wafern ist von steigendem Interesse, da die CMOS- Integration sich vermehrt in die dritte Dimension bewegt. Das angestrebte Ziel dabei heißt Erhöhung der Devicedichte mit Mitteln die über eine Weiterentwicklung der Lithographie hinausgehen und bisher ungenutzte Flächen dafür erschließen. Aus dem Bereich der
Bildsensoren ist es bereits bekannt, die Pixelsensoren eines Bildsensors so anzuordnen, dass sie die Beleuchtung durch die Waferrückseite empfinden (sogenannte "Backside Illumination", auch BSI genannt). Bei solchen Bildsensoren wird eine Entspiegelungsschicht auf der
Waferrückseite gebildet, um Lichtverluste zu vermeiden und dabei die Lichtempfindlichkeit des Bildsensors zu erhöhen. Einen solchen CMOS-Bildsensor mit Rückseitenentspiegelung verdeutlicht DE 10 2011 014 010 AI (Taiwan Semiconductor).
Bei bekannten Rückseiten-Entspiegelungsverfahren wird ein gesonderter zusätzlicher
Prozessschritt durchgeführt, bei welchem die Prozessbedingungen (z.B. Temperatur,
Prozessmaterialien) so ausgewählt werden müssen, dass die CMOS Bauteile während der Entspiegelungsschritte nicht beeinträchtigt werden. Ferner sind die bekannten Rückseiten- Entspiegelungs-Lösungen zwar für Bildsensoren geeignet, wo die Schaltungsbauteile auf der Vorderseite im Wesentlichen homogen sind, und eine breite Fläche der Rückseite gleichmäßig zu entspiegeln ist, jedoch nicht für allgemeine CMOS-Schaltungen wie etwa Prozessoren, anwendungsspezifische Halbleiterbauteile (ASIC) und dergleichen in welchen die
lichtempfindlichen bzw. lichterzeugenden Bauteile einen beliebigen bzw. geringen Anteil der gesamten Schaltungsbauteile bilden. Ein weiterer Nachteil der herkömmlichen
Entspiegelungsverfahren ist, dass die Auswahl der Entspiegelungsprozessparameter und - materialien beschränkt ist, weil bei dieser Auswahl Rücksicht auf die CMOS Bauteile auf der Vorderseite genommen werden muss. Diese Beschränkung kann dazu führen, dass die ausgewählten Prozessparameter und -materialien für die Entspiegelung nicht optimal sind. Es ist eine Aufgabe der Erfindung, eine Entspiegelung eines Teilbereiches der Rückseite eines Wafers in einem CMOS Prozess zu ermöglichen, mit Zielsetzung einer defektfreien
Siliziumgrenzfläche für optimales elektrisches Verhalten derselben, wobei beliebige, auf der Vorderseite gebildeten CMOS Bauteile vor Nebenwirkungen der Entspiegelungsprozessschritte nicht beeinträchtigt oder nicht beschädigt werden.
Zu diesem Zweck sieht die Erfindung ein Verfahren gemäß Anspruch 1 vor. Varianten des erfindungsgemäßen Verfahrens sind von den abhängigen Ansprüchen 2 bis 14 erfasst. Der damit hergestellte Wafer umschreibt Anspruch 15.
Da die Entspiegelungsschicht vor dem CMOS-Prozess aufgebracht wird, sind die damit verbundenen Verfahrensschritte nicht durch die Anwesenheit einer bestehenden CMOS- Struktur bedingt. Die Entspiegelungsschicht kann z.B. bei einer höheren Temperatur
abgeschieden werden, als wenn CMOS-Bauteile vorhanden sind, was zu einer optisch und mechanisch besseren Qualität der Entspiegelungsschicht führen kann. Ferner schützt die Entspiegelungsschicht die Siliziumgrenzfläche der Wafer-Rückseite vor Schäden bzw.
Unreinigkeiten während und nach der Bearbeitung der Vorderseite.
Es wird zwischen einer "Rückseite" und einer "Vorderseite" des Wafers in den Ansprüchen unterschieden. Diese relativen Begriffe beziehen sich auf die endgültigen Seiten des
bearbeiteten Aufbaus, wobei die Schaltungsbauteile (z.B. CMOS Bauteile) sich auf der
Vorderseite des Basiswafers befinden und die Entspiegelung sich auf dessen Rückseite befindet.
Diese Begriffe beziehen sich insbesondere nicht auf die üblichen Definitionen der "Vorderseite" und "Rückseite" des SOI-Wafers, welcher als Basiswafer verwendbar ist. In dem Beispiel kann der SOI-Wafer z.B. so angeordnet werden, dass die CMOS-Bauteile auf der Rückseite des SOI- Wafers (gemäß üblicher Bezeichnung der Seiten eines SOI-Wafers) gefertigt werden. Diese "Rückseite" des SOI-Wafers wird dennoch als "Vorderseite" benannt, weil sich letztere auf den Zusammenhang des gesamten Aufbaus bezieht. In ähnlicher Weise wird die
Entspiegelungsschicht auf der Seite des SOI-Wafers aufgebracht, welche üblicherweise als "Vorderseite" des SOI-Wafers bezeichnet werden würde; diese Seite wird aus dem gleichen Grund als "Rückseite" benannt. Das erfindungsgemäße Verfahren wird nachfolgend anhand der beiliegenden Zeichnungen beispielhaft näher erläutert. Die Beispiele sind auch dann noch Beispiele, wenn nicht vor jedem Begriff die Worte "zum Beispiel" oder "insbesondere" erscheinen.
Figur 1 zeigt in schematischem Querschnitt einen ersten
Entspiegelungsprozess in einem Verfahren.
Figur 2 zeigt in schematischem Querschnitt eine resultierende
Waferstruktur nach dem Entspiegelungsprozess von Figur 1.
Figur 3 zeigt in schematischem Querschnitt einen ersten CMOS-Prozess.
Figur 4 zeigt in schematischem Querschnitt einen zweiten CMOS- Prozess.
Figuren 5a und 5b zeigen in schematischem Querschnitt zwei Varianten
einer erfindungsgemäßen Abdünnungs- und Ätzbehandlung des Wafers
nach dem CMOS-Prozess.
Figuren 6a und 6b zeigen in schematischem Querschnitt eine weitere
Ätzbehandlung des Wafers.
Figuren 7a und 7b zeigen in schematischem Querschnitt noch eine
weitere Ätzbehandlung des Wafers.
Figuren 8a und 8b zeigen in schematischem Querschnitt eine weitere
Ätzbehandlung des Wafers.
Figur 9 zeigt in schematischem Querschnitt die stabilisierende
Vorbereitung des behandelten Wafers über einen zweiten Tragwafer,
gemäß einer Variante des Verfahrens.
Figur 10 zeigt in schematischem Querschnitt einen Abdünnungsschritt
gemäß der in der Figur 9 abgebildeten Variante.
Die Figuren sind illustrative Beispiele, welche dem besseren Verständnis und der Erläuterung der beanspruchten Erfindung dienen. Sie stellen keine Einschränkung der beanspruchten Erfindung dar. In diesen Figuren werden gleiche Bezugszeichen für identische oder
funktionsähnliche Elemente verwendet. Die Figuren stellen keine maßstäblichen Dimensionen dar, und zwar weder absolut noch relativ.
In dieser Beschreibung wird der englische Begriff "Wafer" verwendet. Unter diesem Begriff ist eine Halbleiterscheibe bzw. -platte oder -plättchen zu verstehen. Ein Wafer kann z.B. aus monokristallinischem Silizium bestehen. Obwohl nachstehend das Beispiel von CMOS und Silizium erklärt wird, soll die Beschreibung auch auf andere Fertigungstechnologien gelesen werden. Der Begriff "abscheiden" wird im allgemeinen Sinne verstanden, und umfasst die Erzeugung von Schichten im Allgemein. Wo eine erste Schicht "auf" einer zweiten liegt, wird nicht ausgeschlossen, dass eine oder mehrere weitere Schichten dazwischen liegen. Der Begriff "Entspiegelung" soll nicht im engsten Sinne einer Minderung der Spiegelung des Wafers verstanden werden; der Begriff kann auch andere optische Funktionen umfassen, wie
Lichtdiffusion, Ändern der Brechungsindex, Ausfiltern von bestimmten Wellenlängen usw.
Es wird zwischen einer "Rückseite" und einer "Vorderseite" des Wafers im Folgenden und in den Ansprüchen unterschieden. Diese relativen Begriffe beziehen sich auf die endgültigen Seiten des bearbeiteten Aufbaus, wobei die Schaltungsbauteile (z. B. CMOS Bauteile) sich auf der Vorderseite des Basiswafers befinden und die Entspiegelung sich auf dessen Rückseite befindet. Diese Begriffe beziehen sich insbesondere nicht auf die üblichen Definitionen der "Vorderseite" und "Rückseite" des SOI-Wafers, welcher im nachgeführten Ausführungsbeispiel als Basiswafer verwendet wird. In dieser Ausführung kann z. B. der SOI-Wafer so angeordnet werden, dass die CMOS-Bauteile auf der Rückseite des SOI-Wafers (gemäß üblicher
Bezeichnung der Seiten eines SOI-Wafers) gefertigt werden. Diese„Rückseite" des SOI-Wafers wird dennoch als "Vorderseite" benannt, weil sich letztere auf den Zusammenhang des gesamten Aufbaus bezieht. In ähnlicher Weise wird die Entspiegelungsschicht auf der Seite des SOI-Wafers aufgebracht, welche üblicherweise als "Vorderseite" des SOI-Wafers bezeichnet werden würde; diese Seite wird aus dem gleichen Grund als "Rückseite" benannt.
Figur 1 zeigt als Bespiel einen Silicon-on-lnsulator (SOI) bzw. Smart-Cut Wafer 1, nachstehend Basiswafer genannt. Solche Basiswafer 1 eignen sich für die Fertigung von CMOS-Schaltungen auf einer Siliziumgrenzfläche 22, welche nachfolgend durch das Entfernen bzw. eines Teils des Basiswafers 1 auf dessen Vorderseite 2X aufgedeckt wird.
Eine sog. vergrabene Oxidschicht 9 (Englisch: "buried oxide layer") ist im Beispiel von Figur 1 abgebildet. Gemäß diesem Beispiel wird zunächst auf der Rückseite 3i des Basiswafers 1 ein dünnes Oxid erzeugt, z. B. unter 10 nm, insbesondere im Bereich zwischen 2 nm und 3 nm. Diese Oxidschicht (nicht gezeigt) kann z.B. unter den gleichen Prozessbedingungen erzeugt werden, welche für die Bildung von Gateoxid bei den noch zu erzeugenden CMOS-Bauteilen verwendet werden. Die Oxidschicht dient unter anderem dazu, die Siliziumoberfläche auf der Rückseite 3i vor Verunreinigungen und vor unkontrollierter Oxidation zu schützen. Auf das "dünne" Oxid wird eine Entspiegelungsschicht 4 (SiC, zum Beispiel, oder vorzugsweise Si3N4) in einer Dicke abgeschieden, die ihrer Aufgabe entspricht, typischerweise zwischen 10 nm und 60 nm, beispielsweise 42 nm, falls bei einer Lichtwellenlänge im Bereich von 400 nm eine gute Entspiegelung erreicht werden soll. Beim Abscheiden der Entspiegelungsschicht 4 können die Prozessparameter für eine optimale optische Leistung (z.B. Entspiegelung,
Lichtdurchlässigkeit, Brechungsindex, Homogenität) ausgewählt werden, anstatt auf die Schonung von Bauteilen auf der Vorderseite 22 des Wafers achten zu müssen, da noch keine solche Bauteile vorhanden sind.
Eine Si3N4-Schicht 4 kann z.B. bei einer höheren Temperatur abgeschieden werden, als die Temperatur, welche für die Schonung von vorhandenen CMOS-Bauteilen geeignet wäre. Infolge der höheren Temperatur kann die resultierende Si3N4-Schicht 4 eine höhere Qualität, z.B. mit einem geringeren Wasserstof fanteil aufweisen.
Die Abscheidung kann auch präziser, bezogen auf für die Entspiegelung wichtigen
Prozessparameter ausgeführt werden. Die Planarität und Homogenität der
Entspiegelungsschicht 4 können beispielsweise mit geeigneter Abscheidungs-Geschwindigkeit und -Dauer optimiert werden.
Gemäß dem abgebildeten Beispiel wird eine dünne Siliziumoxidschicht 5 auf die Si3N4-Schicht 4 abgeschieden. Die beispielhafte dünne Siliziumoxidschicht 5, auch zweite Ätzstoppschicht genannt, hat die Aufgabe, ein Ätzen der Polysiliziumschicht 6, die nachfolgend auf die zweite Ätzstoppschicht 5 aufgetragen wird, zu stoppen. Ein verbleibender Rest der zweiten
Ätzstoppschicht 5 kann am Ende des Prozesses zusammen mit der ersten Entspiegelungsschicht 4 als Entspiegelungs-Schichtsystem wirken. Die zweite Ätzstoppschicht 5 ist daher vorzugsweise sehr dünn, z. B. 2 nm bis 10 nm, jedoch stark genug, um eine stabile Prozessführung einer Polysiliziumätzung zu erreichen. Falls die abgedünnte zweite Ätzstoppschicht 5 gegebenenfalls zusammen mit der Entspiegelungsschicht 4 als Entspiegelungs-Schichtsystem wirken soll, muss die Dicke der Entspiegelungs-Schicht 4 (sowie deren optischen Schichteigenschaften wie Brechungsindex usw.) so gewählt werden, dass das Entspiegelungs-Schichtsystem als Ganzes die gewünschten optischen Eigenschaften aufweist.
Auf die zweite Ätzstoppschicht 5 wird, wie oben erwähnt, eine Polysiliziumschicht 6
abgeschieden. Diese Polysiliziumschicht 6 wird nachstehend auch zweite Ätzstoppschicht 6 genannt und dient dazu, ein Ätzen der darauf gebildeten einen oder mehreren Bondungschicht 7 zu stoppen, z. B. Oxid oder Nitrid. Die Dicke der zweiten Ätzstoppschicht 6 liegt beispielsweise zwischen lOOnm und 300nm, welche sich aus der Anforderung als Endstopp für das Ätzen der darauf liegende Bondungsschicht 7 ergibt. Auf die zweite Ätzstoppschicht 6 wird somit eine weitere Siliziumoxidschicht oder Siliziumnitridschicht, nachstehend Bondschicht 7 genannt, abgeschieden, die zum Aufbonden eines Trägerwafers 8 dient. Die Bondschicht 7 ist vorzugsweise einige hundert Nanometer dick, insbesondere zwischen 150 und 250 nm, mit einer sehr glatten Oberfläche, um eine fehlerfreie Bondung des Tragwafers 8 zu ermöglichen. Um die Planarität der Bond(ungs)schicht 7 zu sichern, kann ein weiterer Prozessschritt, z.B. ein Polieren der Bondungsschicht 7 vor der Bondung des Tragwafers 8 ausgeführt werden.
Die Oberfläche der Bondungsschicht 7 wird - wie erwähnt - mit einem Trägerwafer 8 gebondet. Anschließend wird das Material des Basiswafers 1 bis auf seinem Devicewaferteil 1' entfernt, bzw. falls der Basiswafer 1 ein Smart-Cut Wafer ist, wird er durch den Smart-Cut Prozess auf seinen Devicewaferteil 1' reduziert. Die dadurch entstandene neue Siliziumgrenzfläche 22 wird für den nachfolgenden Standard-CMOS-Prozess als vorderseitige Waferoberfläche genutzt.
Der soweit bearbeitete Wafer ist in der Figur 2 schematisch abgebildet. Die aufgedeckte Siliziumgrenzfläche 22 des SOI- bzw. Smart-Cut-Basiswafers 1' steht für die CMOS-Fertigung bereit; die Entspiegelungsschicht 4 ist schon vorhanden, jedoch noch abgedeckt; die
Ätzstoppschichten 5 und 6 stehen für die spätere Bearbeitung der Wafer-Rückseite 32 bereit; und die ganze Waferstruktur ist durch den gebondeten Tragwafer 8 und die Bondungsschicht 7 für die nachfolgende CMOS-Fertigung stabilisiert.
Die Figuren 3 und 4 zeigen eine beispielhafte CMOS-Fertigung auf der vorbereiteten
Siliziumgrenzfläche 22. CMOS-Bauteile 10, welche eine oder mehrere optoelektronische Elemente umfassen, werden im verbleibenden Basiswafer 1' gebildet. Anschließend werden Isolierungsschichten 11, Metallisierungen 12 und eine Passivierungsschicht 13 gebildet.
Öffnungen 14 zu den Bondpads 15 werden ebenfalls gebildet. Dadurch kommt eine neue Vorderseite 23 des Wafers zustande.
Nach Beendigung der CMOS-Prozessabfolge wird der gebondete Wafer gedreht, wie in den Figuren 5b und 5b abgebildet, damit seine Rückseite 32 bearbeitet werden kann.
Nun kann der Tragwafer 8 entweder komplett oder - z. B. mithilfe einer
Lithographiemaske - partiell entfernt werden. Die Figuren 5 bis 7 zeigen eine partielle
Entfernung des Tragwafers 8. Die Figuren 8 bis 10, hingegen, zeigen eine vollständige
Entfernung des Tragwafers. Gemäß den Figuren 5a und 5b kann der Tragwafer 8 zunächst abgedünnt werden (durch Schleifen und/oder Polieren) und auf die Lithographie vorbereitet werden. Anschließend werden Lichtdurchführungen 16 durch das verbleibende Silizium des Tragwafers 8 selektive geätzt. Die Siliziumätzung des Tragwafers 8 kann in der
Bondungsschicht 7 angehalten werden; Figuren 5a und 5b zeigen verjüngte und geradwandige Ätzbeispiele. Eine nasse Ätzung (z. B. Kaliumhydroxid, KOH) oder eine Trockenätzung kann angewendet werden.
Die Bondungsschicht 7 kann dann mit einem Stopp auf der ersten Ätzstoppschicht 6
(Polysiliziumschicht) geätzt werden (Figuren 6a und 6b), die wiederum sehr präzis und selektiv mit einem Stopp auf der zweiten Ätzstoppschicht 5 (Siliziumoxidschicht) geätzt werden kann (Figuren 7a und 7b). Damit ist eine entspiegelte Fläche 17 der Waferrückseite 3 freigelegt, deren abgedeckte Siliziumgrenzfläche während des gesamten Prozessablaufes geschützt gewesen ist, und daher eine sehr hohe Güte aufweist.
Zur Stabilisierung des verbleibenden Wafers, insbesondere bei einer vollständige Entfernung des ersten Tragwafers 8, wird vorzugsweise ein zweiter Tragwafer 18 auf der Wafervorderseite aufgebracht, so Figur 8, welcher später wieder entfernt werden kann, damit eine elektrische Kontaktierung zu den Bondpads 15 erfolgen kann. Der Wafer hat somit eine neue Vorderseite 24. Figur 9 zeigt, wie der erste Tragwafer 8 z. B. durch Schleifen bis in die Bondungsschicht 7 entfernt worden ist. Anschließend wird der verbleibende Rest 7' der Bondungsschicht 7 über oder von einem Oxidätzprozess auf der neuen Rückseite-Oberfläche 33 bis in die erste
Ätzstoppschicht 6 (Polysilizium) entfernt, worauf die erste Ätzstoppschicht 6 mittels eines sehr präzisen Polysiliziumätzprozesses bis auf die zweite Ätzstoppschicht 5 (Siliziumoxid) hochgenau entfernt wird.
Das beispielhafte Ergebnis ist in der Figur 10 abgebildet: die neue Rückseite 34 des Wafers ist jetzt durch eine sehr gleichmäßige, hochqualitative Entspiegelungsschicht 4, 5' von z.B. 10 nm bis 60 nm Si3N4 und 1 nm bis 5 nm der Oxidschicht 5' geschützt.

Claims

Ansprüche
1. Verfahren zur Herstellung eines Halbleiterbauteils, das Verfahren umfassend
einen Fertigungsschritt, in welchem eine Mehrzahl von
Schaltungsbauteilen ( 10) auf einer Vorderseite (22) eines Basiswafers ( ) hergestellt werden, wobei die Schaltungsbauteile (10)
mindestens ein lichtempfindliches oder lichterzeugendes
optoelektronisches Bauteil (10) umfassen;
einen ersten Entspiegelungsschritt, in welchem zumindest eine
dielektrische Entspiegelungsschicht (4, 5') auf der Rückseite (3i) des
Basiswafers ( ) erzeugt wird;
wobei der erste Entspiegelungsschritt vor dem Fertigungsschritt
ausgeführt wird.
2. Verfahren gemäß Anspruch 1, welches zumindest einen Beschichtungsschritt umfasst, in welchem zumindest eine weitere Schicht (5, 6, 7) auf der Entspiegelungsschicht (4) erzeugt oder aufgebracht wird, wobei die zumindest eine weitere Schicht (5, 6, 7) eine zweite Entspiegelungsschicht (5') und/oder mindestens eine Ätzstoppschicht (5, 7) umfasst, und wobei der zumindest ein Beschichtungsschritt nach dem
Entspiegelungsschritt und vor dem Fertigungsschritt ausgeführt wird.
3. Verfahren gemäß Anspruch 2, welches zumindest ein erstes Aufbringen eines ersten Tragwafers (8) auf der Rückseite (3i) des Basiswafers (1) umfasst, wobei das erste Aufbringen des ersten Tragwafers (8) nach dem ersten Entspiegelungsschritt und vor dem Fertigungsschritt ausgeführt wird.
4. Verfahren gemäß Anspruch 3, wobei die zumindest eine weitere Schicht (5, 6, 7) eine Bondungsschicht (7) umfasst, und wobei das Aufbringen des ersten Tragwafers (8) ein Bonden des ersten Tragwafers (8) an die Bondungsschicht (7) umfasst.
5. Verfahren gemäß Anspruch 4, welches zumindest einen nach dem Fertigungsschritt ausgeführten Abdünnungsschritt umfasst, in welchem Abdünnungsschritt die Dicke des aufgebrachten ersten Tragwafers (8) reduziert wird.
6. Verfahren gemäß Anspruch 5, wobei der Abdünnungsschritt ein im Wesentlichen
gleichmäßiges und/oder vollständiges Entfernen des ersten Tragwafers (8) von der Rückseite (32) des Basiswafers ( ) umfasst.
7. Verfahren gemäß einem der Ansprüche 1 bis 6, welches ein zweites Aufbringen eines zweiten Tragwafers (18) auf der Vorderseite (23) des Basiswafers ( ) umfasst, wobei das zweite Aufbringen nach dem Fertigungsschritt und vor dem Abdünnungsschritt ausgeführt wird.
8. Verfahren gemäß Anspruch 7, wobei der zweite Tragwafer (18) nach dem
Abdünnungsschritt zumindest teilweise entfernt wird.
9. Verfahren gemäß einem der Ansprüche 1 bis 6, welches ein selektives Entfernen von
Material der mindestens einen weiteren Schicht (5, 6, 7) und/oder des abgedünnten ersten Tragwafers (8) an zumindest einer selektierten Stelle (17) auf der Rückseite (32) des Basiswafers ( ) umfasst, wobei die mindestens eine selektierte Stelle (17) auf der Rückseite (32) gegenüber der mindestens einem auf der Vorderseite (22) gebildeten optoelektronischen Bauteil (10) liegt.
10. Verfahren gemäß Anspruch 9, wobei das selektive Entfernen ein maskiertes und/oder lithographisches Verfahren umfasst.
11. Verfahren gemäß einem der Ansprüche 9 oder 10, wobei verjüngende Lichtfenster (16) durch die mindestens eine weitere Schicht (5, 6, 7) und/oder durch den abgedünnten ersten Tragwafer (8) bis an die zumindest einer selektierten Stelle (17) der
Entspiegelungsschicht (4, 5') geöffnet werden.
12. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei der Fertigungsschritt ein CMOS-Verfahren aufweist, und die Schaltungsbauteile (10) CMOS-Bauteile umfassen oder sind.
13. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei die
Entspiegelungsschicht (4, 5') eine Si3N4-Schicht mit einer Stärke von 10 nm bis 60 nm aufweist.
14. Verfahren gemäß einem der vorhergehenden Ansprüche, wobei die zweite
Entspiegelungsschicht (4, 5') eine Oxidschicht (5') mit einer Stärke von 1 nm bis 5 nm aufweist.
15. Halbleiterwafer, hergestellt oder herstellbar nach einem der vorigen Ansprüche.
* * *
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