DE19733350C1 - Verfahren zur Herstellung eines MOSFET's - Google Patents

Verfahren zur Herstellung eines MOSFET's

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Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines MOSFETs, bei dem in einem ersten Maskierschritt eine Polysi­ liziumschicht und eine darunter vorgesehene Isolierschicht so geätzt werden, daß in einem Randbereich des MOSFETs schmale Trenn-Trenchs (bzw. -Gräben) zusammen mit einem Kontaktloch erzeugt werden, und bei dem sodann eine Isolierschicht abge­ schieden wird, wodurch die Trenn-Trenchs und das Kontaktloch mit der Isolierschicht gefüllt werden, die sodann geätzt wird.
In Widmann, Mader, Friedrich, Technologie hochintegrierter Schaltungen, Springer Verlag 1986, Seiten 66 bis 67, ist die Prozeßschrittfolge einer Grabenisolationstechnik mit dem TEOS-Verfahren beschrieben.
Bekanntlich sollen MOSFETs wie allgemein Halbleiterbauele­ mente mit möglichst wenigen Photolithographieschritten her­ gestellt werden, da dadurch das Herstellungsverfahren wesent­ lich vereinfacht wird und auch die Justiergenauigkeit verbes­ sert werden kann. Denn mit jedem Photolithographieschritt, bei dem eine Maske aufgetragen wird, muß für die Einhaltung enger Justiertoleranzen gesorgt werden, bei deren Überschrei­ tung das fertige Halbleiterbauelement nicht zuverlässig ein­ zusetzen wäre.
Derzeit sind wenigstens vier Photolithographie- bzw. Maskier­ schritte erforderlich, um einen MOSFET herzustellen.
Es ist nun Aufgabe der vorliegenden Erfindung, ein Verfahren zur Herstellung eines MOSFETs anzugeben, das mit drei Photo­ lithographie- bzw. Maskierschritten auskommt.
Diese Aufgabe wird bei einem Verfahren der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß die Isolierschicht so isotrop geätzt wird, daß die Trenn-Trenchs mit der Isolier­ schicht verschlossen bleiben, während die Isolierschicht im Kontaktloch wieder entfernt wird. Dies kann in einfacher Wei­ se dadurch geschehen, daß die Trenn-Trenchs mit einer so ge­ ringen Breite im Vergleich zu dem Kontaktloch versehen wer­ den, daß beim isotropen Ätzen die Isolierschicht in den Trenn-Trenchs zurückbleibt, während sie aus dem Kontaktloch abgetragen wird.
Für die Isolierschicht kann in vorteilhafter Weise TEOS (Tetraethoxysilan) verwendet werden. Jedoch können selbstver­ ständlich auch andere Oxide oder auch Nitride bei der ent­ sprechenden Abscheidung zur Anwendung gelangen.
Im Anschluß an das isotrope Abätzen der Isolierschicht aus dem Kontaktloch werden über dieses die gewünschten Dotierun­ gen, beispielsweise eine Implantation von p-Dotierstoff und eine Implantation von n+-Dotierstoff, vorgenommen. Sodann folgt eine Oxidation der Seitenwände des Kontaktloches durch Abscheidung von Siliziumdioxid.
Für die daran anschließende Kontaktlochätzung wird ein zwei­ ter Maskierschritt benötigt. Nach einer Dotierung mit p+- Dotierstoff im freigelegten Kontaktloch durch beispielsweise Ionenimplantation wird sodann noch eine Metallisierung aus beispielsweise Aluminium abgeschieden, die schließlich in ei­ nem dritten Photolithographie- bzw. Maskierschritt geätzt und strukturiert wird.
Es ist selbstverständlich möglich, bei dem erfindungsgemäßen Verfahren auch mehrere Trenn-Trenchs herzustellen. Die zwi­ schen diesen liegenden Polysilizium-Ringe können dann mit dem Rand des MOSFETs, an Gate oder an Source angeschlossen wer­ den oder einfach floatend verbleiben. Auch ist ihre kapaziti­ ve Ankopplung mittels der Metallisierung möglich.
Nachfolgend wird die Erfindung anhand der Zeichnungen näher beschrieben, in deren Fig. 1 bis 5 Schnitte gezeigt sind, die den Ablauf des erfindungsgemäßen Verfahrens veranschaulichen.
Fig. 1 zeigt einen Schnitt durch einen Halbleiterkörper 1, bei dem ein n--leitendes Halbleitersubstrat 2 mit einer Alu­ miniumschicht 3 versehen ist. Anstelle dieser Aluminium­ schicht 3 könnte beispielsweise auch n+-leitendes Polysilizi­ um vorgesehen werden. Die Aluminiumschicht 3 wird später mit der Drainelektrode des MOSFETs verbunden.
Auf das Halbleitersubstrat 2 werden auf die der Aluminium­ schicht 3 gegenüberliegende Oberfläche in einer Reihenfolge eine Gateoxidschicht 4, eine Polysiliziumschicht 5 und eine Hilfsisolierschicht 6 mit einer Schichtdicke von insgesamt etwa 1 µm aufgetragen.
Sodann wird ein erster Maskierschritt vorgenommen, um die Schichten 4, 5 und 6 in einem Kontaktloch 7, Trenchs 8 und 9 und einem Randbereich 10 des MOSFETs zu entfernen. Das Ergeb­ nis nach diesem ersten Maskierschritt ist in Fig. 1 darge­ stellt.
Von Bedeutung ist nun, daß die Breite der Trenchs 8, 9 jeden­ falls deutlich unterhalb 1 µm liegt, wenn die Schichtdicke der Schichten 4, 5 und 6 insgesamt 1 µm beträgt. Vorzugsweise sollten die Trenchs 8, 9 im ersten Maskierschritt mit einer solchen Breite eingebracht werden, daß diese nicht mehr als die Hälfte der Schichtdicke der Schichten 4, 5 und 6 beträgt. Mit anderen Worten, wenn die Schichtdicke der Schichten 4, 5 und 6 zu 1 µm angenommen wird, so sollte die Breite der Trenchs 8, 9 unter 0,5 µm sein.
Wie nun bereits aus der Fig. 1 zu ersehen ist, wird bei dem erfindungsgemäßen Verfahren die Gateoxidschicht 4 anstelle des sonst üblichen Dickoxides auch im Bereich der Trenchs 8, 9 bis zum Randbereich 10 verwendet.
Sodann wird, wie in Fig. 2 gezeigt ist, ganzflächig auf die Struktur von Fig. 1 eine TEOS-Schicht 11 abgeschieden. Diese TEOS-Schicht 11 füllt die Trenchs 8, 9 vollständig und be­ deckt die Seitenwände und Böden des Kontaktloches 7 und des Randbereiches 10. Das Ergebnis der TEOS-Abscheidung ist in Fig. 2 gezeigt.
Anschließend wird die TEOS-Schicht 11 isotrop geätzt, so daß eine Struktur entsteht, wie diese in der Fig. 3 gezeigt ist: infolge des isotropen Ätzens verbleibt die TEOS-Schicht 11 in den Trenchs 8, 9, während sie im übrigen entfernt wird.
Damit wird auf einfache Weise erreicht, daß die die einzelnen Polysilizium-Gebiete der Schicht 5 trennenden Trenchs 8, 9 mit TEOS als Isolierstoff aufgefüllt werden, während das Kon­ taktloch 7 und der Randbereich 10 frei bleiben.
Bei der Struktur von Fig. 3 werden sodann die Dotierungen des Halbleitersubstrates 2 vorgenommen, wobei insbesondere durch Ionenimplantation zunächst p-leitende Zonen 12 und sodann ebenfalls durch Ionenimplantation n+-leitende Zonen 13 im Be­ reich des Kontaktloches 7 bzw. des Randbereiches 10 erzeugt werden. Als Dotierstoff für die p-Implantation kann bei­ spielsweise Bor verwendet werden, während für die n+-Implan­ tation Phosphor herangezogen werden kann.
Anschließend wird auf die gesamte Oberfläche eine Zwischen­ oxidschicht 14 aus beispielsweise Siliziumdioxid aufgetragen, wobei insbesondere auch die Seitenwände des Kontaktloches 7 und des Randbereiches 10 mit dieser Schicht bedeckt werden. Die auf diese Weise erhaltene Struktur ist in Fig. 4 gezeigt.
Es schließt sich nun ein zweiter Photolithographie- bzw. Mas­ kierschritt an, bei dem die Kontaktlochätzung vorgenommen wird, um ein Kontaktloch 15 zu den Zonen 12, 13, ein Kontakt­ loch 16 zu einem Polysiliziumgebiet 17 der Polysilizium­ schicht 5, ein Kontaktloch 18 zu einem Polysiliziumgebiet 19 der Polysiliziumschicht 5 und ein Kontaktloch 20 zu den Zonen 12, 13 des Randbereiches 10 zu öffnen. Durch die Kontaktlö­ cher 15 und 20 werden sodann durch Ionenimplantation noch p+- leitende Zonen 21 und 22 erzeugt.
Es schließt sich sodann eine Metallisierung, beispielsweise durch Abscheidung von Aluminium, an, worauf ein dritter Pho­ tolithographie- bzw. Maskierschritt folgt, um die durch Alu­ minium-Abscheidung erhaltene Metallisierung durch Ätzung zu strukturieren. Das Ergebnis ist in Fig. 5 mit einem Alumini­ um-Sourcekontakt 23, einem Aluminium-Gatekontakt 24 und einem Channel-Stopper-Kontakt 25 gezeigt.
Es wird so eine planare Struktur erhalten, wobei der Randbe­ reich durch Sägen längs eines Sägerandes 26 mit dem Substrat 2 verbunden ist.
Bezugszeichenliste
1
Halbleiterkörper
2
Halbleitersubstrat
3
Aluminiumschicht
4
Gateoxidschicht
5
Polysiliziumschicht
6
Hilfsisolierschicht
7
Kontaktloch
8
Trench
9
Trench
10
Randbereich
11
Isolierschicht
12
Zone
13
Zone
14
TEOS-Schicht
15
Kontaktloch
16
Kontaktloch
17
Polysiliziumgebiet
18
Kontaktloch
19
Polysiliziumgebiet
20
Kontaktloch
21
Zone
22
Zone
23
Sourcekontakt
24
Gatekontakt
25
Channel-Stopper
26
Sägerand

Claims (6)

1. Verfahren zur Herstellung eines MOSFETs, bei dem in einem ersten Maskierungsschritt eine Polysiliziumschicht (5) und eine darunter vorgesehene Isolierschicht (4) so geätzt werden, daß schmale Trenn-Trenchs (8, 9) in einem Randbereich des MOSFETs zusammen mit einem wesentlich breiteren Kontaktloch (7) erzeugt werden und bei dem sodann eine Isolierschicht (11) abgeschieden wird, wodurch Ränder und Boden des Kontaktloches (7) bedeckt sowie die Trenn-Trenchs (8, 9) vollständig mit der Isolierschicht (11) gefüllt werden, die sodann geätzt wird, dadurch gekennzeichnet, daß die Isolierschicht (11) isotrop so geätzt wird, daß die Trenchs (8, 9) mit der Isolierschicht (11) verschlossen bleiben, während die Isolierschicht im Kontaktloch (7) entfernt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß für die Isolierschicht TEOS verwendet wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Trenn-Trenchs (8, 9) mit einer Breite versehen werden, die höchstens gleich der halben Schichtdicke der Schichten (4, 5, 6) ist, durch die die Trenchs (8, 9) einge­ bracht sind.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Trenn-Trenchs mit einer Breite versehen werden, die deutlich unterhalb 1 µm liegt.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß nach Füllen der Trenn-Trenchs mit der Isolierschicht noch ein zweiter Maskierschritt zur Kontaktlochätzung und ein dritter Maskierschritt zur Ätzung der Metallisierung vorge­ nommen werden.
6. Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß Polysilizium-Gebiete der Polysiliziumschicht (5) zwischen den Trenn-Trenchs auf Gate oder Source angeschlossen oder floatend sind.
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WO2006108827A2 (de) * 2005-04-13 2006-10-19 X-Fab Semiconductor Foundries Ag Herstellung von vdmos-transistoren mit optimierter gatekontaktierung

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