DE2539073A1 - Feldeffekt-transistor mit isolierter gate-elektrode - Google Patents

Feldeffekt-transistor mit isolierter gate-elektrode

Info

Publication number
DE2539073A1
DE2539073A1 DE19752539073 DE2539073A DE2539073A1 DE 2539073 A1 DE2539073 A1 DE 2539073A1 DE 19752539073 DE19752539073 DE 19752539073 DE 2539073 A DE2539073 A DE 2539073A DE 2539073 A1 DE2539073 A1 DE 2539073A1
Authority
DE
Germany
Prior art keywords
layer
island
silicon
dielectric layer
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
DE19752539073
Other languages
English (en)
Other versions
DE2539073B2 (de
Inventor
Alfred Charles Ipri
John Carl Sarace
Joseph Hurlong Scott
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
RCA Corp
Original Assignee
RCA Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by RCA Corp filed Critical RCA Corp
Publication of DE2539073A1 publication Critical patent/DE2539073A1/de
Publication of DE2539073B2 publication Critical patent/DE2539073B2/de
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H01L29/78657—SOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H01L21/86—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body the insulating body being sapphire, e.g. silicon on sapphire structure, i.e. SOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/02—Contacts, special
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/053—Field effect transistors fets
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/085—Isolated-integrated
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/15—Silicon on sapphire SOS

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Thin Film Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

Dipl.-lng. H. Sauerland · Dr.-lng. R. König · Dipl.-lrig. K. Bergen Patentanwälte · 4ooo Düeseldopf 30 · Cecilienallee 7b · Telefon 433732
2. September 1975 30 258 B
RCA Corporation, 30 Rockefeiler Plaza, New York, N0Y, 10020 (V.St.A.)
"Feldeffekt-Transistor mit isolierter Gate-Elektrode"
Die Erfindung betrifft einen Feldeffekt-Transistor mit isolierter Gate-Elektrode (IGFET), bestehend aus einem elektrisch isolierenden Substrat, einer Insel aus einkristallinem Silizium auf einem Teil einer Oberfläche des Substrats, wobei die Insel einen Source- und einen Drain-Bereich an gegenüberliegenden Enden besitzt, einem dem Source-Bereich zugeordneten Kontakt sowie einem dem Drain-Bereich zugeordneten Kontakt, einem Kanalbereich zwischen den Endbereichen der Insel, einer dielektrischen Schicht über dem Kanalbereich sowie einer Gate-Elektrode über der dielektrischen Schicht, sowie ein Verfahren zu seiner Herstellung.
Es hat sich gezeigt, daß bei den Gate-Dielektrika bekannter IGFETs der Silizium-auf-Saphirart (SOF) frühzeitig Fehler (Durchbrüche) auftreten, wenn eine Vorspannung von mehr als ungefähr 36 Volt zwischen der Gate-Elektrode und den Source-Drain-Bereichen angelegt wird. Dieser Durchbruch scheint mit der Polysilizium-Silizium/Oxid-Silizium-Saphir-Grenzfläche im IGFET zusammenzuhängen. Die Achillesferse, d.h. der schwächste Punkt der bekannten SOS/ IGFET-Technologie scheint an den gegenüberliegenden Kanten einer Siliziuminsel zu liegen, die den Kanalbereich
609813/0703
fu
des IGFET's enthält, insbesondere wo die Kanten des Kanalbereichs die Saphirsubstratoberfläche treffen.
Aufgabe der vorliegenden Erfindung ist es, ein IGFET sowie ein Verfahren zu seiner Herstellung vorzuschlagen, mit dem die vorerwähnten Nachteile vermieden werden, vielmehr eine gegenüber bisher erreichbaren Werten wesentlich höhere, mindestens doppelt so große Durchbruchsspannung erzielt wird. Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß sich die dielektrische Schicht bis auf die Oberfläche des Substrats auf gegenüberliegenden Seiten des Kanalbereichs von diesem weg erstreckt, und daß sich die Gate-Elektrode über das Substrat über die beiden Seiten des Kanalbereichs hinaus erstreckt und von der Substratoberfläche durch die dielektrische Schicht getrennt ist„
Die Erfindung ist von besonderem Vorteil bei der Herstellung von SOS-Komplementär-Transistoren einzusetzen, die in vielen Arten von Halbl eit er schal tungen Verwendung finden,,
Der erfindungsgemäße IGFET weist eine Insel aus dotiertem, einkristallinem Silizium auf einem Teil einer Oberfläche eines elektrisch isolierenden Substrats auf„ Eine dielektrische Schicht befindet sich über einem Kanalbereich des IGFET's und erstreckt sich kontinuierlich auch über die Oberfläche des Substrats, und zwar weg von gegenüberliegenden Seiten des Kanalbereichs„ Eine Gate-Elektrode ist auf der dielektrischen Schicht vorgesehen, die sich über den Kanalbereich hinaus erstreckt und vom isolierenden Substrat durch die dielektrische Schicht getrennt ist„ Die dielektrische Schicht kann Siliziumoxid, Siliziumnitrid, Aluminiumoxid oder Kombinationen davon enthaltene
Das erfindungsgemäße Verfahren zur Herstellung des neuen
809813/0703
IGFET's umfaßt das Herstellen einer Insel aus epitaktisch aufgebrachtem, dotiertem Silizium auf einem elektrisch isolierenden Substrat sowie einer dielektrischen Schicht über sowohl der Insel als auch Teilen des Substrats, und zwar so, daß sie sich von gegenüberliegenden Seiten der Insel weg erstreckt.
Bei einem Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird der zuvor erwähnte Herstellungsschritt ausgeführt, indem eine Schicht von dotiertem Silizium epitaktisch auf dem isolierenden Substrat gebildet wird, die Siliziumschicht derart geätzt wird, daß eine Insel entsteht, eine dünne Schicht einkristallinem oder polykristallinem Siliziums auf der Siliziuminsel und auch auf dem isolierenden Substrat vorgesehen und dann die zuletzt erwähnte dünne Siliziumschicht vollständig oxydiert wird, um eine dielektrische Schicht aus Siliziumoxid zu bilden.
Bei einem anderen Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird dieser Vorgang ausgeführt, indem eine Schicht von dotiertem Silizium epitaktisch auf einem elektrisch isolierenden Substrat erzeugt, die Siliziumschicht zur Bildung einer von einem dünnen Bereich des dotierten Siliziums umgebenen Mesa selektiv geätzt und sowohl die Mesa als auch der dünne Bereich umgebenden Siliziums oxydiert wird, bis der dünne Bereich zur Bildung einer dielektrischen Schicht aus Siliziumoxid, die sich über einer Insel aus Silizium und darüber hinaus auch über das Substrat erstreckt, vollkommen oxydiert iste
Bei einem weiteren Ausführungsbeispiel des erfindungsgemäßen Verfahrens wird das Herstellen einer Insel aus epitaktischem, dotiertem Silizium auf einem elektrisch
609813/0703
isolierenden Substrat und einer dielektrischen Schicht über sowohl der Insel als auch Teilen des Substrats durchgeführt, indem die Siliziuminsel gemäß obiger Darstellung gebildet und dann eine dielektrische Schicht aus beispielsweise Siliziumnitrid, Aluminiumoxid oder Siliziumoxid sowohl über der Siliziuminsel als auch dem Substrat vorgesehen wird. Die dielektrische Schicht kann mehrlagig aus einem der zuvor erwähnten Materialien und einer Schicht aus Siliziumoxid bestehen, die durch die Oxydation der Oberfläche der Siliziuminsel gebildet wird0
Anhand der beigefügten Zeichnungen, die bevorzugte Ausführungsbeispiele darstellen, wird die Erfindung nachfolgend näher erläutert. Es zeigen:
Fig. 1 einen bekannten IGFET im Querschnitt, wobei der Schnitt durch den Kanalbereich verläuft;
Fig. 2 ein Ausführungsbeispiel des erfindungsgemäßen IGFET's in perspektivischer Darstellung, gesehen von rechts oben, ohne Passivierungsschicht;
Fig. 5 bis 8 sowie 10 und 11 Querschnitte des erfindungsgemäßen IGFET1S, die verschiedene Behandlungen bei der Herstellung einer Ausführungsart darstellen;
Fig. 9 einen Schnitt entlang der Ebene 9-9 in Fig. 8 durch den Teil, der der Kanalbereich werden soll;
Fig. 12 und 13 Querschnitte des erfindungsgemäßen IGFET's in verschiedenen Herstellungsschritten eines anderen Ausführungsbeispiels des erfindungsgemäßen Verfahrens ;
Fig. 14, 15 und 17 Querschnitte zur Erläuterung eines weiteren Ausführungsbeispiels des erfindungsgemäßen Verfahrens; und
Fig. 16 einen Querschnitt entlang der Ebene 16-16 in Fig.15
609813/0703
durch den Teil des IGFET1S, der für den Kanalbereich vorgesehen ist„
Bei der nachfolgenden Beschreibung werden ähnliche Bezugszeichen in verschiedenen Zeichnungen für ähnliche Teile verwendet.
In Fig. 1 ist ein bekannter IGFET 10 dargestellt, bei dem das Problem vorzeitigen Durchbruchs der dielektrischen Schicht (Siliziumdioxid) auftritt, wenn eine Vorspannung von mehr als 36 Volt zwischen Gate-Elektrode und den Source-Drain-Bereichen angelegt wird. Der IGFET 10 besteht aus einem elektrisch isolierenden Substrat 12, z.B. aus Saphir oder Spinell, einer Insel 14 aus einkristallinem, n-dotiertem Silizium auf einer Oberfläche 16 des Substrats 12, einer Siliziumoxidschicht 18, die das Gate-Dielektrikum über der Siliziuminsel 14 darstellt, und einer Gate-Elektrode 20, z.B„ aus dotiertem Polysilizium über der Siliziumoxidschicht 18. Der erwähnte, vorzeitige Durchbruch bei bekannten IGFETs 10 scheint mit der Polysilizium-Silizium/Oxid-Silizium-Saphir-Grenzfläche 22 zusammenzuhängen.
Beispiel I
Erfindungsgemäß wird das im Bereich der Grenzfläche 22 (Fig. 1) hervorgerufene Problem bei einem Ausführungsbeispiel des erfindungsgemäßen IGFET's 30 (in Fig. 2 dargestellt) dadurch behoben, daß ein Aufbau vorgeschlagen bzw. vorgesehen wird, der diese Grenzfläche eliminierte Gemäß Fig. 2 weist der IGFET 30 ein elektrisch isolierendes Substrat 32, z.B. aus Saphir oder Spinell auf, auf dessen Oberfläche 36 eine Siliziuminsel 34 vorgesehen ist. Über einem Teil der Insel 34 wird eine dielektrische Schicht 38 aus Siliziumoxid gebildet, und zwar über dem
609813/0703
Teil, der den Kanalbereich des IGFET's 30 bildet, wobei sich die Schicht 38 sowohl über die Siliziuminsel 34 als auch Teile der Oberfläche 36 des Substrats 32 erstreckt. Auf der dielektrischen Schicht 38 ist eine Polysilizium-Gate-Elektrode 40 aufgebracht, die sich von gegenüberliegenden Seiten der Siliziuminsel 34 aus weg erstreckt und von der Oberfläche 36 des Substrats 32 durch die dielektrische Schicht 38 getrennt ist. Auf diese Weise gibt es beim IGFET 30 keine Grenzfläche zwischen der Gate-Elektrode 40 und der Oberfläche 36 des Substrats 32 nahe der Kante der Siliziuminsel 34; es wird jedoch ein Aufbau erreicht, bei dem die Durchbruchsspannung des IGFET's 30 mindestens doppelt so groß wie die des bekannten IGFET's 10 ist„
Unter Bezugnahme auf die Fig. 3 bis 11 wird nachfolgend ein Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung des IGFET's 30 beschrieben. In Fig. 3 ist das Substrat 32 mit einer Schicht 34a aus einkristallinem, n~-dotiertem Silizium, das auf der Oberfläche des Substrats 32 abgeschieden ist, dargestellte Das Substrat 32 kann eine Dicke von zwischen ungefähr 0,025 und 0,050 cm besitzen. Die Siliziumschicht 34a kann eine Trägerkonzentration von Z0B. zwischen ungefähr 1 bis χ 10 ^ Arsenatome/cnr und eine Dicke von zwischen 0,6 und 0,8 mm besitzen. Die Siliziumschicht 34a wird vorzugsweise auf der (1ΪΌ2)-Saphirebene mit irgendeinem in der Halbleitertechnik bekannten Verfahren aufgebracht. Zum Beispiel kann die Siliziumschicht 34a epitaktisch auf der Oberfläche 36 durch Pyrolyse von Silan (SiH^) niedergeschlagen werden.
Die epitaktische Siliziumschicht 34a wird nun als rechteckige Mesa 34b (Fig. 4) begrenzt, die von einem dünnen
609813/0703
Bereich 34c der Siliziumschicht 34a umgeben wird, was durch fotolithografische Verfahren unter Anwendung eines geeigneten Fotoresists und Ätzmittels erreicht wird. Die Dicke des dünnen Siliziumbereichs 34c liegt zwischen 50 und 500 S. , vorzugsweise zwischen 100 und 300 S0 Bei der Bildung der Mesa 34b und des umgebenden dünnen Bereichs 36c aus der Siliziumschicht 34a (Fig. 3) werden Teile der Siliziumschicht 34a weggeätzt, bis die äußeren Kanten des dünnen Bereichs 34c fast gänzlich verschwunden sind. Unter diesen Umständen hat der Bereich 34c nahe der Mesa 34b gewöhnlich eine Dicke von zwischen ungefähr 100 und 300 S. Die exakte Dicke des dünnen Bereichs 34c sollte mit konventionellen, bekannten Meßmethoden bestimmt werden.
Der Siliziumaufbau gemäß Fig. 4, bestehend aus dem dünnen Bereich 34c und der Mesa 34b, wird nun oxydiert, z.B. durch Erhitzen in HCl-haltigem Dampf bei einer Temperatur von ungefähr 9000C für 50 Minuten, um den dünnen Bereich 34c vollständig zu oxydieren und eine dielektrische Schicht 38a aus Siliziumoxid (Figo 5) über der Siliziuminsel 34 zu bilden,, Ein wichtiges Merkmal des erfindungsgemäßen IGFET's 30 ist die Tatsache, daß die dielektrische Schicht 38a sich sowohl über die Siliziuminsel 34 als auch die Oberfläche 36 des Substrats 32 erstreckt, und zwar von gegenüberliegenden Seiten der Siliziuminsel 34 aus, wie dies in Fig. 5 dargestellt ist. Ein Teil der dielektrischen Schicht 38a wird das Gate-Dielektrikum 38 des erfindungsgemäßen IGFET's 30 bilden. Die dielektrische Schicht 38a besteht vollkommen aus Siliziumdioxid.
Eine Schicht 40a aus Polysilizium wird über der dielektrischen Schicht 38a bis zu einer Dicke von ungefähr 0,5 W m mit bekannten Verfahren abgeschieden. Die in Fig. 6 dargestellte Polysiliziumschicht 40a ist zu diesem
609813/0703
Zeitpunkt des Herstellungsverfahrens des IGFET's 30 undotiert. Ein Streifen 42 aus Borglas wird auf die PoIysiliziumschicht 40a gebracht und mit bekannten fotolithografischen Verfahren, z.B. unter Anwendung eines geeigneten Fotoresists und Ätzmittels aus gepufferter Flußsäure, geformt, so daß er im wesentlichen die Form der in Figo 2 dargestellten (Gate-Elektrode) Polysiliziumschicht 40 erhält.
Nunmehr wird Bor von dem begrenzten Borglasstreifen 42 in die Polysiliziumschicht 40a durch Erhitzen des Aufbaus gemäß Fig. 6 auf eine Temperatur von ungefähr 10500C für ungefähr 15 Minuten in einer Heliumatmosphäre diffundiert. Nach dieser Diffusion wird der Borglasstreifen unter Verwendung reiner Flußsäure (diese greift die Polysiliziumschicht 40a nicht an) weggeätzt. Als nächstes wird die Polysiliziumschicht 40a mit einem anisotropen Ätzmittel aus KOH, Alkohol und Wasser behandelt, um sämtliche Teile der Polysiliziumschicht 40a mit Ausnahme der in den Fig. 7 und 2 dargestellten Polysiliziumschicht 40, die mit Bor vom Borglasstreifen 42 dotiert worden war, wegzuätzen. Das anisotrope Ätzmittel führt zu geneigten Kanten der Polysiliziumschicht 40.
Die Teile der dielektrischen Schicht 38a, die nicht direkt unter der Polysiliziumschicht 40 liegen, d.h„ sämtliche Teile außer der (Siliziumoxid-)dielektrischen Schicht 38 (Fig. 8 und 2) werden nun mit gepufferter Flußsäure geätzt, um Bereiche der oberen Oberfläche der Siliziuminsel 34 für die Diffusion von Dotiermitteln zur Bildung von Source- und Drainbereichen freizulegen.
Fig. 9 ist ein Querschnitt durch den zentralen Bereich des IGFET-Aufbaus, d„h. durch den Bereich, der der Kanal
609813/0703
des erfindungsgemäßen IGFET's 30 werden soll. Fig. 8 und 9 sind Querschnitte des erfindungsgemäßen IGFET's ohne passivierende Schicht auf dem IGFET, also in gleicher Darstellung wie in der perspektivischen Abbildung gemäß Fig. 2.
Nunmehr werden Maßnahmen zur Bildung der Source- und Drainbereiche des IGFET's 30 ergriffen. Dazu wird eine Glasschicht 44 aus p+-dotiertem Glas, wie z„B0 Borglas, auf der Oberfläche 36 des Substrats 32, auf den freiliegenden Bereichen der Siliziuminsel 34 und auf der Polysiliziumschicht 40, wie in Fig. 10 dargestellt, mit geeigneten, bekannten Verfahren niedergeschlagen» Der p+-D.otierstoff aus der Glasschicht 44 wird nun in die angrenzenden Bereiche der Siliziuminseln 34 diffundiert, um die in Fig. 11 dargestellten Source- und Drainbereiche 46 bzw. 48 zu bilden. Das Diffundieren geschieht durch Erhitzen des in Fig. 10 dargestellten Aufbaus auf ungefähr 10500C für ungefähr 15 Minuten in einer Heliumatmosphäre. Der Bereich der Siliziuminsel 34 zwischen den Source- und Drainbereichen 46 und 48 ist der Kanalbereich 50 des IGFET's 30, der vollständig unterhalb der (Siliziumoxid-)dielektrischen Schicht 38 und der Polysiliziumschicht 40 (Gate-Elektrode) liegt.
Kontaktöffnungen werden nun in der Glasschicht 44 über den Source- und Drainbereichen 46 und 48 für Metall (Aluminium)Kontakte 42 bzwe 54 mit diesen Bereichen gebildet. Eine nicht gezeigte öffnung in der Glasschicht 44 für einen elektrischen Kontakt zur (Gate-Elektrode) Polysiliziumschicht 40 wird ebenfalls vorgesehen. Die Glasschicht 44 dient zusätzlich zu ihrer Funktion als Dotierstoffquelle auch als eine passivierende Schicht für den IGFET 30.
609813/0703
2539Q73
Beim Betrieb des IGFET's 30 wurde festgestellt, daß die Durchbruchsspannung bei einem Aufbau gemäß Fig. 11 mindestens doppelt so hoch wie bei dem bekannten IGFET 10 gemäß Fig. 1 ist. Der Grund für diese verbesserten Betriebseigenschaften ist zumindest teilweise darauf zurückzuführen, daß der IGFET 30 einen Aufbau besitzt, bei dem das Gate-Dielektrikum, das ist die SiOp-Schicht 38, sowohl über der Insel 34 als auch der Oberfläche 36 des Substrats 32 gebildet wird, wie dies am besten aus den Figo 2 und 9 hervorgeht; und daß die Gate-Elektrode, d.h. die Polysiliziumschicht 40 von gleichem Umfang wie die dielektrische Schicht 38 ist, wodurch die erwähnte Schwäche der Polysilizium-Silizium/Oxid-Silizium-Saphir-Grenzflache 22 (Fig. 1) des bekannten IGFET's 10 eliminiert wird.
Beispiel II
Bei dem zuvor beschriebenen Ausführungsbeispiel des erfindungsgemäßen Verfahrens ist das partielle Ätzen der und die Mesabildung aus der epitaxialen Siliziumschicht 34a (vgl. Fig. 4) hinsichtlich der Genauigkeit anspruchsvoll und in gewisser Weise auch zeitraubend, weil die Notwendigkeit des Ätzens des dünnen Bereichs 34c gleichförmig auf eine Dicke von beispielsweise zwischen 100 und 300 S besteht. Dieser Vorgang erfordert gewöhnlich genaue Beobachtung und Teste. Das teilweise Ätzen wird jedoch bei einem anderen Ausführungsbeispiel des erfindungsgemäßen Verfahrens, das in den Fig. 12 und 13 dargestellt ist, vermieden«, Dabei wird, nachdem die Siliziumschicht 34a auf der Oberfläche 36 des Substrats 32 gemäß Figo 3 niedergeschlagen ist, die Siliziumschicht 34a mit bekannten fotolithografischen Verfahren geätzt, um die rechteckige Siliziuminsel 34 gemäß Fig. 12 zu bilden. Als nächstes wird eine Schicht 34e aus epitaktischem,
609813/0703
einkristallinem oder polykristallinem Silizium auf der Siliziuminsel 34 und der Oberfläche 36 des Substrats abgeschieden, und zwar bis zu einer Dicke von zwischen 50 und 500 S, vorzugsweise zwischen 100 und 300 Ä„
Der Aufbau gemäß Fig. 13 wird nun in HCl-haltigern Dampf bei einer Temperatur von ungefähr 900°C für ungefähr Minuten oxydiert, bis die Siliziumschicht 34d vollständig zu Siliziumoxid, hauptsächlich Siliziumdioxid, oxydiert ist« Nachdem der Aufbau gemäß Fig, 13 derart oxydiert worden ist, nimmt er die Struktur an, die zuvor im Zusammenhang mit Fig. 5 beschrieben worden ist, wobei die oxydierte Schicht nun die Siliziumoxidschicht 38a (Dielektrikum) aus Figo 5 ist. Die Herstellung des IGFET's 30 (Fig. 11) von diesem Stadium an ist dieselbe wie zuvor im Zusammenhang mit den Figo 5 bis 11 beschrieben.
In den Fig. 15, 16 und 17 ist ein IGFET 30a als weiteres Ausführungsbeispiel der Erfindung dargestellt, der ähnlich dem in den Fig. 9, 10 und 11 dargestellten IGFET ist, mit Ausnahme des Gate-Dielektrikums. Beim IGFET 30a besteht das Gate-Dielektrikum aus einer dielektrischen Schicht 39 aus isolierendem Material, und zwar keinem thermisch gewachsenen Siliziumoxid, sondern beispielsweise aus Siliziumnitrid oder (SiJfO, Aluminiumoxid (Al2O^), aufgedampftem Siliziumoxid. Das Gate-Dielektrikum 30a kann vorzugsweise eine Zusammensetzung aus zwei Schichten aus elektrisch isolierendem Material sein, wie die dielektrische Schicht 39 und eine dielektrische Schicht 38c (Fig. 17) aus Siliziumdioxid. Folglich erstreckt sich beim IGFET 30a die Polysiliziumschicht 40 (Gate-Elektrode) von gegenüberliegenden Seiten der Siliziuminsel 34 aus und ist von der Oberfläche 36 des Substrats 32 durch die dielektrische Schicht 39 aus Siliziumnitrid oder Aluminium-
609813/0703
oxid gemäß Fig. 16 getrennt. Die in den Fig. 15, 16 und 17 dargestellte dielektrische Schicht 38c erstreckt sich nur über dem Kanalbereich 50 des IGFET's 30a. Obwohl der IGFET 30a auch ohne die dielektrische Schicht 38c aus Siliziumoxid betrieben werden kann, wird jedoch ein zusammengesetztes Dielektrikum aus dieser und der dielektrischen Schicht 39 vorgezogen.
Das Ausführungsbeispiel des erfindungsgemäßen Verfahrens zur Herstellung des IGFET's 30a wird nachfolgend unter Bezugnahme auf die Fig. 3» 12, 14, 15 und 17 beschriebene Die Siliziuminsel 34 (Fig. 12) auf der Oberfläche 36 des Substrats 32 wird durch Begrenzen der epitaktisch niedergeschlagenen Siliziumschicht 34a (Fig. 3) wie zuvor beschrieben hergestellt. Eine dielektrische Schicht 38b (Figo 14) wird auf der freiliegenden Oberfläche der Siliziuminsel 34 aufgewachsen, z.B. durch Erhitzen der Siliziuminsel 34 in HEl-haltigern Dampf bei einer Temperatur von ungefähr 9000C für ungefähr 50 Minuten. Die Dicke der dielektrischen Schicht 38b kann zwischen ungefähr 20 und 900 S betragen.
Als nächstes wird eine dielektrische Schicht 39a (Fig. 14) aus Siliziumnitrid, Aluminiumoxid oder aufgedampftem Siliziumoxid auf die dielektrische Schicht 38b gebracht, um eine zusammengesetzte dielektrische Schicht zu schaffen, Siliziumnitrid kann durch Reaktion von Silan (SiH^) und Ammoniak (NH^5) bei einer Temperatur von ungefähr 900°C in ¥asserstoff-(H2-)Atmosphäre niedergeschlagen werden. Aluminiumoxid, sofern es für die dielektrische Schicht 39a vorgesehen wird, kann dadurch aufgebracht werden, daß zunächst eine Aluminiumschicht vorgesehen und das Aluminium dann z.B. durch anodische Oxydation, die als solche bekannt ist, oxydiert wird. Das Aufdampfen von Silizium-
609813/0703
oxid kann durch die Reaktion von Silan und Sauerstoff in neutraler (N2-)Atmosphäre bei ungefähr 400°C erreicht werden. Die Dicke der dielektrischen Schicht 39a kann zwischen ungefähr 100 und 1000 S liegen.
Die Polysiliziumschicht 40a (Fig. 14) wird nun auf der dielektrischen Schicht 39a niedergeschlagen und durch Diffusion aus dem Borglasstreifen 42 (Fig. 14) in der zuvor im Zusammenhang mit der Erläuterung der Bildung der Gate-Elektrode, Polysiliziumschicht 40 des IGFET's 30 erläuterten Weise dotiert.
Die dotierte Polysiliziumschicht 40a (Fig. 14) wird nun mit einem anisotropen Ätzmittel aus KOH, Alkohol und Wasser zur Bildung der gemäß Fig. 2 geformten Polysiliziumschicht 40 geätzt, d.h. zur Bildung dieser Schicht über dem zukünftigen Kanalbereich 50 (Fig. 17) des IGFET's 30a. Unter Verwendung der Polysiliziumschicht 40 als eine Maske werden die dielektrischen Schichten 39a und 38b auf die in den Fig. 15 und 16 dargestellte Form geätzt. Sofern die dielektrische Schicht 39a aus Siliziumnitrid oder Aluminiumoxid besteht, wird sie mit heißer Phosphorsäure zur Bildung der dielektrischen Schicht 39 (Fig. und 16) geätzt. Die dielektrische Schicht 38b aus Siliziumoxid wird mit gepufferter Flußsäure zur Bildung der dielektrischen Schicht 38c (Fig. 15 und 16) geätzt.
Der soweit fertiggestellte Aufbau des IGFET's 30a, wie er in den Fig. 15 und 16 dargestellt ist, wird nunmehr mit der p+-dotierten Schicht 44 gemäß Fig. 17 in derselben Weise überzogen, wie dies zuvor unter Bezugnahme auf die Fig. 10 und 11 beschrieben worden ist. Von diesem Stadium an verläuft die Bildung des Source-Bereichs 46, des Drain-Bereichs 48, des Kanalbereichs 50 und der Kontakte 52 und 54 für die Source- bzw. Drainbereiche bei
609813/0703
dem IGFET 30a genau in derselben Weise, wie zuvor für den IGFET 30 beschrieben»
Wenngleich bei den beschriebenen Ausführungsbeispielen der IGFETs 30 und 30a eine dotierte Polysilizium-Gate-Elektrode (dotierte Polysiliziumschicht 40) vorgesehen ist, liegt es im Rahmen der Erfindung, die IGFETs 30 und 30a auch mit einer Metall-(Gate)-Elektrode zu versehen, z.B. aus Aluminium, Molybdän, Wolfram oder Legierungen davon, anstelle der dotierten Polysilizium-Gate-Elektrode; dies kann in bekannter Weise geschehene Gate-Elektroden aus dotiertem Polysilizium (Schicht 40) für die IGFETs 30 und 30a werden Metall-Gate-Elektroden vorgezogen, weil sie den IGFETs ein besseres Verhalten, höhere Betriebsgeschwindigkeiten und niedrigere Verlustleistung gebeno
809813/0703

Claims (1)

  1. RCA Corporation, 30 Rockefeller Plaza, New York, N.Y. 10020 (V.St.A.)
    Patentansprüche;
    1./Feldeffekt-Transistor mit isolierter Gate-Elektrode, be-— stehend aus einem elektrisch isolierenden Substrat, einer Insel aus einkristallinem Silizium auf einem Teil einer Oberfläche des Substrats, wobei die Insel einen Source- und einen Drain-Bereich an gegenüberliegenden Enden besitzt, einem dem Source-Bereich zugeordneten Kontakt sowie einem dem Drain-Bereich zugeordneten Kontakt, einem Kanalbereich zwischen den Endbereichen der Insel, einer dielektrischen Schicht über dem Kanalbereich sowie einer Gate-Elektrode über der dielektrischen Schicht, dadurch gekennzeichnet , daß sich die dielektrische Schicht (38) bis auf die Oberfläche (36) des Substrats (32) auf gegenüberliegenden Seiten des Kanalbereichs (50) von diesem weg erstreckt, und daß sich die Gate-Elektrode (40) über das Substrat (32) über die beiden Seiten des Kanalbereichs (50) hinaus erstreckt und von der Substratoberfläche (36) durch die dielektrische Schicht (38) getrennt ist.
    2. IGFET nach Anspruch 1, dadurch gekennzeichnet , daß das Substrat aus Saphir oder Spinell besteht.
    3. IGFET nach Anspruch 1 oder 2, dadurch gekennzeichnet , daß die dielektrische Schicht aus Siliziumoxid, Siliziumnitrid oder Aluminiumoxid besteht.
    609813/0703
    IGFET nach einem oder mehreren der Ansprüche 1 bis 3, dadurch gekennzeichnet , daß
    die Gate-Elektrode aus polykristallinem Silizium, Aluminium, Molybdän oder Wolfram besteht,
    5. IGFET nach Anspruch 1, 2 oder 4, dadurch gekennzeichnet, daß das Dielektrikum aus einer Schicht aus thermisch gewachsenem Siliziumoxid und einer Schicht aus aufgedampftem Siliziumoxid, Siliziumnitrid oder Aluminiumoxid besteht.
    6, Verfahren zum Herstellen eines IGFET's, dadurch gekennzeichnet , daß
    a) eine Insel (34) aus epitaktisch aufgebrachtem, dotiertem Silizium auf einem isolierenden Substrat (32) vorgesehen und eine dielektrische Schicht (38) über der Insel (34), sich ununterbrochen über Bereiche des Substrats (32) von gegenüberliegenden Seiten der Insel (34) wegerstreckend gebildet wird,
    b) eine Schicht (40a) aus Gate-Elektrodenmaterial auf die dielektrische Schicht (38) aufgebracht und begrenzt und daraus eine Gate-Elektrode (40) gebildet wird, die zwischen den Enden der Insel (34) liegt und sich von gegenüberliegenden Seiten der Insel (34) nach außen erstreckt, wobei sie durch die dielektrische Schicht (30) vom Substrat (32) getrennt ist,
    c) die dielektrische Schicht (38a) mit Ausnahme des unterhalb der Gate-Elektrode (40) liegenden Teils (38) weggeätzt wird, und
    d) die freiliegenden Bereiche der Insel (34) unter Verwendung der Gate-Elektrode (40) als eine Maske zur Bildung von Source- und Drainbereichen des IGFET's (30) dotiert werden.
    609813/0703
    7. Verfahren zum Herstellen eines IGFET's nach Anspruch 7, dadurch gekennzeichnet , daß beim Behandlungsschritt (a) eine Siliziumschicht epitaktisch auf dem isolierenden Substrat niedergeschlagen und zur Bildung der Insel geätzt wird, daß eine dünne Schicht (34b) von zwischen ungefähr 50 und 500 Ä Dicke aus Silizium sowohl auf der Insel als auch auf dem Substrat niedergeschlagen und zur Bildung der dielektrischen Schicht vollkommen oxydiert wird.
    8. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß im Rahmen des Behandlungsschrittes (a) eine Schicht aus dotiertem Silizium epitaktisch auf dem isolierenden Substrat niedergeschlagen wird, daß diese Schicht zur Bildung einer von einem dünnen Bereich (34c) aus dotiertem Silizium umgebenen Mesa (34b) geätzt wird, wobei der dünne Bereich (34c) eine. Dicke von zwischen ungefähr 50 und 500 S besitzt, und daß der dünne Bereich (34c) vollständig und die Mesa (34b) teilweise oxydiert wird, um auf dem isolierenden Substrat eine Insel (34) aus epitaktisch dotiertem Silizium und eine darüber gelegene und sich über Teile des Substrats erstreckende dielektrische Schicht (38) zu bilden.
    9. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß im Rahmen des Behandlungsschrittes (a) eine Schicht aus dotiertem Silizium epitaktisch auf dem Substrat niedergeschlagen, begrenzt und so geätzt wird, daß die Insel gebildet wird, und daß eine dielektrische Schicht aus Siliziumnitrid sowohl auf der Insel als auch auf dem Substrat niedergeschlagen wird.
    10. Verfahren nach Anspruch 6, dadurch gekennzeichnet , daß die Siliziumschicht oxydiert wird, um eine dielektrische Schicht aus SiIi-
    609813/0703
    ziumoxid darüber zu bilden, bevor die dielektrische Schicht aus Siliziumnitrid über sowohl der Insel als auch dem Substrat vorgesehen wird, wobei die dielektrische Schicht aus Siliziumnitrid auf der dielektrischen Schicht aus Siliziumoxid niedergeschlagen wird.
    11. Verfahren nach Anspruch 6, dadurch gekennzeichnet, daß im Rahmen des Behandlungsschrittes (a) eine Siliziumschicht epitaktisch auf dem Substrat niedergeschlagen, begrenzt und zur Bildung der Insel geätzt wird, und daß eine dielektrische Schicht aus Aluminiumoxid sowohl auf der Insel als auch auf dem Substrat gebildet wird.
    12. Verfahren nach Anspruch 11, dadurch gekennzeichnet , daß die Siliziuminsel zur Bildung einer diese bedeckenden dielektrischen Schicht aus Siliziumoxid oxydiert wird, bevor die dielektrische Aluminiumoxidschicht gebildet wird, die auf der dielektrischen Siliziumoxidschicht vorgesehen ist.
    13. Verfahren zum Herstellen eines IGFET1s, dadurch gekennzeichnet , daß
    a) eine Insel aus epitaktisch niedergeschlagenem, dotiertem Silizium auf einem isolierenden Substrat und über dieser eine dielektrische Schicht vorgesehen wird, die sich kontinuierlich, von gegenüberliegenden Seiten der Inseln wegerstreckend auch über Bereiche des Substrats reicht,
    b) eine Polysiliziumschicht auf der dielektrischen Schicht niedergeschlagen wird,
    c) eine erste Glasschicht mit ersten Dotierstoffen für die Polysiliziumschicht auf der Polysiliziumschicht niedergeschlagen wird,
    609813/0703
    d) aus der ersten Glasschicht ein Gate-Aufbau "begrenzt wird, der zwischen den Enden der Insel liegt und sich über die Polysiliziumschicht auf den gegenüberliegenden Seiten der Insel erstreckt,
    e) der genannte erste Dotierstoff aus dem begrenzten Gate-Aufbau der ersten Glasschicht in die Polysiliziumschicht zur Bildung einer Gate-Elektrode diffundiert wird,
    f) der begrenzte Gate-Aufbau der ersten Glasschicht entfernt wird,
    g) die Polysiliziumschicht mit Ausnahme der Gate-Elektrode weggeätzt wird, wobei die Gate-Elektrode sich von den genannten, gegenüberliegenden Seiten der Insel aus erstreckt,
    h) die dielektrische Schicht mit Ausnahme des unterhalb der Gate-Elektrode liegenden Bereichs weggeätzt wird,
    i) eine zweite Glasschicht mit einem zweiten Dotierstoff zur Dotierung von Source- und Drainbereichen in der Insel auf dieser und der Gate-Elektrode niedergeschlagen wird,
    j) der zweite Dotierstoff aus der zweiten Glasschicht in die Insel zur Bildung der Source- und Drainbereiche diffundiert wird,
    k) Kontaktöffnungen in der zweiten Glasschicht über den Source- und Drainbereichen vorgesehen werden; und
    1) Metallkontakte durch die Kontaktöffnungen für die Source- und Drain-Bereiche niedergeschlagen werden.
    609813/0703
    14. Verfahren nach Anspruch 13, dadurch gekennzeichnet , daß die Polysiliziumschicht auf der dielektrischen Schicht bis zu einer Dicke von ungefähr 0,5,^m niedergeschlagen wird, und daß die Gate-Elektrode sich über dem Kanalbereich des IGFET's befindet und eine Maske dafür bildet, wenn der zweite Dotierstoff in die Siliziuminsel diffundiert wird.
    15. Verfahren nach Anspruch 13 oder 14, dadurch gekennzeichnet , daß die dielektrische Schicht aus einem elektrisch isolierenden Material der aus thermisch gewachsenem Siliziumoxid, aufgedampftem Siliziumoxid, Siliziumnitrid, Aluminiumoxid, einer Zusammensetzung von Schichten aus thermisch gewachsenem Siliziumoxid und Siliziumnitrid, einer Zusammensetzung von Schichten aus thermisch gewachsenem Siliziumoxid und Aluminiumoxid und einer Zusammensetzung von Schichten aus thermisch gewachsenem Siliziumoxid und aufgedampftem Siliziumoxid bestehenden Gruppe gewählt wird.
    609813/G7Q3
    Leerseite
DE2539073A 1974-09-12 1975-09-03 Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung Withdrawn DE2539073B2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US05/505,584 US3974515A (en) 1974-09-12 1974-09-12 IGFET on an insulating substrate

Publications (2)

Publication Number Publication Date
DE2539073A1 true DE2539073A1 (de) 1976-03-25
DE2539073B2 DE2539073B2 (de) 1978-08-10

Family

ID=24010936

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2539073A Withdrawn DE2539073B2 (de) 1974-09-12 1975-09-03 Feldeffekt-Transistor mit isolierter Gate-Elektrode und Verfahren zu dessen Herstellung

Country Status (8)

Country Link
US (1) US3974515A (de)
JP (1) JPS5160173A (de)
CH (1) CH600576A5 (de)
DE (1) DE2539073B2 (de)
FR (1) FR2284988A1 (de)
GB (1) GB1479117A (de)
IT (1) IT1044369B (de)
SE (1) SE407492B (de)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5268382A (en) * 1975-12-05 1977-06-07 Hitachi Ltd Semiconductor circuit unit
US4097314A (en) * 1976-12-30 1978-06-27 Rca Corp. Method of making a sapphire gate transistor
US4070211A (en) * 1977-04-04 1978-01-24 The United States Of America As Represented By The Secretary Of The Navy Technique for threshold control over edges of devices on silicon-on-sapphire
JPS5565472A (en) * 1978-11-13 1980-05-16 Fujitsu Ltd Integrated circuit device
US4279069A (en) * 1979-02-21 1981-07-21 Rockwell International Corporation Fabrication of a nonvolatile memory array device
JPS55128884A (en) * 1979-03-28 1980-10-06 Hitachi Ltd Semiconductor photodetector
DE3028718C2 (de) * 1979-07-31 1982-08-19 Sharp K.K., Osaka Dünnfilmtransistor in Verbindung mit einer Anzeigevorrichtung
US4242156A (en) * 1979-10-15 1980-12-30 Rockwell International Corporation Method of fabricating an SOS island edge passivation structure
US4423432A (en) * 1980-01-28 1983-12-27 Rca Corporation Apparatus for decoding multiple input lines
US4589008A (en) * 1980-01-28 1986-05-13 Rca Corporation Apparatus for electrically joining the ends of substantially parallel semiconductor lines
GB2118774B (en) * 1982-02-25 1985-11-27 Sharp Kk Insulated gate thin film transistor
US4649627A (en) * 1984-06-28 1987-03-17 International Business Machines Corporation Method of fabricating silicon-on-insulator transistors with a shared element
US4751554A (en) * 1985-09-27 1988-06-14 Rca Corporation Silicon-on-sapphire integrated circuit and method of making the same
US4758529A (en) * 1985-10-31 1988-07-19 Rca Corporation Method of forming an improved gate dielectric for a MOSFET on an insulating substrate
US4722912A (en) * 1986-04-28 1988-02-02 Rca Corporation Method of forming a semiconductor structure
US4735917A (en) * 1986-04-28 1988-04-05 General Electric Company Silicon-on-sapphire integrated circuits
JPS62265756A (ja) * 1986-05-14 1987-11-18 Oki Electric Ind Co Ltd 薄膜トランジスタマトリクス
US4755481A (en) * 1986-05-15 1988-07-05 General Electric Company Method of making a silicon-on-insulator transistor
US5322807A (en) * 1992-08-19 1994-06-21 At&T Bell Laboratories Method of making thin film transistors including recrystallization and high pressure oxidation
JP3587868B2 (ja) * 1992-11-20 2004-11-10 エルジー フィリップス エルシーディー カンパニー リミテッド 薄膜トランジスタの製造方法
US7465679B1 (en) * 1993-02-19 2008-12-16 Semiconductor Energy Laboratory Co., Ltd. Insulating film and method of producing semiconductor device
JP3171764B2 (ja) * 1994-12-19 2001-06-04 シャープ株式会社 半導体装置の製造方法
JP3545583B2 (ja) 1996-12-26 2004-07-21 株式会社ルネサステクノロジ 半導体装置およびその製造方法
US6040618A (en) 1997-03-06 2000-03-21 Micron Technology, Inc. Multi-chip module employing a carrier substrate with micromachined alignment structures and method of forming
KR101009646B1 (ko) * 2007-08-01 2011-01-19 삼성모바일디스플레이주식회사 박막 트랜지스터 및 이를 구비한 표시 장치
US9601638B2 (en) * 2011-10-19 2017-03-21 Nxp Usa, Inc. GaN-on-Si switch devices

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
BE632998A (de) * 1962-05-31
JPS5047580A (de) * 1973-08-28 1975-04-28
US3890632A (en) * 1973-12-03 1975-06-17 Rca Corp Stabilized semiconductor devices and method of making same

Also Published As

Publication number Publication date
AU8463475A (en) 1977-03-17
GB1479117A (en) 1977-07-06
FR2284988A1 (fr) 1976-04-09
US3974515A (en) 1976-08-10
CH600576A5 (de) 1978-06-15
FR2284988B1 (de) 1982-04-16
IT1044369B (it) 1980-03-20
JPS5160173A (en) 1976-05-25
SE7510120L (sv) 1976-03-15
SE407492B (sv) 1979-03-26
DE2539073B2 (de) 1978-08-10

Similar Documents

Publication Publication Date Title
DE2539073A1 (de) Feldeffekt-transistor mit isolierter gate-elektrode
DE3525396C2 (de)
EP0010624B1 (de) Verfahren zur Ausbildung sehr kleiner Maskenöffnungen für die Herstellung von Halbleiterschaltungsanordnungen
DE2455730C3 (de) Feldeffekt-Transistor mit einem Substrat aus einkristallinem Saphir oder Spinell
DE3437512C2 (de) Integrierte Halbleiterschaltung mit Isolationsbereichen und Verfahren zu ihrer Herstellung
DE2620155C2 (de)
DE3011982C2 (de)
DE2923995A1 (de) Verfahren zum herstellen von integrierten mos-schaltungen mit und ohne mnos-speichertransistoren in silizium-gate-technologie
DE3334337A1 (de) Verfahren zur herstellung einer integrierten halbleitereinrichtung
DE2151107A1 (de) Verfahren zur Herstellung eines Feldeffekttransistors mit isolierter Steuerelektrode
DE3327301A1 (de) Integrierte halbleiterschaltung und verfahren zu ihrer herstellung
DE2335799A1 (de) Sperrschicht-feldeffekttransistoren in dielektrisch isolierten mesas
DE2247975C3 (de) Verfahren zur Herstellung von Dünnschicht-Schaltungen mit komplementären MOS-Transistoren
DE2615754C2 (de)
DE2754229A1 (de) Leistungsbauelement vom mosfet-typ und zugehoeriges herstellungsverfahren
DE3030385C2 (de) Verfahren zur Herstellung einer MOS-Halbleitervorrichtung
DE2744059A1 (de) Verfahren zur gemeinsamen integrierten herstellung von feldeffekt- und bipolar-transistoren
DE2605830A1 (de) Verfahren zur herstellung von halbleiterbauelementen
DE2133184A1 (de) Verfahren zum Herstellen von Halbleiterbauteilen
DE10107012A1 (de) Verfahren zur Herstellung eines Polysilicium-Kondensators unter Verwendung von FET- und bipolaren Basis-Polysiliciumschichten
DE3125064A1 (de) "verfahren zum herstellen eines integrierten schaltkreises"
DE3133548C2 (de)
DE19853432A1 (de) Halbleiteranordnung und Verfahren zum Herstellen derselben
DE2316095A1 (de) Verfahren zur herstellung integrierter schaltungen mit komplementaer-kanal-feldeffekttransistoren
DE2911726C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors

Legal Events

Date Code Title Description
8230 Patent withdrawn