DE102005004707B4 - Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren - Google Patents

Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren Download PDF

Info

Publication number
DE102005004707B4
DE102005004707B4 DE102005004707A DE102005004707A DE102005004707B4 DE 102005004707 B4 DE102005004707 B4 DE 102005004707B4 DE 102005004707 A DE102005004707 A DE 102005004707A DE 102005004707 A DE102005004707 A DE 102005004707A DE 102005004707 B4 DE102005004707 B4 DE 102005004707B4
Authority
DE
Germany
Prior art keywords
module
etching
layer
semiconductor material
etch stop
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn - After Issue
Application number
DE102005004707A
Other languages
English (en)
Other versions
DE102005004707A1 (de
Inventor
Peter Brandl
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Microchip Technology Munich GmbH
Original Assignee
Atmel Germany GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Atmel Germany GmbH filed Critical Atmel Germany GmbH
Priority to DE102005004707A priority Critical patent/DE102005004707B4/de
Priority to EP06704267A priority patent/EP1844493A1/de
Priority to PCT/EP2006/000711 priority patent/WO2006081987A1/de
Publication of DE102005004707A1 publication Critical patent/DE102005004707A1/de
Priority to US11/882,571 priority patent/US7459368B2/en
Application granted granted Critical
Publication of DE102005004707B4 publication Critical patent/DE102005004707B4/de
Withdrawn - After Issue legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66242—Heterojunction transistors [HBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/737—Hetero-junction transistors
    • H01L29/7371—Vertical transistors
    • H01L29/7378—Vertical transistors comprising lattice mismatched active layers, e.g. SiGe strained layer transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H01L21/8249—Bipolar and MOS technology

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Bipolar Transistors (AREA)

Abstract

Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren, wobei
– ein Kollektorhalbleitergebiet (50) erzeugt wird,
indem
– eine Ätzstoppschicht (10) auf einem Anschlussgebiet (60) erzeugt wird,
– in die Ätzstoppschicht (10) eine Öffnung eingebracht wird,
– über der Ätzstoppschicht (10) und über der Öffnung Halbleitermaterial (51, 52) aufgebracht wird, das zumindest im Kollektorhalbleitergebiet (50) oberhalb der Öffnung monokristallin ausgebildet wird,
– vor einem Ätzen des Halbleitermaterials (51, 52) oberhalb des Kollektorhalbleitergebietes (50) eine Maskierschicht (11, 30, 80) auf das Halbleitermaterial (51, 52) aufgebracht wird, die das Kollektorhalbleitergebiet (50) vor dem Ätzen schützt,
– nachfolgend das Halbleitermaterial (51, 52) bis zur Tiefe der Ätzstoppschicht (10) geätzt wird, wobei die Ätzstoppschicht (10) derart als Ätzstopp wirkt, dass ein Erreichen einer Grenzfläche (S10) zwischen dem Halbleitermaterial (51, 52) und der Ätzstoppschicht (10) während des Ätzens detektiert und in Abhängigkeit von der Detektion das Ätzen gestoppt wird.

Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren.
  • Aus dem Stand der Technik sind integrierte Halbleiterschaltkreise und Verfahren zur Herstellung derselben bekannt, die Heterobipolartransistoren mit einem Silizium-Germanium-Mischkristall im Basishalbleitergebiet aufweisen.
  • Ein derartiges Verfahren ist aus der Druckschrift DE 197 58 339 A1 bekannt mittels dem ein Bipolartransistor unter Verwendung einer herkömmlichen Locosoxidation hergestellt wird. Ferner ist aus der Druckschrift EP 04 302 79 A2 ein weiteres Verfahren zur Herstellung eines Silizium-Germanium-Heterobipolartransistoren bekannt. Aus der Druckschrift Widman, Mader, Friedrich; Technologie hochintegrierter Schaltungen; Springer Verlag (1996), ist bekannt Plasmaätzprozesse mittels Endpunkterkennung zu beenden.
  • Aufgabe der vorliegenden Erfindung ist es, das Verfahren zur Herstellung von integrierten Schaltkreisen weiter zu entwickeln. Diese Aufgabe wird erfindungsgemäß durch ein Verfahren mit den Merkmalen des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind Gegenstand von Unteransprüchen.
  • Demgemäß ist in einem Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren vorgesehen, ein Kollektorhalbleitergebiet zu erzeugen.
  • Dabei wird zunächst eine Ätzstoppschicht auf einem Anschlussgebiet erzeugt. Diese Ätzstoppschicht kann dabei durch das Ätzmittel ebenfalls ätzbar sein. Eine andere Erfindungsvariante nutzt dagegen eine Ätzstoppschicht aus einem Material, das bei dem verwendeten Ätzmittel gegenüber dem zu ätzenden Material eine wesentlich geringere Ätzrate aufweist.
  • Vor dem Ätzen wird in diese Ätzstoppschicht eine Öffnung eingebracht. Diese Öffnung kann sich dabei über Teilbereiche des Anschlussgebietes, über das gesamte Anschlussgebiet oder darüber hinaus erstrecken. Die Geometrie der Öffnung ist dabei Abhängig von der später gewünschten Geometrie des Kollektorhalbleitergebietes und sollte diese daher vorzugsweise geometrisch umfassen.
  • Über der Ätzstoppschicht und über der Öffnung wird Halbleitermaterial aufgebracht. Als Halbleitermaterial wird vorzugsweise Silizium verwendet, dem weitere Stoffe, insbesondere zur Dotierung, wie Phosphor oder Bor beigemischt werden können. Das Halbleitermaterial wird dabei zumindest im Kollektorhalbleitergebiet oberhalb der Öffnung monokristallin ausgebildet.
  • Vor einem Ätzen des Halbleitermaterials wird oberhalb des Kollektorhalbleitergebietes eine Maskierschicht auf das Halbleitermaterial aufgebracht. Diese Maskierschicht weist vorzugsweise Siliziumnitrid auf, das gegenüber dem verwendeten Ätzmittel eine geringere Ätzrate als Silizium aufweist. Die Maskierschicht bewirkt, dass das Kollektorhalbleitergebiet vor dem Ätzangriff während des Ätzens geschützt wird.
  • Nachfolgend wird das Halbleitermaterial bis zur Tiefe der Ätzstoppschicht geätzt. Unter nachfolgend ist dabei zu verstehen, dass das Ätzen zeitlich später in der Prozessabfolge erfolgt, wobei zwischen dem Aufbringen der Maskierschicht und dem Ätzen weitere Prozessschritte, wie beispielsweise ein Strippen eines Resists erfolgen können. Die Ätzstoppschicht wirkt dabei derart als Ätzstopp, dass ein Erreichen einer Grenzfläche zwischen dem Halbleitermaterial und der Ätzstoppschicht während des Ätzens detektiert und in Abhängigkeit von dieser Detektion das Ätzen gestoppt wird. Die Detektion kann dabei beispielsweise unter Ausnutzung optischer Reflektion oder einer Spektralanalyse erfolgen. Das Stoppen bewirkt, dass die Ätzung kurz unterhalb der Grenzfläche gestoppt wird, so dass die Ätzstoppschicht nur unwesentlich gedünnt wird.
  • Eine vorteilhafte Weiterbildung der Erfindung sieht vor, dass das Anschlussgebiet zumindest im Bereich der Öffnung monokristallin ausgebildet ist. Um ein einkristallines Wachstum zu erreichen, ist eine Gitteranpassung des aufgebrachten Halbleitermaterials an das Gitter des Anschlussgebietes notwendig. Neben gleichen Materialien können auch Mischkristalle oder monokristalline Silizide, beispielsweise aus Titan und Silizium verwendet werden.
  • In vorteilhaften Ausgestaltungen der Erfindung ist vorgesehen, dass als Ätzstoppschicht eine Siliziumdioxidschicht (SiO2) aufgebracht oder dass als Halbleitermaterial Silizium epitaktisch aufgebracht und in situ dotiert wird.
  • Ein weiterer Aspekt der Erfindung ist ein Verfahren zur Herstellung integrierter Schaltkreise mit Silizium – Germanium – Heterobipolartransistoren, wobei eine Modularisierung des Herstellungsverfahrens vorgesehen ist. Das Herstellungsverfahren ist in mehrere Verfahrensmodule aufgegliedert. Ein Verfahrensmodul weist dabei einen, vorzugsweise jedoch zumindest zwei Prozessschritte des Herstellungsverfahrens auf. Zur Aufgliederung sind gemäß der Erfindung mehrere oder alle Prozessschritte in Modulen zusammengefasst.
  • Als Verfahrensmodule sind
    • – ein Anschlussmodul zur Erzeugung eines insbesondere vergrabenen Anschlussgebietes,
    • – ein Kollektor-Emitter-Modul zur Erzeugung eines, an das Anschlussgebiet angrenzenden Kollektorgebietes und/oder eines, an das Anschlussgebiet angrenzenden Emittergebietes, und
    • – ein Basismodul zur Erzeugung eines Basisgebietes
    definiert.
  • Unter einem Anschlussgebiet wird ein leitfähiges Gebiet verstanden, das an ein aktives Halbleitergebiet angrenzt und das vorzugsweise bezüglich der Waferoberfläche zumindest teilweise unterhalb des aktiven Halbleitergebiets insbesondere des Heterobipolartransistors angeordnet ist. Vorteilhafterweise ist das aktive Halbleitergebiet zumindest teilweise monokristallin. Das Halbleitergebiet der Basis grenzt bevorzugt unmittelbar an das Kollektorgebiet und/oder an das Emittergebiet, das zumindest an der Grenzfläche monokristallin ausgebildet ist.
  • Das Wesen dieses Erfindungsaspektes liegt dabei in der Entwicklung einer von der bestehenden Technologieversion abweichenden Technologieversion, indem die Verfahrensmodule zueinander derartige Verfahrensschnittstellen aufweisen, dass zumindest ein Prozessschritt eines Verfahrensmoduls unter Einhaltung der Verfahrensschnittstelle unabhängig von den Prozessschritten der übrigen Verfahrensmodule für die abweichende Technologieversion geändert wird.
  • Die Verfahrenschnittstellen weisen vorzugsweise eine oder mehrere Verfahrensbedingungen auf, die Prozesse von mindestens zwei Modulen betreffen. Beispielsweise betrifft ein Hochtemperatur-Epitaxie-Prozessschritt im Kollektor-Emitter-Modul sowohl die Diffusion und somit die Dotierstoffverteilung der im Anschlussmodul als auch die Diffusion und somit die Dotierstoffverteilung der im Kollektor-Emitter-Modul eingebrachten Dotierstoffe, die während des Hochtemperatur-Epitaxie-Prozessschritts diffundieren.
  • Technologieversionen unterscheiden sich dann, wenn sich die elektrischen Eigenschaften zumindest eines integrierten Bauelementes mit dem Technologiewechsel ändern. Vorzugsweise wird mit der neuen Technologie version der Heterobipolartransistor den gewünschten Spezifikationen angepasst.
  • Die Erzeugung der vorzugsweise hochdotierten, metallischen und/oder silizidierten Zuleitungen für die zuvor genannten Gebiete kann dabei ein Bestandteil des jeweiligen Verfahrensmoduls sein und/oder ein oder mehrere separate Verfahrensmodule bilden.
  • Gemäß einer vorteilhaften Weiterbildung der Erfindung weist zumindest ein Verfahrensmodul zumindest zwei Modulvarianten auf. Die Modulvarianten werden dabei in ein und derselben Technologieversion verwendet, um unterschiedliche Bauelemente mit einer reduzierten Anzahl von nötigen Prozessschritten zu erzeugen. Bevorzugt werden die zumindest zwei Modulvarianten auf demselben integrierten Schaltkreis durchgeführt. Beispielsweise kann eine erste Modulvariante zur Erzeugung eines Kollektorgebietes und eine zweite Modulvariante zur zumindest teilweise parallelen Erzeugung eines Emittergebietes ausgestaltet werden.
  • Eine weitere bevorzugte Weiterbildung der Erfindung sieht vor, dass eine Erste der Verfahrensschnittstellen zwischen Anschlussmodul und Kollektor-Emitter-Modul in einer Abfolge der Prozessschritte vor einem epitaktischen Aufbringen von Halbleitermaterial des Kollektorgebietes und/oder des Emittergebietes gesetzt ist.
  • Eine besonders bevorzugte Weiterbildung der Erfindung sieht vor, dass zur Entwicklung einer von einer bestehenden Technologiegeneration abweichenden neuen Technologiegeneration zumindest eine Verfahrensschnittstellenbedingung zumindest einer der Verfahrensschnittstellen geändert wird. In diesem Fall führt diese Änderung dazu, dass keine Versionierung mehr erfolgt. Eine durch die Versionierung mögliche Kompatibilität der Technologieversionen untereinander wird dabei aufgegeben, um signifikantere Anpassungen des Herstellungsgesamt- Prozesses an neue Anforderungen an die elektrischen Eigenschaften mit zusätzlichen Freiheitsgraden zu ermöglichen. Um die Überprüfung der neuen Technologiegeneration weitestgehend zu vereinfachen ist dabei vorzugsweise vorgesehen, dass höchstens drei Verfahrensschnittstellenbedingungen der Verfahrensschnittstellen geändert werden.
  • In einer anderen besonders vorteilhaften Weiterbildung der Erfindung ist vorgesehen, dass zumindest eine der Verfahrensschnittstellen zumindest eine Verfahrensschnittstellenbedingung aufweist, die von zumindest zwei innerhalb bestimmter Bereiche variabler Verfahrensparameter abhängig ist. Deren Variabilität ist dabei vorzugsweise durch die Verfahrensschnittstellenbedingung oder durch andere Prozessbedingungen begrenzt. Verfahrensparameter können dabei alle innerhalb eines oder mehrerer Prozessschritte einstellbaren Parameter der Herstellungsverfahrens sein, wie beispielsweise eine Implantationsdosis, eine Implantationsenergie, die Dauer eines Temperschrittes oder die Dauer einer Ätzung.
  • Die Verfahrensschnittstellenbedingung ermöglicht dabei weiterhin eine Änderung der Verfahrensparameter für die abweichende Technologieversion, wobei die Verfahrensparameter in Kombination jedoch die Verfahrensschnittstellenbedingung weiterhin erfüllen müssen. Die Kombination der Verfahrensparameter kann beispielsweise durch einen Algorithmus, in einfachsten Fällen durch eine Summation oder Multiplikation festgelegt sein. Vorzugsweise ist dabei die Verfahrensschnittstellenbedingung mehrdimensional. Vorteilhafterweise ermöglicht die Verfahrensschnittstellenbedingung durch entsprechende Freiheitsgrade in der Variabilität der Verfahrensparameter eine Flexibilität in der Ausgestaltung der abweichenden Technologieversion.
  • Eine bevorzugte Ausgestaltung dieser Weiterbildung der Erfindung sieht vor, dass die Verfahrensschnittstellenbedingung eine Diffusionslänge ist, die von einem Dotierstoff, einer Dotierstoffkonzentration und einem thermischen Budget nachfolgender Verfahrensmodule als variable Verfahrensparameter abhängig ist. Demgemäß können unter Einhaltung der Bedingung der Diffusionslänge sowohl der Dotierstoff, die Dotierstoffkonzentration als auch das thermische Budget in Kombination geändert und hierdurch die Technologie versioniert werden.
  • Die Erfindung bevorzugt weiterbildend ist diese Erste der Verfahrensschnittstelle zumindest durch eine Oxidschicht auf dem Anschlussgebiet mit oder ohne einer Fensteröffnung definiert. So kann die Fensteröffnung nahezu beliebig zum Ende des ersten Moduls oder zu Beginn des zweiten Moduls eingebracht werden. Wichtig ist, das außerhalb des Bereichs der Öffnung eine Oxidschicht verbleibt, die für spätere Ätzprozesse als Stoppschicht wirken kann.
  • Die Erfindung weiterbildend ist die erste Verfahrensschnittstelle durch einen Dotierstoff, eine Dotierstoffkonzentration und das thermische Budget nachfolgender Verfahrensmodule definiert. Weitere Schnittstellenbedingungen sind beispielsweise die Oberflächenbeschaffenheit vor dem zweiten Modul oder definierte Isolatorgebiete.
  • Ein weiterer Aspekt der Erfindung ist, dass vorzugsweise das Anschlussmodul die Prozessschritte
    • – Ätzen eines Grabens in ein Halbleitersubstrat und
    • – Erzeugen von isolierenden Wänden des Grabens mittels eines Dielektrikums und zusätzlich die Prozessschritte
    • – Verfüllen des Grabens durch Aufbringen eines Siliziumschicht,
    • – anisotropes Rückätzen der Siliziumschicht bis auf eine außerhalb des Grabens verbleibende Restschicht und
    • – Oxidieren der Restschicht und Planarisieren der Oxidschicht
    aufweist.
  • In einer bevorzugten Ausgestaltung der Erfindung wird in einer ersten Modulvariante in ein erstes, insbesondere vergrabenes Anschlussgebiet eine höhere Dotierstoffkonzentration eingebracht als in ein zweites, insbesondere vergrabenes Anschlussgebiet einer zweiten Modulvariante, so dass durch die größere Diffusionslänge der ersten Modulvariante eine Kollektordriftzone verkürzt ist.
  • Eine besonders bevorzugte Weiterbildung der Erfindung sieht vor, dass eine Zweite der Verfahrensschnittstellen zwischen Kollektor-Emitter-Modul und Basismodul in einer Abfolge der Prozessschritte vor einem Erzeugen des Basisgebietes gesetzt ist. Besonders bevorzugt ist diese Zweite der Verfahrensschnittstellen zumindest durch ein planarisiertes Dielektrikum, insbesondere aus Siliziumdioxid, definiert und vorteilhafterweise nach dem Planarisieren des Dielektrikums gesetzt. Dies kann beispielsweise eine zweite Verfahrensschnittstelle zu der zuvor genannten sein, so dass der Herstellungsprozess zumindest drei Verfahrensmodule aufweist.
  • Die Erfindung weiter ausgestaltend ist bevorzugt, dass diese Zweite der Verfahrensschnittstellen zumindest definiert ist durch eine Toleranz der Dicke des als Feldoxid wirkenden Dielektrikums von weniger als 10%, vorzugsweise weniger als 5%.
  • Eine andere besonders vorteilhafte Ausgestaltung der Erfindung sieht vor, dass diese Zweite der Verfahrensschnittstellen zumindest definiert ist durch eine maximale Schädigungsdichte des an ein Basishalbleitergebiet angrenzenden Kollektorhalbleitergebietes, mit vorteilhafterweise weniger als zehn, insbesondere durch Punktdefekte oder Stapelfehler verursachte Versetzungen auf 1000 μm2, vorzugsweise weniger als drei, insbesondere durch Punktdefekte oder Stapelfehler verursachte Versetzungen auf 1000 μm2.
  • Eine Schädigung des Kristallgitters kann beispielsweise durch Implantationsenergien verursacht sein, die zu Fehlern des oberflächennahen Bereichs des Kristallgitters führen. Derartige Schädigung sind im Bereich des PN-Übergangs zwischen dem Kollektorhalbleitergebiet und dem Basishalbleitergebiet besonderes kritisch. Eine Beseitigung solcher Schäden wird daher vorteilhafterweise einem Modul fest zugeordnet.
  • Innerhalb des Basismoduls wird in einer bevorzugten Ausgestaltung der Erfindung zur Erzeugung des Basisgebietes ein Silizium-Germanium-Mischkristall epitaktisch aufgebracht.
  • Ein weiterer Aspekt der Erfindung ist eine Verwendung des zuvor erläuterten Herstellungsverfahrens eines integrierten Schaltkreises zur Anpassung der Technologieversion an applikationsspezifische Randbedingungen. Ebenso ist ein Aspekt der Erfindung eine Verwendung des Verfahrens zur Herstellung eines integrierten Hochfrequenzschaltkreises mit zumindest einem Silizium-Germanium-Heterobipolartransistor.
  • Im Folgenden wird die Erfindung durch Ausführungsbeispiele anhand zeichnerischer Darstellungen näher erläutert.
  • Dabei zeigen
  • 1 Verfahrensmodule mit zugeordneten Verfahrensschnittstellen,
  • 2a eine erste schematische Schnittansicht nach Prozessschritten der Herstellung eines integrierten Schaltkreises, und
  • 2b eine zweite schematische Schnittansicht nach Prozessschritten der Herstellung eines integrierten Schaltkreises.
  • Gemäß 1 ist ein Herstellungsverfahren für eine integrierte Schaltung mit einem Silizium-Germanium-Heterobipolartransistor in mehrere Verfahrensmodule Modul 1a, Modul 1b, Modul 2, Modul 3a und Modul 3b unterteilt. Dabei zeigt die Modulaufteilung des Ausführungsbeispiels der 1 sowohl für das erste Modul (Modul 1a/Modul 1b) eine erste Modulvariante Modul 1a und eine zweite Modulvariante Modul 1b als auch für das dritte Modul die Modulvarianten Modul 3a und Modul 3b.
  • Das Ausführungsbeispiel der 1 zeigt beispielhaft die vorteilhafte Aufteilung in drei Verfahrensmodule, wobei sowohl die Modulvariante 1a mit dem Modul 2 und der Modulvariante 3a, die Modulvariante 1a mit dem Modul 2 und der Modulvariante 3b, die Modulvariante 1b mit dem Modul 2 und der Modulvariante 3a als auch die Modulvariante 1b mit dem Modul 2 und der Modulvariante 3b kombiniert werden können, um Transistoren mit unterschiedlichen elektrischen Eigenschaften auf einem Halbleiterchip zu erzeugen. Das erste Modul (Modul 1a, Modul 1b), das zweite Modul 2 und das dritte Modul (Modul 3a, 3b) folgen gemäß dem Ausführungsbeispiel der 1 aufeinander nach der Zeit t.
  • Die Module Modul 1a, Modul 1b, Modul 2, Modul 3a und Modul 3b weisen jeweils einen mehrere Prozessschritte P1 bis P3, P4 bis P7, beziehungsweise P8 bis P9 des Herstellungsverfahrens auf, die auch für unterschiedliche Modulvarianten identisch sind. Varianten der Module können beispielsweise durch eine entsprechende Maskierung und somit durch einen seitlichen Versatz s auf dem Wafer erzeugt werden.
  • Die Module Modul 1a, Modul 1b, Modul 2, Modul 3a und Modul 3b sind dabei durch Verfahrenschnittstellen I12, I23 zueinander definiert. In dem Ausführungsbeispiel der 1 sind die Verfahrensschnittstellen I12, I23 zeitlich zwischen dem ersten Modul Modul 1a, Modul 1b und dem zweiten Modul Modul 2 und zwischen dem zweiten Modul Modul 2 und dem dritten Modul Modul 3a und Modul 3b angeordnet. Auch ist eine, in 1 nicht dargstellte Schnittstelle zwischen dem ersten Modul Modul 1a, Modul 1b und dem dritten Modul Modul 3a, Modul 3b möglich.
  • Die Erfindung ist dabei nicht auf das in 1 dargestellte Ausführungsbeispiel beschränkt. Durch entsprechende Definition können weitere Module und Schnittstellen hinzugefügt werden. Weitere Module sind in 1 durch Punkte angedeutet.
  • Beispielsweise ist das Modul 1 ein beispielsweise vergrabenes Anschlussgebiet zur elektrischen Kontaktierung eines Kollektorhalbleitergebietes oder eines Emitterhalbleitergebietes des Heterobipolartransistors. Modulvariante 1a weist dabei gegenüber der Modulvariante 1b eine geringere Dotierstoffkonzentration oder einen anderen Dotierstoff auf, so dass das in nachfolgenden Modulen 2 und 3 definierte thermische Budget zu einer unterschiedlichen Ausdiffusion des im Modul 1 eingebrachten Dotierstoffes in darüber angeordnete Halbleiterschichten während der Module 2 und 3 führt. Ist diese Halbleiterschicht beispielsweise ein aktives Kollektorhalbleitergebiet, erzeugen die beiden Modulvarianten 1a und 1b demzufolge unterschiedliche Kollektordriftzonen für Heterobipolartransistoren mit unterschiedlichen Hochfrequenzeigenschaften. Weiterhin können die Modulvarianten 3a und 3b beispielsweise unterschiedliche Basisgebiete erzeugen.
  • Wird ausgehend von den, den Modulen zugeordneten Prozessschritten P1 bis P9 eine neue Technologiegeneration mit neuen Heterobipolartransistoren mit beispielsweise einer höheren Durchbruchspannungsfestigkeit gewünscht, werden in diesem Fall lediglich die Prozessschritte P4 bis P7 des Moduls 2 geändert. Die übrigen Prozessschritte P1 bis P3 und P8 bis P9 verbleiben unverändert. Die Änderungsmöglichkeiten der Prozessschritte P4 bis P7 des Moduls 2 sind dabei durch die definierten Schnittstellen I12 und I23 begrenzt. D. h. die durch die Schnittstellen definierten Randbedingungen der Prozessschritte P4 bis P7 bleiben unverändert.
  • Beispielsweise benötigt Modul 1 gemäß der Verfahrensschnittstelle I12 durch das nachfolgende Modul 2 ein bestimmtes thermische Budget. Werden die Prozessschritte P4 bis P7 für die neue Technologieversion in neue Prozessschritte (P4' bis P7', in 1 nicht dargstellt) verändert, ist auf Einhaltung des thermischen Budgets zwingend zu achten. Ist das thermische Budget beispielsweise zu niedrig muss ein thermischer Ersatz-Prozess hinzugefügt werden, der ausschließlich zur Einhaltung der Verfahrensschnittstellenbedingung dient.
  • Eine weitere, in den 2a und 2b dargestellte Verfahrensschnittstellenbedingung der Verfahrensschnittstelle I12 ist, dass vor Aufbringen der Kollektorepitaxie ein erster Oberflächenbereich S10 eine im Wesentlichen planare Siliziumdioxidschicht 10 aufweist, während innerhalb der Siliziumdioxidschicht 10 ein Fenster für einen zweiten Oberflächenbereich S60 geöffnet ist, in dem das Kollektorhalbleitergebiet 50 monokristallin aufwächst. Innerhalb des Fensters wird oberhalb des zweiten Oberflächenbereichs S60 das Kristallgitter des Anschlussgebietes 60 (monokristallin) fortgesetzt.
  • Diese definierte Verfahrensschnittstellenbedingung ist eine Voraussetzung für die Prozessschritte des Moduls 2, die teilweise in den 2a und 2b schematisch dargestellt sind. Dargestellt ist in 2a ein Ausschnitt eines monokristallinen Siliziumsubstrats 100 auf dem ein monokristallines Anschlussgebiet 60 aus hochdotiertem Silizium oder einem Silizid mit einer vergleichbaren Gitterkonstante epitaktisch aufgebracht ist.
  • Zur elektrischen Isolierung ist das Anschlussgebiet 60 durch Gräben begrenzt, wobei die Wandungen des jeweiligen Grabens eine Oxidschicht 21 aufweisen, und wobei die Gräben mit Polysilizium 70 verfüllt sind. Auf diese Anordnung wird eine Oxidschicht 10 aus beispielsweise Siliziumdioxid aufgebracht, die beispielsweise durch eine Oxidation der unterliegenden Siliziumschichten 60, 70 erzeugt werden kann. Vorzugsweise ist diese Oxidschicht 10 dabei im Wesentlichen planar ausgebildet. Im dem Bereich, in dem später das Kollektorhalbleitergebiet 50 entstehen soll, wird ein Fenster in die Oxidschicht 10 eingebracht, indem die Oxidschicht 10 in diesem Bereich mittels Ätzen entfernt wird. Hierdurch wird der zweite Oberflächenbereich S60 innerhalb des Fensters auf der monokristallinen Struktur des Anschlussgebietes 60 gebildet.
  • Auf den ersten Oberflächenbereich S10 und den zweiten Oberflächenbereich S60 wird eine Siliziumschicht epitaktisch aufgebracht, so dass sich oberhalb des zweiten Oberflächenbereichs S60 das Kristallgitter der Anschlussschicht 60 als monokristallines Siliziumkristallgitter 51 fortsetzt, während oberhalb des ersten Oberflächenbereichs S10 sich polykristallines Silizium 52 auf der Oxidschicht 10 ausbildet.
  • Vor einem Ätzprozess zur Strukturierung des Kollektorhalbleitergebietes 50 wird auf einen Bereich des später entstehenden Kollektorhalbleitergebietes 50 eine Oxidschicht 11 und eine als Hartmaske wirkende Siliziumnitridschicht 30 (Si3N4) und ein Photoresist 80 aufgebracht. Nachfolgend wird gemäß 2b zunächst der Photoresist 80 aus Photolack, dann die Siliziumnitridschicht 30, die Oxidschicht und die epitaktisch aufgewachsene Siliziumschicht 51, 52 strukturiert. Dabei wird die Siliziumschicht 51, 52 geätzt, wobei die Oxidschicht 10 zum Stoppen des Ätzprozesses dient.
  • Erreicht die Ätzfront die Siliziumdioxidschicht 10, kann dies beispielsweise optisch oder durch Analyse des geätzten Material detektiert werden. Diese Detektion liefert ein Endpunktsignal das als Eingangssignal für den Ätzprozess dient, so dass der Ätzprozess in Abhängigkeit von dem Endpunktsignal gestoppt werden kann. Das Endpunktsignal durch die isolierende Siliziumdioxidschicht 10 ermöglicht es auch innerhalb des geöffneten Fensters in der Ebene der isolierenden Schicht 10 exakt zu stoppen.

Claims (6)

  1. Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren, wobei – ein Kollektorhalbleitergebiet (50) erzeugt wird, indem – eine Ätzstoppschicht (10) auf einem Anschlussgebiet (60) erzeugt wird, – in die Ätzstoppschicht (10) eine Öffnung eingebracht wird, – über der Ätzstoppschicht (10) und über der Öffnung Halbleitermaterial (51, 52) aufgebracht wird, das zumindest im Kollektorhalbleitergebiet (50) oberhalb der Öffnung monokristallin ausgebildet wird, – vor einem Ätzen des Halbleitermaterials (51, 52) oberhalb des Kollektorhalbleitergebietes (50) eine Maskierschicht (11, 30, 80) auf das Halbleitermaterial (51, 52) aufgebracht wird, die das Kollektorhalbleitergebiet (50) vor dem Ätzen schützt, – nachfolgend das Halbleitermaterial (51, 52) bis zur Tiefe der Ätzstoppschicht (10) geätzt wird, wobei die Ätzstoppschicht (10) derart als Ätzstopp wirkt, dass ein Erreichen einer Grenzfläche (S10) zwischen dem Halbleitermaterial (51, 52) und der Ätzstoppschicht (10) während des Ätzens detektiert und in Abhängigkeit von der Detektion das Ätzen gestoppt wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Anschlussgebiet (60) zumindest im Bereich der Öffnung monokristallin ausgebildet ist.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, dadurch gekennzeichnet, dass als Ätzstoppschicht (10) eine Siliziumdioxidschicht (SiO2) aufgebracht wird.
  4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass als Halbleitermaterial (51, 52) Silizium epitaktisch aufgebracht und dotiert wird.
  5. Verfahren nach einem der vorhergehenden Ansprüche, gekennzeichnet durch Prozessschritte zur Erzeugung des Anschlussgebietes (60) – Ätzen eines Grabens in ein Halbleitersubstrat (100), – Erzeugen von isolierenden Wänden (21) des Grabens mittels eines Dielektrikums (21), – Verfüllen des Grabens durch Aufbringen einer Siliziumschicht (70), – anisotropes Rückätzen der Siliziumschicht (70) bis auf eine außerhalb des Grabens verbleibende Restschicht und – Oxidieren der Restschicht und Planarisieren der Oxidschicht (10).
  6. Verwendung eines Verfahrens nach einem der vorhergehenden Ansprüche zur Herstellung eines integrierten Hochfrequenzschaltkreises mit zumindest einem Silizium-Germanium-Heterobipolartransistor.
DE102005004707A 2005-02-02 2005-02-02 Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren Withdrawn - After Issue DE102005004707B4 (de)

Priority Applications (4)

Application Number Priority Date Filing Date Title
DE102005004707A DE102005004707B4 (de) 2005-02-02 2005-02-02 Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren
EP06704267A EP1844493A1 (de) 2005-02-02 2006-01-27 Verfahren zur herstellung integrierter schaltkreise mit silizium- germanium-heterobipolartransistoren
PCT/EP2006/000711 WO2006081987A1 (de) 2005-02-02 2006-01-27 Verfahren zur herstellung integrierter schaltkreise mit silizium- germanium-heterobipolartransistoren
US11/882,571 US7459368B2 (en) 2005-02-02 2007-08-02 Method for manufacturing integrated circuits having silicon-germanium heterobipolar transistors

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE102005004707A DE102005004707B4 (de) 2005-02-02 2005-02-02 Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren

Publications (2)

Publication Number Publication Date
DE102005004707A1 DE102005004707A1 (de) 2006-08-10
DE102005004707B4 true DE102005004707B4 (de) 2009-04-09

Family

ID=36088502

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102005004707A Withdrawn - After Issue DE102005004707B4 (de) 2005-02-02 2005-02-02 Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren

Country Status (4)

Country Link
US (1) US7459368B2 (de)
EP (1) EP1844493A1 (de)
DE (1) DE102005004707B4 (de)
WO (1) WO2006081987A1 (de)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090001567A1 (en) * 2007-06-27 2009-01-01 Ultra Chip, Inc. IC chip with finger-like bumps

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0263756A2 (de) * 1986-10-06 1988-04-13 Fairchild Semiconductor Corporation Verwendung einer selektiven Epitaxie für BiCMOS-Verfahren
EP0430279A2 (de) * 1989-12-01 1991-06-05 Hewlett-Packard Company Si/SiGe-Bipolartransistor mit Heteroübergang unter Verwendung verbesserter Epitaxialscheidungstechniken und Verfahren zur Herstellung
US5912678A (en) * 1997-04-14 1999-06-15 Texas Instruments Incorporated Process flow design at the module effects level through the use of acceptability regions
DE19758339A1 (de) * 1997-12-22 1999-06-24 Thesys Ges Fuer Mikroelektroni Integrationsfähiger vertikaler Bipolartransistor
WO2002103776A2 (en) * 2001-06-18 2002-12-27 Advanced Micro Devices, Inc. Method for relating photolithography overlay target damage and chemical mechanical planarization (cmp) fault detection to cmp tool identification

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58153349A (ja) * 1982-03-08 1983-09-12 Nec Corp 半導体装置の製造方法
JPS62213258A (ja) * 1986-03-14 1987-09-19 Nec Corp 半導体装置の製造方法
JP3022689B2 (ja) * 1992-08-31 2000-03-21 日本電気株式会社 バイポーラトランジスタの製造方法
US5385861A (en) * 1994-03-15 1995-01-31 National Semiconductor Corporation Planarized trench and field oxide and poly isolation scheme
DE10152089A1 (de) * 2001-10-23 2003-05-08 Infineon Technologies Ag Verfahren zum Herstellen einer Halbleiter-Struktur
US6936910B2 (en) * 2003-05-09 2005-08-30 International Business Machines Corporation BiCMOS technology on SOI substrates

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0263756A2 (de) * 1986-10-06 1988-04-13 Fairchild Semiconductor Corporation Verwendung einer selektiven Epitaxie für BiCMOS-Verfahren
EP0430279A2 (de) * 1989-12-01 1991-06-05 Hewlett-Packard Company Si/SiGe-Bipolartransistor mit Heteroübergang unter Verwendung verbesserter Epitaxialscheidungstechniken und Verfahren zur Herstellung
US5912678A (en) * 1997-04-14 1999-06-15 Texas Instruments Incorporated Process flow design at the module effects level through the use of acceptability regions
DE19758339A1 (de) * 1997-12-22 1999-06-24 Thesys Ges Fuer Mikroelektroni Integrationsfähiger vertikaler Bipolartransistor
WO2002103776A2 (en) * 2001-06-18 2002-12-27 Advanced Micro Devices, Inc. Method for relating photolithography overlay target damage and chemical mechanical planarization (cmp) fault detection to cmp tool identification

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
Widmann, Mader, Friedrich, Technologie hochintegri erter Schaltungen, Springer Verlag (1996), Seiten 206 bis 210
Widmann, Mader, Friedrich, Technologie hochintegrierter Schaltungen, Springer Verlag (1996), Seiten 206 bis 210 *

Also Published As

Publication number Publication date
DE102005004707A1 (de) 2006-08-10
US20080081425A1 (en) 2008-04-03
EP1844493A1 (de) 2007-10-17
WO2006081987A1 (de) 2006-08-10
US7459368B2 (en) 2008-12-02

Similar Documents

Publication Publication Date Title
DE102005010944B4 (de) Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen
DE102005046711B4 (de) Verfahren zur Herstellung eines vertikalen MOS-Halbleiterbauelementes mit dünner Dielektrikumsschicht und tiefreichenden vertikalen Abschnitten
DE102007035251B3 (de) Verfahren zur Herstellung von Isolationsgräben mit unterschiedlichen Seitenwanddotierungen
DE102011053147B4 (de) Halbleiterstruktur mit grabenstrukturen in direktem kontakt
DE10246718A1 (de) Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
DE102011088584B4 (de) Halbleiterbauelement und Verfahren zu seiner Herstellung
DE102020008064B4 (de) Tiefe grabenisolationsstruktur und verfahren zu deren herstellung
DE112007002739B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit Isolationsgraben und Kontaktgraben
DE102007018098B4 (de) Verfahren zum Herstellen eines Halbleiterkörpers mit einem Graben und Halbleiterkörper mit einem Graben
DE102009010196B4 (de) Halbleiterbauelemente und Verfahren zu deren Herstellung
EP3127161A1 (de) Verfahren zur herstellung einer dielektrischen feldplatte in einem graben eines substrats, entsprechende substrat und leistungstransistor
EP0855088B1 (de) Verfahren zum erzeugen einer grabenisolation in einem substrat
DE10303926B4 (de) Verbesserte Technik zur Herstellung von Kontakten für vergrabene dotierte Gebiete in einem Halbleiterelement
DE102005004707B4 (de) Verfahren zur Herstellung integrierter Schaltkreise mit Silizium-Germanium-Heterobipolartransistoren
DE102015208133B3 (de) BiMOS-Vorrichtung mit einem vollständig selbstausgerichteten Emittersilicium und Verfahren zu deren Herstellung
WO2007048393A2 (de) Halbleiterbauelement mit ladungskompensationsstruktur und verfahren zur herstellung desselben
EP1333472A2 (de) Verfahren zum Herstellen eines Hohlraums in einem monokristallinen Siliziumsubstrat und Halbleiterbaustein mit einem Hohlraum in einem monokristallinen Siliziumsubstrat mit einer epitaktischen Deckschicht
DE102016216084B4 (de) Verfahren zum Herstellen eines Bipolartransistors
DE102007046557A1 (de) Halbleiterstruktur mit verfüllter Ausnehmung
DE102005004708B4 (de) Verfahren zur Herstellung integrierter Schaltkreise mit mindestens einem Silizium-Germanium-Heterobipolartransistor
DE102006024495A1 (de) Verfahren zur Herstellung einer Halbleiteranordnung, Halbleiteranordnung und deren Verwendung
DE102023110342A1 (de) Fotodetektorstruktur mit isolierendem Kragen und entsprechende Verfahren
EP2031652A2 (de) Verfahren zur Herstellung einer Halbleiteranordnung, Verwendung und Halbleiteranordnung
DE102010006996B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE102009014507A1 (de) Verfahren zur Bildung eines elektrischen Kontakts zwischen einem Trägerwafer und der Oberfläche einer oberen Siliziumschicht eines Silizium-auf-Isolator-Wafers und elektrische Vorrichtung mit einem solchen elektrischen Kontakt

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8327 Change in the person/name/address of the patent owner

Owner name: ATMEL AUTOMOTIVE GMBH, 74072 HEILBRONN, DE

8364 No opposition during term of opposition
8330 Complete renunciation