DE10152089A1 - Verfahren zum Herstellen einer Halbleiter-Struktur - Google Patents

Verfahren zum Herstellen einer Halbleiter-Struktur

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Abstract

Ein Verfahren zur Herstellung einer Halbleiter-Struktur umfasst zunächst das Bereitstellen eines Substrats (100) mit einer Schichtfolge (106), die die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten umfasst. Die Schichtfolge wird anschließend strukturiert, um die zu kontaktierenden Schichten der Halbleiter-Struktur freizulegen. Anschließend wird die erzeugte Topologie planarisiert.

Description

  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zum Herstellen einer Halbleiter-Struktur. Insbesondere bezieht sich die vorliegende Erfindung auf die Herstellung von Halbleiter-Strukturen für Bauelemente aus III-V Materialien mit Heteroepitaxiestrukturen, wie beispielsweise Heterostruktur- Bipolar-Transistoren (HBTs) oder HEMTs (High Electron Mobility Transistor = Transistor mit hoher Elektronenbeweglichkeit).
  • Im Stand der Technik sind Verfahren bekannt, bei denen für Bauelemente aus III-V Materialien, welche Heteroepitaxiestrukturen aufweisen, Wafer eingesetzt werden, bei denen bereits alle, im Verlauf des Waferprozesses benötigten Halbleiterschichten mit der richtigen Dicke und Dotierung aufgewachsen sind. Beispiele für solche Bauelemente sind die oben genannten Heterostruktur-Bipolar-Transistoren oder die ebenfalls oben genannten HEMTs. Insbesondere bei solchen Strukturen wird, im Gegensatz zur bekannten Siliziumtechnik, mit Wafern gearbeitet, die die erforderlichen Halbleiterschichten zur Herstellung der Halbleiter-Strukturen bereits aufweisen.
  • Zur Herstellung der erwünschten Halbleiter-Strukturen werden während der Herstellung einzelne oder mehrere Schichten der Epitaxieschichtfolge in einem Arbeitsschritt oder in mehreren Arbeitsschritten weggeätzt, um so eine oder mehrere zu kontaktierende Schichten freizulegen. Herkömmliche Verfahrensführungen benutzen hierbei nasschemische Verfahren. Anstelle dieser nasschemischen Verfahren können auch Plasmaätzverfahren verwendet werden, welche ein höheres Potential für zukünftige Shrink-Varianten bieten.
  • Bei der gerade beschriebenen Vorgehensweise ist es jedoch erforderlich, sowohl für das nasschemische Ätzverfahren als auch für das Trockenätzverfahren (Plasmaätzen) Ätzstoppschichten in der Epitaxieschichtfolge vorzusehen, welche deutlich verringerte Ätzraten gegenüber anderen Schichten in der Epitaxieschichtfolge aufweisen, um so bestimmte Schichten/Ebenen in der Epitaxieschichtfolge gezielt freilegen zu können.
  • Aufgrund des eingesetzten Ätzverfahrens und hier insbesondere aufgrund der erforderlichen Ätzstoppschichten, welche zum Freilegen tieferer Schichten selbstverständlich auch entfernt werden müssen, entstehen in der Halbleiter-Struktur sehr steile Strukturkanten, zum Teil mit Überhängen, die trotz zusätzlicher, aufwendiger Planarisierungsschritte im weiteren Verlauf des Waferprozesses zu Kantenabrissen bei der Abscheidung von weiteren Materialschichten, wie beispielsweise CVD- und/oder Metallschichten, führen.
  • Es liegt auf der Hand, dass aufgrund dieser Unsicherheit die Ausbeute und insbesondere auch die Zuverlässigkeit der Bauelemente in nicht mehr tolerierbarem Umfang eingeschränkt wird.
  • Im Stand der Technik sind keine zufriedenstellenden Lösungen für diese Problematik bekannt. Zwar werden Anstrengungen unternommen, durch mehrstufige Ätzverfahren mit unterschiedlicher Selektivität die Ausprägung der Strukturkanten positiv zu beeinflussen, was jedoch den Prozessablauf insbesondere hinsichtlich der erforderlichen Anzahl der Ätzverfahren bzw. Ätzschritte und der Herstellungszeit negativ beeinflusst.
  • Ein weiterer Ansatz zur Lösung der Probleme im Zusammenhang mit steilen Strukturkanten ist der Einsatz von freitragenden Luftbrücken aus Metall über steile Strukturkanten, ein Ansatz der jedoch nicht bei mehreren Ebenen und bei Kreuzungen eingesetzt werden kann.
  • Im Stand der Technik wird ferner vorgeschlagen, anstelle der Maßnahmen zur Vermeidung der obigen Probleme, die fertigen Bauelemente einfach durchzumessen und nur die funktionierenden auszuliefern, wobei jedoch in diesem Zusammenhang noch keine zuverlässigen Messverfahren existieren. Ferner lässt sich hierdurch bestenfalls sicherstellen, dass zuverlässige Bauelemente ausgeliefert werden, die Ausbeute bei der Herstellung der Bauelemente wird jedoch weiterhin stark eingeschränkt sein.
  • Ausgehend von diesem Stand der Technik liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Verfahren zur Herstellung einer Halbleiter-Struktur zu schaffen, welches die aufgrund von Ätzschritten auftretende ungünstige Kantengeometrie bei der Halbleiter-Struktur zudeckt und damit unschädlich macht.
  • Diese Aufgabe wird durch ein Verfahren gemäß Anspruch 1 gelöst.
  • Die vorliegende Erfindung schafft ein Verfahren zum Herstellen einer Halbleiter-Struktur mit folgenden Schritten:
    • a) Bereitstellen eines Substrats mit einer Schichtfolge, die die für die Herstellung der Halbleiter-Struktur erforderlichen Schichten umfasst;
    • b) Strukturieren der Schichtfolge, um die zu kontaktierenden Schichten der Halbleiter-Struktur freizulegen; und
    • c) Planarisieren der im Schritt (b) erzeugten Topologie.
  • Der vorliegenden Erfindung liegt die Erkenntnis zugrunde, dass die im Stand der Technik aufgrund der Ätzschritte hervorgerufenen Probleme durch eine Planarisierung der Topologie gelöst werden können. Gemäß einem Ausführungsbeispiel wird hierzu eine Spin-On-Glasschicht verwendet, welche aus der Siliziumtechnik bekannt ist. Hierdurch werden die durch die Ätzschritte der Epitaxieschichtfolge entstandenen Topologien mit den ungünstigen Kantengeometrien planarisiert.
  • Bei einem bevorzugten Ausführungsbeispiel der vorliegenden Erfindung ist die herzustellende Halbleiter-Struktur ein Feldeffekttransistor. Bei einem anderen Ausführungsbeispiel ist die Halbleiter-Struktur ein Bipolar-Transistor. Bei der Herstellung eines solchen Bipolar-Transistors wird erfindungsgemäß die herkömmliche Prozessreihenfolge umgestellt, um eine unzulässig tiefe Legierung der Basiskontakte und eine damit einhergehende Zerstörung der Bauelemente aufgrund der für die Ausheilung der Glasschichten erforderlichen Temperaturen und Temperzeiten zu vermeiden. Um dies zu realisieren, wird in Abweichung von herkömmlichen Prozessabfolgen zunächst der Kollektoranschluss hergestellt, gegebenenfalls wird auch noch eine Isolationsimplantation eingebracht, um benachbarte Elemente voneinander zu trennen, und dann erfolgt das Aufbringen der Planarisierungsschicht, welche anschließend ausgeheilt wird. Erst nach dem Ausheilen erfolgt die Erzeugung der Basiskontakte, so dass die für die Ausheilung der Glasschicht erforderlichen Tempervorgänge keine negativen Auswirkungen auf das zu erzeugende Bauelement haben.
  • Zur Verbesserung der Haftung und zur Vermeidung von physikalisch-chemischen Reaktionen der Glasschicht mit den darunterliegenden Epitaxieschichten kann eine CVD-Schutzschicht unter der Glasschicht vorgesehen sein.
  • Vorzugsweise wird anschließend eine weitere CVD-Schicht abgeschieden, um die Spin-On-Glasschicht zu versiegeln, um so eine unbeeinflusste weitere Prozessierung der Struktur sicherzustellen.
  • Bevorzugte Weiterbildungen der vorliegenden Anmeldung sind in den Unteransprüchen definiert.
  • Anhand der beiliegenden Figuren werden nachfolgend bevorzugte Ausführungsbeispiel der vorliegenden Erfindung näher erläutert. Es zeigen:
  • Fig. 1 bis 7 die einzelnen Schritte zur Herstellung einer Transistorzelle eines Heterostruktur-Bipolar-Transistors (HBT) gemäß der vorliegenden Erfindung.
  • In Fig. 1 ist ein Substrat 100 gezeigt, das eine erste, untere Substratoberfläche 102 und eine zweite, obere Substratoberfläche 104 umfasst. Auf der Substratoberfläche 104 ist eine Epitaxieschichtfolge 106 aufgewachsen, die eine Mehrzahl von Schichten 108 bis 122 umfasst. Die Schichten 108 bis 122 sind die für die Herstellung des HBT erforderlichen Halbleiterschichten. Diese sind abhängig von den erwünschten Eigenschaften des HBT mit der entsprechenden Dicke und Dotierung hergestellt. Ferner umfasst die Schichtfolge 106 die erforderlichen Ätzstoppschichten. In der Schichtfolge 106 dienen die Schicht 108 und die Schicht 110 zur Erzeugung des späteren Emitterbereichs. Die Schicht 112 ist eine Ätzstoppschicht. Die Schicht 114 dient zur späteren Erzeugung der Basis des Transistors. Die Schicht 116 dient zur späteren Erzeugung der Kollektorschicht des Transistors. Die Schicht 118 ist eine Ätzstoppschicht. Die Schicht 120 dient zur Erzeugung des Sub-Kollektors des späteren Transistors. Die Schicht 122 ist eine Pufferschicht.
  • Auf dem so bereitgestellten Substrat 100 mit zugeordneter Epitaxieschichtfolge 106 wird in einem ersten Verfahrensschritt ein Emitterkontakt 124 erzeugt, der unter Verwendung des erforderlichen Emittermetalls unter Verwendung der sogenannten Lift-Off-Technik hergestellt wird. Ferner werden an den Seiten des Emitterkontakts 124 Nitrid-Spacer 126 angeordnet.
  • Anschließend erfolgt eine selbstjustierende Ätzung der Emitterschichten 108 und 110, unter Verwendung des Emitterkontakts 124 und der Spacer 126 als Maske, so dass die Unter den Spacern 126 und dem Kontakt 124 liegenden Abschnitte der Schichten 108 und 110 zurückbleiben. Die sich nach der Ätzung ergebende Struktur ist in Fig. 2 dargestellt, und wie zu erkennen ist, wurde die Schichtfolge 106 derart geätzt, dass die Stoppschicht 112 nunmehr freigelegt ist.
  • Anschließend werden diejenigen Bereiche in der Schichtfolge freigelegt, in denen später die Kollektoranschlüsse zu erzeugen sind, sowie eine optionale Isolation. Hierzu werden unter Verwendung einer üblichen Maskentechnik die Stoppschicht 112, die Basisschicht 114 und die Kollektorschicht 116 geätzt, so dass die Stoppschicht 118 freigelegt wird und sich die in Fig. 3 gezeigte Mesa-artige Struktur ergibt. In einem Bereich benachbart zu einem, in den Figuren nicht gezeigten weiteren Bauelement erfolgt eine Implantation, vorzugsweise von Bor- Ionen, um eine Isolation zu den benachbarten Elementen herzustellen. Alternativ kann die Subkollektorschicht (Bereich 128 in Fig. 4) durch Ätztechnik entfernt werden. Nach der Implantation oder dem Ätzschritt werden Kollektorkontakte in Lift- Off-Technik erzeugt. Die sich ergebende Struktur ist in Fig. 4 gezeigt. Anders als bei herkömmlichen Verfahren wurde der Schritt der Erzeugung der Kollektorkontakte 130 gegenüber der Erzeugung der Basiskontakte vorgezogen, um so die nachfolgende Aufbringung und Ausheilung der Planarisierungsschichten überhaupt zu ermöglichen.
  • Wie gerade erwähnt, wird nachfolgend zu der Erzeugung der Kollektorkontakte 130 eine Planarisierung der Oberfläche durchgeführt, wobei vorzugsweise vor dem Aufbringen der Planarisierungsschicht eine CVD-Schicht zur Verbesserung der Haftung der aufzubringenden Planarisierungsschicht sowie zur Isolation aufgebracht wird. Diese Schicht ist in den Figuren nicht gezeigt.
  • Nach dem Aufbringen dieser Schutzschicht erfolgt das Aufbringen der Planarisierungsschicht, beispielsweise einer Spin-On- Glasschicht, welche anschießend ausgeheilt wird, bei Temperaturen von etwa 400°C. Alternativ kann die Schicht auch mittels Elektronenstrahlausheilung ausgeheilt werden, was keine hohe Temperaturbelastung der übrigen Elemente mit sich bringt, so dass bei dieser Variante die herkömmliche Prozessreihenfolge, nämlich die Erzeugung der Basiskontakte vor der Erzeugung der Kollektorkontakte, beibehalten werden könnte.
  • In Fig. 5 ist die sich nach der Aufbringung der Glasschicht ergebende Struktur gezeigt, und, wie zu erkennen ist, sind die steilen Kantenabbrüche durch die Glasschicht 132 bedeckt. Ferner wurde auf die gesamte Oberfläche der Struktur eine CVD-Schicht 134 aufgebracht, um die Glasschicht 132 zu versiegeln. Wie zu erkennen ist, wurde die Glasschicht 132 derart zurückgeätzt, dass sich diese lediglich in den durch die anfänglichen Ätzschritte zur Entfernung der Epitaxieschichten 114 und 116 entstandenen Kantenbereichen zwischen der Mesastruktur und den Kontakten 130 befindet, nicht jedoch auf dem zu kontaktierenden Basisbereich.
  • In einem abschließenden Verfahrensschritt werden in der Schutzschicht 134 Basisfenster geöffnet und Basiskontakte 136 erzeugt, die die Basisschicht 118 kontaktieren.
  • Fig. 6 zeigt die sich so ergebende Struktur, welche anschließend durch Standardprozesse fertigprozessiert wird.
  • Gemäß dem anhand der Figuren beschriebenen Ausführungsbeispiel wird die aus der Siliziumtechnik vorhandene Technik auf die Herstellung von III-V-Halbleiterwafern übertragen. Beim thermischen Ausheilen der Spin-On-Glastechnik ist eine Umkehrung der Prozessreihenfolge zur Erzeugung eines ausreichenden Prozessfensters erforderlich. Vorzugsweise werden, zur Vermeidung von Reaktionen mit Materialien, die in der Siliziumtechnik nicht eingesetzt werden, eine Isolationsschicht unter der Glasschicht vorgesehen. Die Glassschicht wird mit einer CVD-Schicht versiegelt, um so eine uneingeschränkte Weiterprozessierung des Halbleiterwafers/Halbleitersubstrats zu ermöglichen.
  • Die vorliegende Erfindung wurde oben anhand eines Herstellungsverfahrens für einen Bipolar-Transistor aus einer III-V- Halbleitermaterialkombination beschrieben, ist jedoch nicht hierauf beschränkt. Anstelle des beschriebenen Materials können auch andere Halbleitermaterialien oder Halbleitermaterialkombinationen eingesetzt werden. Ferner findet die vorliegende Erfindung ihre Anwendung auch auf andere Bauelemente, wie beispielsweise Feldeffekttransistoren, Dioden oder ähnliches. Bezugszeichenliste 100 Substrat
    102 erste Substratoberfläche
    104 zweite Substratoberfläche
    106 Schichtfolge
    108 bis 122 Schichten der Schichtfolge 106
    124 Emitterkontakt
    126 Spacer
    128 Isolation
    130 Kollektorkontakt
    132 Glasschicht
    134 Schutzschicht
    136 Basiskontakt

Claims (12)

1. Verfahren zum Herstellen einer Halbleiter-Struktur mit folgenden Schritten:
a) Bereitstellen eines Substrats (100) mit einer Schichtfolge (106), die die für die Herstellung der Halbleiter- Struktur erforderlichen Schichten (108-122) umfasst;
b) Strukturieren der Schichtfolge (106), um die zu kontaktierenden Schichten der Halbleiter-Struktur freizulegen; und
c) Planarisieren der im Schritt (b) erzeugten Topologie.
2. Verfahren gemäß Anspruch 1, bei dem der Schritt (c) das Aufbringen einer Planarisierungsschicht (132) auf die im Schritt (b) erzeugte Topologie umfasst.
3. Verfahren gemäß Anspruch 2, bei dem die Planarisierungsschicht (132) eine Spin-On-Glasschicht ist.
4. Verfahren gemäß Anspruch 2 oder 3, bei dem der Schritt (c) das Ausheilen der Planarisierungsschicht (132) durch einen Tempervorgang oder durch eine Elektronenstrahlbehandlung umfasst.
5. Verfahren gemäß Anspruch 4, das ferner das Erzeugen von Kontakten (124, 130, 136) für die Halbleiter-Struktur umfasst, wobei zumindest einige Kontakte vor dem Ausheilen der Planarisierungsschicht (132) erzeugt werden, und wobei die übrigen Kontakte nach dem Ausheilen, wenn das Ausheilen den Tempervorgang umfasst, oder vor dem Ausheilen erzeugt werden, wenn das Ausheilen keinen Tempervorgang umfasst.
6. Verfahren gemäß einem der Ansprüche 1 bis 5, bei dem der Schritt (b) das Ätzen einzelner oder mehrerer Schichten (108 -122) der Schichtfolge (106) umfasst, wobei die Schichtfolge (106) eine oder mehrere Ätzstoppschichten (108, 112, 118) umfasst, die für ein verwendetes Ätzverfahren eine verringerte Ätzrate aufweisen, um vorbestimmte Schichten in der Schichtfolge (106) gezielt freizulegen.
7. Verfahren gemäß Anspruch 6, bei dem das Ätzen ein nasschemisches Ätzverfahren und/oder ein Plasmaätzverfahren umfasst.
8. Verfahren gemäß einem der Ansprüche 1 bis 7, bei dem die Schichtfolge (106) auf dem Substrat (100) aufgewachsen ist, wobei die Schichten (108-122) mit der für die Herstellung der Halbleiter-Struktur erforderlichen Dicke und Dotierung aufgewachsen sind.
9. Verfahren gemäß einem der Ansprüche 1 bis 8, bei dem die Halbleiter-Struktur ein Feldeffekttransistor ist, wobei die Schichtfolge die erforderlichen Schichten für die Erzeugung eines Drainbereichs, eines Source-Bereichs und eines Kanal- Bereichs des Feldeffekttransistors umfassen.
10. Verfahren gemäß einem der Ansprüche 1 bis 8, bei dem die Halbleiter-Struktur ein Bipolar-Transistor ist, wobei die Schichtfolge (106) des Substrats (100) die jeweils für die Erzeugung des Emitterbereichs, des Basisbereichs und des Kollektorbereichs erforderlichen Schichten umfasst,
bei dem der Schritt (b) folgende Schritte umfasst:
1. Erzeugen des Emitterkontakts (124);
2. Ätzen der Schichten des Emitterbereichs unter Verwendung des Emitterkontakts (124) als Maske;
3. Ätzen eines Teils der Schichten des Basisbereichs, um den Basisbereich festzulegen und um den Kollektorbereich teilweise freizulegen; und
4. Erzeugen des Kollektorkontakts (134);
bei dem der Schritt (c) folgende Schritte umfasst:
1. Aufbringen einer Isolationsschicht (128) auf die im Schritt (b) erzeugte Topologie;
2. Aufbringen einer Spin-On-Glasschicht (132) auf der Isolationsschicht (134); und
3. Ausheilen und Zurückätzen der Spin-On-Glasschicht (134); und
bei dem das Verfahren folgende Schritte nach dem Schritt (c) umfasst:
a) Erzeugen eines Basiskontakts (136); und
b) Fertigstellen der Halbleiter-Struktur.
11. Verfahren gemäß Anspruch 10, bei dem nach dem Schritt (c3) eine Versiegelungsschicht (134) auf die Spin-On- Glasschicht (132) aufgebracht wird, wobei die Versiegelungsschicht ausgewählt ist, um eine uneingeschränkte Weiterprozessierung zu ermöglichen.
12. Verfahren gemäß einem der Ansprüche 1 bis 11, bei dem in dem Substrat (100) eine Mehrzahl von Halbleiter-Strukturen erzeugt wird, wobei der Schritt (b) das Einbringen einer Isolation (128) umfasst, um die Halbleiter-Strukturen voneinander zu isolieren.
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