DE2808257C3 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents

Halbleitervorrichtung und verfahren zu ihrer herstellung

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Description

10
Die Erfindung betrifft eine Halbleiteranordnung zum Herstellen einer integrierten Schaltung mit einem Halbleitersubstrat, in dem in einer bestimmten Tiefe von der Oberseite eine isolierende Compoundschicht eingebettet ist, welche durch Implantation von Ionen und Reaktion des Halbleitersubstratmaterials mit den implantierten Ionen gebildet ist und zwischen sich und der Oberseite des Halbleitersubstrats eine Halbleiterschicht definiert ferner mit Halbleiter-Bauelementen unter Verwendung der Halbleiterschicht, sowie ein Verfahren zum Herstellen einer solchen Halbleiteranordnung.
Bei einem bekannten Verfahren zur Herstellung von monolithisch integrierten Halbleiterschaltungen (DE-OS 26 26 739) werden die Compoundschicht und das Halbleitersubstrat zum Herstellen der Halbleiterschaltung wieder abgetragen. Das hat zur Folge, daß innere Werkstoffspannungen, die durch die thermische Behandlung der Halbleiteranordnung erzeugt worden sind und die auch bei noch so schonender Werkstoffbehandlung nicht ganz vermieden werden können, freigesetzt werden und zu einem Verwerfen oder Verziehen der Halbleiteranordnung nachträglich führen können.
Bei der Herstellung einer anderen bekannten v, Halbleiteranordnung (DE-OS 26 17 397) werden in eine zuvor erzeugte Oberflächenschicht aus polykristallinem Silicium, amorphem Silicium und/oder einkristallinem Silicium Sauerstoff- und/oder Stickstoffionen implantiert, bis die Schicht in eine semi-isolierende Schicht umgewandelt ist. Es besteht hierbei die Gefahr, daß während des Implantierens der Ionen die Oberfläche des Substrats durch Kohlenstoff verschmutzt ist, der in dem von dem Ionenstrahl passierten Raum enthalten ist. Ursache dieser Kohlenstoffverschmutzung sind die öldämpfe. die von dem öl der zur Vakuum-Erzeugung benützten Diffusionspumpe herrühren. Wird die Oberflächen-Siliciumschicht nach dem Glühen des; Substrats gebildet, dann werden aus diesem Grund Gitterdefekte, wie falsche räumliche Anordnungen und Stratenfehler erzeugt, wenn der Grad der Verschmutzung hoch ist. Wenn man dann einen Transistor, z. B. in MOS-Technik, herstellt, in den man eine Verunreinigung direkt in das mit einer Isolationsschicht versehene Plättchen hineindiffundiert, dann wirkt sich die verschmutzte Oberfläche direkt auf die Eigenschaften des MOS-Transistors aus. Deshalb ist es bei der bekannten Halbleiteranordnung erforderlich, die Oberfläche des Substrats nach dem Glühen zu ätzen.
Ferner ist ein Verfahren zum Herstellen integrierter eo Schaltungen in CMOS/SOS-Technik bekannt (IEEE-Transactions on Electron Devices, Vol. ED-23, H. 9, Sept. 1976, Seiten 1110 bis 1112), bei dem einerseits bei dem Aufbringen einer Silicium-Isolierschicht eine Al-Dotierung durch ein Saphir-Substrat erfolgt, durch hr> welche jedoch die eigenschaften der Halbleiteranordnung im allgemeinen ' rrschlechtert werden. Darüber hinaus ist die Verbindung zwischen der Kanal-Oxidschicht (SiO3) und dem Substrat (AI2O3) nicht eng genug, so daß sich ein Leckstrom bilden kann.
Der Frfindung liegt die Aufgabe zugrunde, eine Halbleiteranordnung der eingangs genannten Art zu schaffen, die keine durch den Herstellungsprozeß verursachte Verformungen oder Strukturfehler aufweist.
Diese Aufgabe wird bei einer Halbleiteranordnung der eingangs genannten Art erfindungsgemäß dadurch gelöst, daß auf der Unterseite des Halbleitersubstrats eine Isolationsschicht vorgesehen ist und daß die Compoundschicht und das Halbleitersubstrat auch bei der fertigen Halbleiterschaltung vorhanden ist
Ein erfindungsgemäßes Verfahren zum Herstellen einer Halbleiteranordnung ist in dem nebengeordneten Patentanspruch 9 gekennzeichnet
Vorteilhafte Weiterbildungen der Erfindung sind in den untergeordneten Patentansprüchen gekennzeichnet
Die Erfindung wird nunmehr anhand bevorzugter Ausführungsbeispiele beschrieben, in der Zeichnung zeigen
F i g. 1 A— IH Querschnitte zur Darstellung aufeinanderfolgender Herstellungsschritte einer Halbleiteranordnung mit einer eingebetteten isolierenden Compouncfichicht wobei ein MOS-Feldeffekttransistor entsteht
F i g. 2 einen Querschnitt durch einen nach dem Verfahren gemäß der Erfindung hergestellten bipolaren Transistor und
Fig.3A—3F Querschnitte, welche die aufeinanderfolgenden Schritte zur Herstellung eines MOS-Feldeffekttransistors bei einem weiteren Ausführungsbeispiel der Erfindung zeigen.
Es wird nunmehr anhand der Fig. IA bis IH ein bevorzugtes Au.sführungsbeispiel der Halbleiteranordnung und eines Verfahrens zu ihrer Herstellung beschrieben. Bei diesem Beispiel ist die Halbleiteranordnung ein MOS-Feldeffekttransistor.
Ein Phosphor-dotiertes Silicium-Plättchen 11 hat eine Dicke von 350 μπι und einen spezifischen Widerstand von 18000hm · cm.
Das Silicium-Plättchen 11 wird 50 Minuten lang bei einer Temperatur von 11000C in einer Sauerstoffatmosphäre wärmebehandelt, so daß sich auf dessen beiden Seiten die Siliciumoxidschichten 12 und 13 bilden. Dieser Zustand ist in F i g. 1A gezeigt. Dann wird durch die obere Siliciumoxid-Schicht mit Hilfe eines lonen-Implantation-Verfahrens eine Substanz implantiert, die dem Silicium-Plättchen 11 Isolationseigenschaften verleihen. Bei diesem Ausführungsbeispiel werden Sauerstoff-Ionen im Siliciumplättchen 11 implantiert, und zwar mit einer Implaniationsenergie von 150 KeV und cintr Dosis von 1,2 χ 1018Cm-2. Unter diesen Bedingungen dringen die Sauerstoffionen durch die Siliciumoxidschicht 12 hindurch und haben eine solcht1 Verteilung, daß die lonenkonzentration in einem bestimmten Abstand von der Oberfläche des Siliciumplättchens 11 am größten ist, aher nahe der Oberfläche klein ist. Dann wird das Siliciumplättchen 2 Stunden lang bei einer Temperatur von 11509C geglüht. Dadurch reagieren in dem Siliciumsubstrat die Sauerstoffinntn mit den Siliciumalomen und bilden so als eingebettete, isolierende Compoundschicht die Silicium-Dioxidschicht 15 (SiO7), wie dies r i g. 1 B zeigt. Die Silicium-Dioxidschicht 15 hat eine Dicke von 280 nm und ihre obere Fläche liegt in einer Tiefe von 260 nm, gemessen von der Oberfläche der Silicium-Oxidschicht 12. Da die einander
gegenüberliegenden Flächen durch die Siliciuin-Oxidschichten 12, 13 bedeckt sind, vermindern diese Schichten die mechanische Beanspruchung im Siliciumplättchen 11, die dadurch verursacht w,rd, wenn SauerMoffionen implantiert werden. Gemäß den vorliegenden Versuchen reicht eine Dicke von IO bis 30 nm der Silicium-Oxidschichten 12, 13 dazu aus. Wäre die Silicium-Oxidschicht 12, durch die hindurch die Sauerstoffionen implantiert werden, zu dick, dann wurden auflreffende Sauerstoffionen sich zu sehr unmittelbar unterhalb der Silicium-Oxidschicht 12 verteilen. Es wurden in diesen Bereichen daher Kristallaufbaustörungen auftreten, und wenn die Implantationsenergie konstant gehalten ist. würde die Tiefe der implantierten Sauerstoffionen kleiner. Aus diesen Gründen kann die Dicke der Silicium-Oxidschicht 12 wesentlich kleiner als die Dicke der Silicium-Oxidschicht 13 sein.
Es sei darauf hingewiesen, daß die Silicium-Oxidschicht 12 auch durch andere isolierende Schichten ersetzt werden kann, wie z. B. Silicium-Nitrid-Schichten (SijNi). Es kann aber auch eine Oberfläche des Siliciumplättchens 11 mit einer Silicium-Oxidschicht und die andere mit einer Silicium-Nitrid-Schicht bedeckt sein.
Es wird nun die Silicium-Oxidschicht 12 durch ein Ätzmittel entfernt, das aus Ammonium-Fluorid (NI-LF) und Fluor-Wasserstoff 'MF) besteht. Selbst jetzt, wenn die Silicium-Oxidschicht 12 entfernt worden ist. biegt sich das Siliciumplättchen 11 nicht aus den nachfolgend gegebenen Gründen. Die Silicium-Dioxidschicht 15 (S1O2) wurde nämlich im Siliciumplättchen 11 knapp unter dessen Oberfläche formiert. Aus diesem Grund wird die bei der Herstellung der Silicium-Dioxidschicht 15 entstehende Beanspruchung durch die auf der Rückseite des Siliciumplättchens 11 sich befindende Silicium-Oxidschicht 13 genügend aufgenommen und kompensiert, weshalb sich das Silicium-Plättchen 11 nicht verformt. Keine Verformung des Siliciumplättchens 11 wurde bei einem Beispiel festgestellt, bei dem wärmemäßig oxydierte SiO2-Schichten einer Dicke von 25 nm auf beiden Seiten des Siliconplättchens hergestellt wurden und bei dem Sauerstoffionen durch eine der SiO2-Schichten mit einer Implantationsenergie von 150KeV und einer Dosis von 1.2 χ 10'8Cm-2 implantiert wurden und anschließend das Plättchen 2 Stunden lang bei einer Temperatur von 1050eC geglüht wurde. Bei dieser Verfahrensweise bildet sich im Siliciumplättchen kein Riß und die Kristall-Defekte können auf einem Minimum gehalten werden.
Beim nächsten Verfahrensschritt wird eine monokristalline Siliciumschicht 17 auf einer Siliciumschicht 16 des Siliciumplättchens 11 gebildet, und zwar mit Hilfe von Aufdampftechnik, wie dies Fig. ID zeigt. Da jetzt die Oberfläche des Siliciumplättchens 11 nicht gebogen ist und da die Kristalldefekte ein Minimum sind, hat die auf der Siliciumschicht 16 gebildete monokristalline Siliciumschicht 17 einen ausgezeichneten kristallinen Aufbau. Die Dicke der monokristallinen Silicijmschicht 17 ist nicht auf die Größenordnung von 1 μΐη beschränkt, sondern kann kleiner als 0.5 μη oder größer als 10 um sein.
Daraufhin werden die Siiiciumschtchten 16, 17 mit Hilfe üblicher photolithographischer und selektiver Ätzmethoden geätzt, wie z.B. durch ein Gasplasma-Ätzverfahren, so daß sich eine kegelstumpfförmige Siiiciuminse! 20 bilde;. ~ie dies F; g. 1E zeigt. Ein Kegelstumpf wird deshalb hergestellt, um durch die sanfte Neigung mit einer durchgehenden oberen Schicht das Stufenproblem in den Griff zu bekommen.
Daraufhin wird eine Silicium-Oxidschicht 22 auf der Oberfläche der Siliciiiminsel 20 gebildet, und zwar durch einen Wärmeoxydationsprozeß. Zur Herstellung der -, Silicium-Oxidschicht 22 mit einer Dicke von 70 nm braucht man eine Sauerstoffatmosphäre, 11000C und 24 Minuten. Diese Oxidschicht umgibt dann zusammen mit der Silicium-Dioxidschicht 15 vollständig die Siliciiiminsel 20. Dieser Aufbau könnte verglichen
in werden mit dem bekannten Silicium auf Saphir-Aufbau. Da bei dem Silicium auf Saphir-Aufbau das Substrat aus Saphir ist und die auf dem Substrat gebildete Schicht aus einem von Saphir unterschiedlichen Material besteht, wie z. B. Siliciumoxid, besteht hier die Möglichkeit, daß
ij sich Mikrolücken und Risse an der Grenzschicht zwischen Saphir und Siliciumdioxid bilden. Im Gegensatz hierzu können gemäß dem beschriebenen Verfahren solche Schwierigkeiten vermieden werden, die einem Silicium auf Saphir-Aufbau anhaften, da die
>t> Siliciumoxidschicht 22. die zusammen mit der eingebet teten isolierenden Silicium-Dioxidschicht die Siliciumin sei 20 umgibt, vom gleichen Typ ist wie die Silicium-Dioxidschicht 15, d.h. aus Silicium-Basismate· rial. Diese beiden Schichten sind miteinander verträg-
_'i lieh und verbinden sich miteinander gut. Um einen MOS-Feldeffekttransistor vom Anreicherungstyp herzusteiJen, ist beispielsweise eine Dicke der Silicium-Oxidschicht 22 von 50 bis 100 nm vorteilhaft, sofern es erwünscht ist, daß die Schwellwertspannung des
ίο Transistors genügend klein ist (1 bis 2 V).
Draufhin werden in die Siliciuminsel 20 Phosphor-Ionen, die eine N-Verunreinigung darstellen, implantiert, so daß die Siliciuminsel 20 in einen einkristallinen Siliciumbereich vom N-Typ verwandelt wird, und zwar
Γ) unter Implantationsbedingungen, bei denen die Implantationsenergie 70 KeV und die Dosis 1 χ 10" cm-2ist.
Daraufhin wird mit Hilfe einer chemischen Dampfniederschlagstechnik auf der Silicium-Oxidschicht 22 eine phosphordotierte polykristalline Siliciumschicht mit einer Dicke von 0,7 μπι niedergeschlagen. Daraufhin wird die mit Phosphor dotierte polykristalline Siliciumschicht in bestimmten Bereichen durch übliche photolithographische und selektive Ätztechniken bekannter Art abgetragen, so daß ein Bereich 24 stehen bleibt, der
J5 eine Tor-Elektrode bildet. Daraufhin werden in die Siliciuminsel 20 Bor-Ionen implantiert, und zwar mittels der Selbstausrichtungstechnik, indem man den Bereich 24 als eine Maske unter den Bedingungen einer Implantationsenergie von 60 KeV und einer Dosis von
Vi 13 χ 1015cm-Jbenutzt.
Auf diesen lonenimplantationsschritt hin wiH das Siliciumplättchen 11 für 2'Λ Stunden bei einer Temperatur von 10000C geglüht. Mit Ausnahme desjenigen Bereichs, der unmittelbar unterhalb dem Bereich 24 liegt und der später als Tor-Elektrode Verwendung findet, werden die Bereiche 25 und 26 der Siliciuminsel 20 als Source- und Drain-Bereiche vom P-Typ formiert, wie dies Fig. IG zeigt. Die implantierten Bor-Ioner erreichen nicht den Bereich der Siliciuminsel 20, welcher
-·'· unmittelbar unterhalb des Bereichs 24 liegt, weil die implantierten Bor-Ionen ihre Energie in dem poly-kristallinen Silicium-Bereich 24 verlieren und nicht die Silicium-Oxidschicht 22 durchdringen und so die Siliciuminsel 20 erreichen können. Abgesehen von der
*-ί Herstellung eines Halbleiterbauelements in der Siliciurninsei 20 kann man auch dort, wo es erwünscht ist. zwischen dieser und anderen Bereichen oder zwischen anderen Elementen Verbindungsleitungen herstellen.
Solche Verbindungen können hergestellt werden, indem man eine polykristalline Siliciumschicht in der gleichen Weise verwendet, wie bei der Tor-Elektrode 24.
Danach wird mit Hilfe einer bekannten chemischen Dampfniederschlags-Technik eine Phosphorsilikat-Glas (PSG)-Schicht 30 hergestellt, die eine große Menge Phosphor enthält und als zwischenliegende Isolations- r* -licht wirkt.
Danach werden öffnungen 27 und 28 zur Herstellung der Source- und Drain-Elektroden durch die Silicium-Oxidschicht 22 und die Isolationsschicht 30 hindurch hergestellt, die über den Bereichen 25 und 26 der Siliciuminsel 20 liegen. Danach werden Metall-Elektroden, die z. B. aus Aluminium sind, hierauf gebildet und die Source- und Drain-Elektroden 3, 4 werden durch photolithographische und selektive Ätztechniken gebildet, wodurch ein MOS-Feldeffekttransistor vollendet wird. Der oben beschriebene MOS-Feldeffekttransistor hat pine flrenzzustandsdichte von 5 χ 10'°cm-2. eine Schwellwertspannung von —1,5 V und eine Feldeffektbeweglichkeit von 215 cm2/V see. Der Leckstrom dieses MOS-Feldeffekttransistors ist etwa 1Aodesjenigen eines Silicium auf Saphir-Aufbaus, der so ausgelegt wurde, daß seine Einzelteile isoliert wurden. Es hat sich gezeigt, daß nach dem beschriebenen Verfahren hergestellte Halbleiterbauelemente ausgezeichnete Eigenschaften haben. Da die Siliciuminsel 20 vollständig von der Siliciumunterlage isoliert ist, ist die Sperrschichtkapazität zum Substrat hin kleiner als 1Ao verglichen mit derjenigen eines Isolationsaufbaus, der einen PN-Flä-•henübergang verwendet. Aus diesem Grund ist es möglich, die Arbeitsgeschwindigkeit des Halbleiterbauelements zu vergrößern und die Bauelement-Bestandteile stark zu integrieren.
F i g. 2 zeigt ein abgewandeltes Ausführungsbeispiel der Erfindung zur Herstellung eines bipolaren Transistors. In der Zeichnung sind gleiche Bauelement-Bestandteile wie in F i g. I mit den gleichen Bezugszeichen bezeichnet. Der bipolare Transistor nach F i g. 2 hat einen Basisbereich 23, einen Emitterbereich 21, eine Emitter-Elektrode 5, eine Basis-Elektrode 6 und eine Kollektor-Elektrode 7. Zur Herstellung dieses bipolaren Transistors werden die Schritte nach Fig. IA bis IF verwendet, die dort zur Herstellung des MOS-Feldeffekttransistors verwendet wurden. Auf den in Fig. IF gezeigten Schritt hin wird der P-Typ-Basisbereich 23 und der N-Typ-Emitter-Bereich 21 gebildet, und zwar durch übliche photolithographische und selektive Ätz-Techniken sowie durch die Diffusion einer Verunreinigung in der gleichen Weise, wie bei bekannten Methoden zur Herstellung üblicher vertikaler bipolarer Transistoren. Dann werden öffnungen durch einen Silicium-Oxidfilm hindurch hergestellt, und zwar ebenfalls durch übliche photolithographische und selektive Ätz-Techniken, um somit die Emitter-Elektrode 5, die Basis-Elektrode 6 und die Kollektor-Elektrode 7 zu bilden.
Da auch hier die Siliciuminsel 20 vollständig von den Silicium-Oxidschichten 22 und 15 umgeben ist, hat der durch das obige Verfahren hergestellte bipolare Transistor noch bessere Element-Isolationseigenschaften und eine kleinere Sperrschichtkapazität als übliche bipolare Transistoren.
Die Fig.3A bis 3F zeigen aufeinanderfolgende Schritte für ein weiteres Verfahren nach der Erfindung.
Ähniich zum vorhergehenden Aüsführungsbeispiei nach F i g. 1 hat ein Siliciumplättchen 31 vom N-Typ eine Dicke von 350 μπι und einen spezifischen Widerstand von 1800 Ohm-cm.
Das Siliciumplättchen wird in einer Sauerstoffatmosphäre für 50 Minuten bei einer Temperatur von 11000C wärmebehandelt, so daß sich die Silicium-Oxidschichten ■> 32 und 33 bilden, welche eine Dicke von 100 nm auf beiden Seiten des Plättchens haben. Auf der Silicium-Oxidschicht 32 wird eine Silicium-Dioxidschicht (S1O2) niedergeschlagen, die eine Dicke von 1 μπι hat, und dann wird das Plättchen üblichen photolithographischen
ίο und selektiven Ätzschritten unterworfen, so daß ein Bereich der Silicium-Dioxidschicht 34 stehen bleibt, die als Maske verwendet wird, und zwar für einen solchen Bereich, in den durch den folgenden Schritt keine Ionen implantiert werden sollen. Dieser Zustand ist in F i g. 3A gezeigt. Die Silicium-Dioxidschicht kann durch eine polykristalline Siliciumschicht oder eine Silicium-Nitrid-Schicht ersetzt werden. Die Ionen-Implantationsbedingungen sind folgende: Eine Implantationsenergie mit einer Spannung, die kontinuierlich zwischen 30 und 150KeV schwankt und eine Dosis von 2 bis 4 χ 10l8cm-2 hat. Als Folge hiervon werden die Bereiche 35 und 36 mit implantiertem Sauerstoff gebildet, die sich in eine Tiefe von etwa 0,45 μπι unter der oberen Oberseite des Siliciumplättchens 31 erstrecken.
Danach werden die Silicium-Oxidschichten 32 und 34 auf dem Siliciumplättchen 31 entfernt. Man beläßt jedoch die Silicium-Dioxidschicht 33. Würde diese Schicht fehlen, dann würde sich das Siliciumplättchen 31 durch die Beanspruchung biegen, die auf das Plättchen 31 bei der Implantation von Sauerstoff-Ionen ausgeübt wird.
Daraufhin wird eine neue Silicium-Oxidschicht 37 mit einer Dicke von 70 nm auf der Oberfläche des Siliciumplättchens 31 gebildet indem man es für 24 Minuten in eine Sauerstoffatmosphäre bei einer Temperatur von HOO0C bringt. Zur gleichen Zeit wird auch eine zusätzliche — nicht dargestellte — Oxidschicht mit einer Dicke von 35 nm ebenfalls auf der Oxidschicht 33 auf der unteren Oberseite des Siliciumplättchens 31 gebildet Die erste Oxidschicht 37 wit J als diejenige Schicht verwendet, die das Tor eines MOS-Feldeffekttransistors isoliert
Danach wird ein bekannter chemischer Verfahrensschritt zum Niederschlagen aus der Dampfphase dazu verwendet, eine mit Phosphor dotierte polykristalline Siliciumschicht 38 auf der Oxidschicht 37 mit einer Dicke von etwa 400 bis 500 nm niederzuschlagen. Weiterhin wird eine Silicium-Oxidschicht 39, die als Maske für das durch Ionen-Implantation zu implantierende Material dient auf der polykristallinen Siliciumschicht 38 niedergeschlagen, und zwar durch chemische Dampfniederschlagstechnik. Durch diesen Verfahrensschritt werden die Sauerstoff-implantierten Bereiche 35 und 36 gemäß F i g. 3C in Silicium-Oxidbereiche 40 und 41 umgewandelt die als Isolierbereiche dienen, und zwar aufgrund der Hochtemperaturbehandlung zur Herstellung von Silicium-Oxidschichten 37. Dieser Zustand ist in F i g. 3D gezeigt
Während dieses Schrittes verhindert die Siücium-Oxidschicht 33, daß das Siliciumplättchen 31 gebogen wird aufgrund der Beanspruchung, die durch die Silicium-Oxidbereiche 40 und 41 des Siliconplättchens 31 hervorgerufen werden.
Daraufhin werden die polykristalline Siliciumschicht 38 und die Siliciurn-Oxidschichi 39 mit Hilfe vor. üblichen photolithographischen und selektiven Ätz-Techniken in eine Maske 42 umgewandelt die für die
Ionen-Implantation verwendet wird.
Diese Maske wird als Tor-Elektrode eines herzustellenden MOS-Feldeffekttransistors verwendet. Danach werden Sauerstoff-Ionen mit einer Implantationsenergie von 150 KeV und einer Dosis von 1,2 χ 10l8cm-2 ■> implantiert. Hierauf folgt ein zweistündiges Ausglühen bei einer Temperatur von 115O0C. Als Folge hiervon werden Silicium-Oxidbereiche 43 und 44 in einer bestimmten Tiefe unter der Oberfläche des Siliciumplättchens 31 gebildet, wie dies Fig.3E zeigt. Diese in oxydierten Bereiche 43 und 44 dienen als Isolationsschichten, sind jedoch nicht in demjenigen Bereich des Plättchens hergestellt, der direkt unterhalb der Maske 42 liegt. Obwohl diese oxydierten Bereiche 43 und 44 ebenfalls in bereits oxydierten Bereichen 40 und 41 gebildet werden, sind sie in der Zeichnung nicht dargestellt. Danach wird durch eine bekannte Methode zur Herstellung von MOS-Feldeffekttransistoren diejenige Oxidschicht zwecks Herstellung von Diffusionsöff
MUMgCM SCICKlIV CIUICI Ml, UIC UUCl' UCM OUÜFCc- ÜMU Hl
Drain-Bereichen 46 und 47 liegen. Gleichzeitig wird auch der SiO2-Bereich der Maske 42 entfernt. Dann wird eine P-Typ-Verunreinigung - z. B. Bor — durch die öffnungen dotiert, und zwar mit einer Implantationsenergie von 50 KeV und einer Dosis von 8 χ 10M cm-2, so daß Source- und Drain-Bereiche vom P-Typ hergestellt werden.
Beim nächsten Schritt wird eine Phosphorsilikat-Glas-Schicht 50 niedergeschlagen, und daraufhin wird 15 Minuten lang bei einer Temperatur von 9000C geglüht. Danach wird in dieser isolierten Schicht 50 ein Kontaktloch gebildet. Danach wird im Vakuum eine mit Metallschicht aus der Dampfphase auf dem Plättchen niedergeschlagen. Diese Metallschicht wird selektiv weggeätzt, so daß man eine Source-Elektrode 51 und eine Drain-Elektrode 52 erhält und ein MOS-Feldeffekttransistor nach F i g. 3F fertiggestellt wird.
Bei diesem Aufbau sind die Source- und Drain-Bereiche vollständig mit oxydierten Siliciumbereichen 40,43, 44 und 41 umgeben, mit Ausnahme der Kanalseite, so daß die Source- und Drain-Bereiche mit benachbarten Teil-Elementen ke'ne PN-Sperrschicht bilden mit Ausnahme der Kanalseite. Dementsprechend ist es möglich, die Sperrschicht-Kapazität sehr stark herabzusetzen, wodurch eine hohe Arbeitsgeschwindigkeit des in diesem Bereich hergestellten Elements ermöglicht wird.
Wie aus der obigen Beschreibung hervorgeht, besteht nicht die Gefahr, daß sich sogenannte Vogelschnäbel an den Enden der isolierenden Bereiche bilden, wie dies bei der üblichen örtlichen Oxydationsmethode von Silicium möglich ist. Hierdurch wird die Schwierigkeit vermie den, die mit der Degradierung an den Enden einhergeht. Wenn man Halbleiteranordnungen nach dem Stand der Technik der Raumstrahlung aussetzt, dann verschlechtern sich die Eigenschaften des PN-Übergangs erheblich, während es bei den Halbleiteranordnungen nach der Erfindung möglich ist, die Zuverlässigkeit in dieser Umgebung stark zu erhöhen, da der PN-Übergang sehr Klein isi. Z'üSätZiiCii wird 65 möglich, die UrifEgciiTiäuigkeiten der Plättchenoberfläche gegenüber den bekannten LOCOS (örtlich oxydierten Silicium)-Aufbauten zu verbessern. Dementsprechend ist es möglich, das Brechen der Verdrahtungen auf dem Substrat zu verhindern und die Isolierbereiche der Bauelemente zu verkleinern.
Anstatt die Oxidschicht 32 von F i g. 3B zu entfernen, wie dies F i g. 3C zeigt, kann sie auch durch die Oxidschicht 37 ersetzt werden, welche F i g. 3D zeigt. Man kann auch im Ausführungsbeispiel nach F i g. 1 auf eine Siliciumschicht, die über einer eingebetteten Isolationsschicht liegt, eine epitaxial gewachsene Siliciumschicht überlagern, um eine Siliciuminsel herzustellen. Da die Kristallstruktur der Siliciumschicht, welche über der eingebetteten Isolationsschicht liegt, ausgezeichnet ist, so ist es in diesem Fall ebenfalls möglich, hochwertige Bauelemente auf der Insel herzustellen, die ausgezeichnete Eigenschaften und Zuverlässigkeit haben. Statt eines Silicium-Substrats könnte man auch andere Halbleiter-Substrate verwenden.
Hierzu 2 Blatt Zeichnungen

Claims (1)

  1. Patentansprüche;
    1. Halbleiteranordnung zum Herstellen einer integrierten Schaltung mit einem Halbleiter-Substrat, in dem in einer bestimmten Tiefe von der Oberseite eine isolierende Compoundschicht eingebettet ist, weiche durch Implantation von Ionen und Reaktion des Halbleitersubstratmaterials mit den implantierten Ionen gebildet ist und zwischen sich und der Oberseite des Halbleitersubstrats eine Halbleiterschicht definiert, ferner mit Halbleiter-Bauelementen unter Verwendung der Halbleiterschicht, dadurch gekennzeichnet, daß auf der Unterseite des Halbleitersubstrats (11; 31) eine Isolationsschicht (13; 33) vorgesehen ist und daß die Compoundschicht (15; 43,44) und das Halbleitersubstrat (11; 31) auch bei der fertigen Halbleiterschaltung vorhanden ist
    2. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Halbleitersubstrat (11; 31) aus einem Silicium-Plättchen und die Isolationsschicht (13; 33) sowie die Compoundschicht (15; 43, 44) aus Silicium-Dioxid bestehen.
    3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen der Compoundschicht (15) und der Oberseite des Halbleitersubstrats (11) ein Inselbereich (20) eingeschlossen ist, der durch selektives Abätzen der Halbleiterschicht (16) hergestellt wird.
    4. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Inselbereich (20) vollständig von der Compundschicht (15) und einer anderen isolierenden Schicht (22) a:, der Oberseite des HalbleitersuLotrats (11) umgeben ist.
    6. Halbleiteranordnung nac' Anspruch 4, dagekennzeichnet, daß der Inselbereich einen Source-Bereich (25), einen Drain-Bereich (26) und einen Kanal-Bereich umfaßt, daß die Halbleiteranordnung ferner eine Tor-Elektrode (24) umfaßt, die auf dem Kanal-Bereich durch die andere isolierende Schicht -to (22) gebildet ist, daß Source- und Drain-Elektroden (3, 4) jeweils mit den Source- und Drain-Bereichen bei Öffnungen (27, 28) verbunden sind, die in der anderen Isolationsschicht (22) vorgesehen sind.
    6. Halbleitervorrichtung nach Anspruch 4, da- « durch gekennzeichnet, daß der Inselbereich (20) einen Kollektor-Bereich, einen Basis-Bereich (23) und einen Emitter-Bereich (21) umfaßt, die einen vertikalen bipolaren Transistor bilden, und daß die Kollektor-, Basis- und Emitter-Bereiche mit einer so Kollektor-Elektrode (7), einer Basis-Elektrode (6) und einer Emitter-Elektrode (5) jeweils über Öffnungen verbunden sind, die in der anderen Isolierschicht (22) vorgesehen sind.
    7. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Bereich der Halbleiterschicht zwischen deren Oberseite und der eingebetteten isolierenden Compoundschicht (43,44) in einen isolierenden Compoundschichtbereich (40, 41) umgewandelt ist, daß ein Halbleiter-Bauelement (46,47) in einen Inselbereich eingebaut ist, der von dem isolierenden Compoundschichtbereich (40, 41) und der eingebetteten isolierenden Compoundschicht (43, 44) sowie der Oberfläche der Halbleiterschicht und einer anderen Isolierschicht (37) auf der ^ Oberfläche der Halbleiserschicht umgeben ist.
    8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß ein Bereich der eingebetteten isolierenden Compoundschicht (43,44) eine Verbindung zwischen dem Inselbereich und der zwischen der eingebetteten isolierenden Compoundschicht (43, 44) und der Unterseite des Halbleitersubstrats (31) angeordneten Halbleiterschicht des Halbleitersubstrats (31) umfaßt
    9. Verfahren zum Herstellen einer Ha'bleiteranordnuxig, bei dem einem Halbleitersubstrat durch Ionenimplantations-Technik eine Substanz implantiert wird, die dem Halbleitersubstrat in einer bestimmten Tiefe von der Oberseite aus im Verlauf der weiteren Verfahrensschritte Isolationseigenschaften verleiht, bei dem das Halbleitersubstrat geglüht wird, wobei sich in dem mit Ionen dieser Substanz implantierten Bereich eine isolierende Compoundschicht bildet und bei der eine Schaltung eines gewünschten Halbleiter-Bauelements gebildet wird, indem die Halbleiterschicht zwischen der Compoundschicht und der Oberseite des Halbleitersubstrats verwendet wird, dadurch gekennzeichnet, daß auf der Unterseite des Halbleitersubstrats eine Isolationsschicht gebildet wird mit einer Dicke, die ausreicht, um die beim Herstellen der Compoundschicht auftretenden Verformungsspannungen auszugleichen, und daß eine auf der Oberseite des Halbleitersubstrats gebildete weitere Isolationsschicht nach dem Implantationsschritt wieder entfernt wird.
    10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silicium und die Isolationsschicht sowie die eingebettete Compoundschicht jeweils aus Silicium-Dioxid hergestellt werden.
    11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß eine epitaxial gewachsene Schicht auf der Oberseite des Halbleitersubstrats gebildet wird, daß zum Herstellen eines Halbleiter-Inselbereichs selektiv eine Halbleiterschicht geätzt wird, die an die epitaxial gewachsene Schicht sowie an die Oberseite des Halbleitersubstrats und an die eingebettete Compoundschicht grenzt, daß auf dem exponierten Bereich des Halbleiter-Inselbereichs eine zusätzliche Isolationsschicht gebildet wird, daß ein polykristallines Siliciumglied hergestellt wird, das als Tor-Elektrode auf der zusätzlichen Isolationsschicht dient, daß in den Halbleiter-Inselbereich eine Verunreinigung implantiert wird, um dadurch Source- und Drain-Bereiche in dem Halbleiter-Inselbereich herzustellen, indem man das polykristalline Siliciumglied als Maske verwendet und daß Source- und Drain-Elektroden jeweils mit den Source- und Drain-Bereichen verbunden werden.
    12. Verfahren nach einem der Ansprüche 9 bis 11, dadurch gekennzeichnet, daß eine dritte Isolationsschicht eines bestimmten Musters auf der zweiten Isolationsschicht gebildet wird, daß das Halbleitersubstrat wärmebehandelt wird zur Herstellung einer vierten Isolationsschicht auf der Oberfläche des Haltleitersubstrats, daß eine polykristalline Siliciumschicht auf der vierten Isolationsschicht niedergeschlagen wird, daß eine fünfte Isolationsschicht auf der polykristallinen Siliciumschicht niedergeschlagen wird, daß die polykristalline Siliciumschicht und die fünfte Isolationsschicht zu einem Muster geätzt werden, in dem die polykristalline Siliciumschicht als Tor-Elektrode verwendet werden kann, daß eine zweite isolierende Compoundschicht in einer bestimmten Tiefe von der Oberfläche des Halbleiter-
    Substrats ausgebildet wird, wobei die geätzte polykristalline Siliciumschicht und die fünfte Isolationsschicht als Maske dienen, und daß die Source- und Drain-Bereiche in einem Halbleiter-Inselbereich gebildet werden, der durch die erste und zweite isolierende Compoundschicht abgegrenzt ist.
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