DE1959895A1 - Verfahren zur Herstellung einer Halbleiteranordnung - Google Patents
Verfahren zur Herstellung einer HalbleiteranordnungInfo
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Description
8 MQNCHEN 71. 28. Nov. 1969
Melchioratraße 42
Mein Zeichen: M6 5P- 302
Motorola, Inc. 94-01 West Grand Avenue Franklin Park, Illinois
V.St.A.
Verfahren zur Herstellung einer Halbleiteranordnung
Die Erfindung betrifft ein Verfahren zur Herstellung einer
Halbleiteranordnung, wobei auf der Oberfläche einer Halbleiterscheibe eine Deckschicht angebracht wird.
Bekannte Verfahren zur Herstellung von Feldeffekttransistoren verwenden z.B. verschiedene Ätzschritte zur Vorbereitung der
Diffusion für den Torbereich und zur Vorbereitung der Diffusionen für den Senken- und Quellbereich. Dies erfolgt in der
Weise, dass, nachdem eine Oxydmaske auf einer Oberfläche der Halbleiterscheibe angebracht ist, in die Oxydmaske eine erste
Cffnung eingeschnitten wird, um durch diese Öffnung eine Störstellendiffusion
zur Ausbildung des Torbereiches durchzuführen. Anschliessend werden weitere Öffnungen in der Oxydmaske
-j λ gebracht, um durch diese den Quell- und Senkenbereich des
h ideffekttransistors durch Diffusion herzustellen. Wenn dieses
bekannte
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η Μ65Ρ-302
bekannte Verfahren verwendet wird, genügen bereits geringe
Fehlausrichtungen der Maske aus dem durch Licht fixierbaren Deckmaterial auf der Oberfläche der Oxydschicht, um zu bewirken,
dass die Quell- und Senkenbereiche, welche* durch das Entfernen der Oxydschicht fixiert werden, einen ungleichen Abstand
zum Torbereich aufweisen. Da der Abstand vom Tor zum Senkenbereich und der Abstand vom Tor zum Quellbereich die
Durchbruchspannung und andere elektrische charakteristische Werte festlegen, können derartige Fehlausrichtungen die Qualitat
des hergestellten Feldeffekttransistors erheblich beeink flüssen« Durch eine Veränderung dieser Entfernungen erhält
man nämlich Feldeffekttransistoren mit einer niederen Durchbruchspannung und unsymmetrischen charakteristischen Werten.
Dasselbe gilt auch bei der Herstellung von bipolaren Transistoren, die durch eine Fehlausrichtung der Masken während des
Herstellungsverfahrens in ihrer Qualität erheblich verschlechtert werden können. . ' \
Der Erfindung liegt die Aufgabe zugrunde, ein Verfahren zur Herstellung von Halbleiteranordnungen zu schaffen, bei dem das·
Ausrichten der Masken für die Qualität der hergestellten Halbleiteranordnungen unkritisch ist und die Abstände bestimmter
aktiver, z.B. durch Diffusion herzustellender Bereiche trotz ) einer geringen Fehlausrichtung nacheinander angebrachter Maskierungen
genau eingehalten werden können. Insbesondere soll das Verfahren zur Herstellung eines Feldeffekttransistors Verwendung
finden, bei dem die Abstände zwischen dem Tor- und Quellbereich sowie dem Tor- und Senkenbereich möglichst gleich
sind.
Diese Aufgabe wird erfindungsgemäss dadurch gelöst, dass ausgewählte
Bereiche der Deckschicht gleichzeitig entfernt und dadurch erste, zweite und dritte Oberflächenbereiche auf der
Halbleiterschicht gebildet werden, durch welche anschliessend eine Störstellendiffusion erfolgt, dass eine Störstellendiffusion
für den einen Leitfähigkeitstyp durch den ersten Ober-
- 2 - flächenbereich
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' ·.; 3 : ι Μ65Ρ-302
flächenbereich erfolgt, während der zweite und dritte Ober- ·
flächenbereich durch eine Maskierung abgedeckt und durch die
Störstellendiffusion nicht beeinflusst wirdv und dass anschliessend
der erste Oberflächenbereich durch eine Maskierung abgedeckt wird und eine Störstellendiffusion für den entgegengesetzten Leitfähigkeitstyp durch den zweiten und dritten
Oberflächenbereich in .der Halbleiterschicht erfolgt, um einen
zweiten und dritten Diffusionsbefeich zu schaffen, der um
gleiche Abstände vom ersten Diffusionsbereich entfernt ist.
Bei diesen erfindungsgemässen Verfahrensschritten erfolgt die
Auswahl bestimmter Oberflächenbereiche durch eine anfängliche
genaue Festlegung dieser Bereiche, bevor die Halbleiterschicht durch weitere 'Verfahrensschritte behandelt wird. Nachdem diese
ausgewählten Oberflächenbereiche festgelegt sind, können diese Bereiche dadurch unterschiedlichen Beeinflussungen, z.B. durch
eine Störstellendiffusion, ausgesetzt werden, dass die Dicke
der Deckschicht auf diesen Oberflächenbereichen genau festgelegt und eingehalten wird. Durch ein kontrolliertes Wegätzen
dieser wiederbedeckten Oberflächenbereiche der Halbleiterschicht
kann die Halbleiterschicht anschliessend einem weiterführenden
Verfahrensschritt' unterzogen werden, um den gewünschten Leitfähigkeitsbereich herzustellen,.Dabei werden weitere dieser
ausgewählten Oberflächenbereiche durch eine Maske abgedeckt, deren Ausrichtung unkritisch ist, da nur der freizulegende
Oberflächenbereich durch die für eine bestimmte Zeit einwirkende Ätzung tatsächlich freigelegt wird. Die angrenzenden,
durch eine gewisse Fehlausrichtung der Maske nicht abgedeckten Bereiche besitzen eine dickere Oxydschicht, die in der festgelegten
Zeit nicht ganz entfernt wird. Durch mehrfache, nacheinander folgende Anwendung dieses Verfahrensschrittes kann
eine beliebige Anzahl ausgewählter Oberflächenbereiche einer ' speziellen Behandlung zur Beeinflussung der Halbleiterschicht
unterzogen werden.
■ ■■■-. 5 - ■ ■ . , ... '; ■ . · \ Die
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M65P-302
Die Erfindung ist in der Zeichnung beispielsweise dargestellt.
Es. zeigen:
Fig. 1 eine Halbleiter-Basisscheibe, auf der gemäss der Erfindung eine Halbleiteranordnung aufgebaut wird;
Fig. 2 die Halbleiter-Basisscheibe gemäss Fig. 1 mit einer weiteren darauf angeordneten Halbleiterschicht;
Fig. 3 eine auf der Halbleiterschicht gemäss Fig. 2 ange-'
brachte Oxydschicht sowie in die Halbleitersohicht sich erstreckende, durch Diffusion hergestellte Trennbereiche
;
Fig. 4 den Zustand nach dem Ätzen der Oxydschicht zur Festlegung
der Quell-, Tor- und Senkenbereiche;
Fig. 5 den Halbleiterauf bau nach dem Anbringen einer ersten
Abdeckung aus einem durch Licht fixierbaren Deckmaterial ;
Fig. 6 den Aufbau nach der Diffusion des Torbereiches;
Fig. 7 den mit einer zweiten Maske aus einem durch Licht
fixierbaren Deckmaterial versehenen Halbleiteraufbau;
Fig. 8 den Halbleiteräufbau nach einem Ätzvorgang und einer
anschliessenden Diffusion zur Herstellung gut leitender Kontaktanschlüsse für den Quell- und Senkenbereich
der Halbleiteranordnung;
Fig. 9 eine dritte Maskierung mit einem durch Licht fixierbaren
Deckmaterial als Vorbereitung für das Aufbringen der Metallisierung auf die Kontaktflächen des
Quell-, Senken- und Torbereiches;
- 4- -.-■■■ ■ · Fig. 10
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Fig. 10 die fertiggestellte, in ihrer Konfiguration einem Feldeffekttransistor entsprechende Halbleiteranordnung.
Mir das Verfahren gemäss der Erfindung wird von einer Halbleiter-Basisscheibe
10 gemäss Fig. 1 ausgegangen, die z.B. aus Silizium mit P-Leitung bestehen kann, und die für die weitere
Verarbeitung gereinigt und poliert ist.
Auf dieser Halbleiter-Basisscheibe 10 wird eine Halbleiterschicht 12 gemäss Fig. 2 mit N-Leitung aufgebracht. Diese '
Halbleiterschicht 12 kann in bekannter Weise durch Diffusion oder einen epitaktischen Aufbau hergestellt werden.
Anschliessend wird auf der Oberseite der Halbleiterschicht
12 eine Oxydschicht 14 gemäss Fig. 3 in bekannter Weise entweder durch thermische Bearbeitung oder Aufdampfung ausgebildet.
Unter Verwendung der bekannten photolithographischen Ätztechnik werden in die Oxydschicht 14 öffnungen 16 eingeschnitten
und durch einen nachfolgenden Diffusionsschritt Trennbereiche 18 ausgebildet. Damit wird ein Teil der Halbleiterschicht
12 mit N-Leitung von dem aus der Basisscheibe 10 und
dem Trennbereich 18 bestehenden Halbleitermaterial mit P-Leitung
vollständig umgeben.
Zur Herstellung eines Feldeffekttransistors mit Hilfe des Verfahrens
gemäss der Erfindung ist es üblich, die vorausgehend erwähnte Diffusion zur Ausbildung der Trennbereiche durchzuführen
und dann eine Oxydschicht 20 entweder gleichzeitig mit der Trennbereichsdiffusion oder nach dieser auszubilden. Die
vorliegende Erfindung erfasst jedoch nicht diesen Schritt der Ausbildung des Trennbereiches.
Mit Hilfe der bekannten photolithographischen Ätztechnik wird
durch wahlweise Maskierung und Ätzung der Aufbau gemäss Fig.
~ 5 - hergestellt
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' M65P-302
hergestellt, der eine erste, zweite und dritte Öffnung 22,
und 26 aufweist, die gleichzeitig in die Oxydschicht 14 zum
Freilegen erster, zweiter und dritter Oberflächenbereiche 28,
30 und 32 auf der Oberfläche der Halbleiterschicht 12 mit IT-Leitung
eingeschnitten werden. Die Öffnungen 22, 24 und 26 werden in diesem Verfahrenszustand angebracht, um die Oberflächenbereiche
für die Tor-, Quell- und Senkendiffusion genau festzulegen. Damit wird sichergestellt, dass die Abstände
zwischen dem Tor- und Quellbereich sowie dem Tor- und Senkenbereich des Feldeffekttransistors genau während des gesamten
Verfahrens eingehalten werden können. Bei einigen Anwendungsfällen ist es wünschenswert, dass der Abstand zwischen dem Tor-
und Quellbereich exakt gleich dem Abstand zwischen dem Tor- und Senkenbereich ist, um eine symmetrische Halbleitercharakteristik
zu erreichen. Diese Forderung lässt sich mit dem Verfahren
gemäss der Erfindung sehr leicht erfüllen. Wie aus der
nachfolgenden Beschreibung noch näher hervorgehen-· wird, ist dieser Verfahrensschritt für die Maskierung und die Beseitigung
der Oxydschicht zur Ausbildung der Öffnung 16 sowie für das Freilegen der Bereiche 28, 30 und 32 besonders kritisch
bezüglich der Ausrichtung der Maske. Wenn in diesem Verfahrensschritt keine exakte Ausrichtung erzielt wird, kann nämlich
ohne Schwierigkeiten ein erneutes Ausschneiden der Oxydschicht zur Ausbildung der gewünschten Öffnungen ohne Beeinträchtigung
des Halbleitermaterials vorgenommen werden. Die gleichen Abstände zwischen den Öffnungen 30 und 28 sowie 32 und 28 sind
nicht für alle Halbleiteranordnungen erforderlich. Jedoch können auch unterschiedliche Abstände mit dem Verfahren gemäss der
Erfindung ebenso leicht hergestellt werden.
Zur Vorbereitung der Diffusion des Torbereiches wird über den freigelegten Oberflächen 28, 30 und 32 des Halbleiteraufbaus
gemäss Fig. 4 wieder eine dünne Oxydschicht 39» 4-1 bzw. 43 ausgebildet
und dann eine Maske 36 aus einem durch Licht fixierbaren
Deckmaterial auf der Oxydschicht in der in Fig. 5
- 6 - dargestellten
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dargestellten Weise aufgebracht. Diese Maske 36 besitzt eine Öffnung 37 j innerhalb welcher die Oxydschicht 39 über dem Oberflächenbereich
38 freiliegt. Diese Öffnung 37 kann um eine Grosse "a" gemäss Fig. 5 fehlausgerichtet sein,und trotzdem
wird erreicht, dass der Bereich der Oxydschicht 39 freiliegt. Mit Hilfe eines geeigneten Ätzmittels, z.B. Fluorwasserstoff,
wird durch die Öffnung. 37 in der Maske 36 die freiliegende Oxydschicht abgetragen. Durch das' Einhalten einer bestimmten
Ätzzeit ist es möglich, die verhältnismässig dünne Oxydschicht 39 von dem Oberflächenbereich 28 zu entfernen, ohne dass weitere
Bereiche der oberen Oberfläche -des Halbleiteraufbaus gemäss
Fig. 5 freigelegt werden. Nachdem diese dünne Oxydschicht
39 entfernt ist, wird die Maske 36 ebenfalls entfernt und
durch die Öffnung 22 gemäss Fig. 6 eine Störstellendiffusion in der Weise ausgeführt, dass z.B. unter Verwendung von Bor
als Diffusionsmaterial ein Bereich mit P-Leitung entsteht. Auf diese Weise wird ein erster Bereich 38 mit P-Leitung innerhalb
der Halbleiterschicht 12 mit N-Leitung ausgebildet. Während oder nach der Diffusion des Bereiches 38 in der Halbleiterschicht
12 wird eine Oxydschicht 41 über dem ersten Oberflächenbereich
28 gemäss Fig. 7 wieder aufgebaut.
Als weiterer Verfahrensschritt wird nunmehr eine neue Maske
40 aus einem durch Licht fixierbaren Deckmaterial aufgebracht,
die Öffnungen 42- und 44 aufweist, innerhalb welcher die Oxydbereiche
43 und 41 über dem vorgesehenen Quell- und Senkenbereich
freiliegen. Ebenso wie beim Aufbringen der Maske 36 gemäss Fig. 5 ist auch das Aufbringen der zweiten Maske 40
bezüglich der Ausrichtung unkritisch. Die Oxydbereiche 41 und 43 werden durch die Verwendung z.B. von Fluorwasserstoff als
Vorbereitung für eine vorohmische Diffusion zur Ausbildung eines N+-Bereiches freigelegt. Nachdem die Maske 40 entfernt ■
ist, wird durch den zweiten und dritten Oberflächenbereich ■gemäss Fig. 8 eine Störstellendiffusion, z.B. mit Phosphor,
ausgeführt, um einen N-leitenden Bereich zu schaffen. Durch · '
- 7 - diese
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M65P-302
diese vorohmische Diffusion werden der Quellt) er ei cn und der
■ Senkenbereich 48 mit N+-Leitung des Feldeffekttransistors ausgebildet.
Diese Bereiche 46 und 48 verhindern, dass sich die Schicht 12 mit N-Leitung in ein P-leitendes Material umwandelt,
wenn eine Metallisation mit P-Leitung, z.B. in Form von Aluminium, zur Ausbildung der Elektroden der Halbleiteranordnung
aufgebracht wird. Diese vorohmische Diffusion für eine !^+-Leitung des Quell- und Senkenbereiches wird zweckmässigerweise
bei ungefähr einer Temperatur von 1 0000C für eine Zeitdauer
von ungefähr 20 Minuten ausgeführt» Diese Diffusion steht
im Gegensatz zu der Diffusion des ersten bzw. Torbereiches 38, der durch eine Diffusion gebildet wird, die etwa zwei bis zweieinhalb
Stunden bei einer Temperatur von ungefähr 1 150 C dauert.
Indem die vorohmische Diffusion in einer oxydierenden Atmosphäre ausgeführt wird, entsteht eine sehr dünne Oxydschicht.
51 auf den Oberflächen der Bereiche 46 und 48 mit ^+-Leitung,
wie dies in Fig. 8 angedeutet ist. Während der zwei- bis zweieinhalbstündigen Diffusion für den Torbereich 38 bildet sich
eine wesentlich dickere Oxydschicht 41 über diesem Bereich aus (siehe Fig. 7).
Anschliessend wird eine neue Maske 53 aus einem durch Licht
fixierbaren Deckmaterial auf der Oxydfläche des Halbleiteraufbaus gemäss Fig. 9 aufgebracht und mit Hilfe eines Ätzmittels,
z.B. Fluorwasserstoff, die Teile der dünnen Oxydschicht
51 über den Bereichen 46 und 48 mit N+-Leitung sowie ein Teil der Oxydschicht 41 über dem Torbereich 38 mit P-Leitung wieder
entfernt. Durch das Entfernen der Oxydschicht ist es möglich, anschliessend eine gut leitende elektrische Kontaktverbindung
mit dem Torbereich 38, dem Quellbereich 46 und dem Senkenbereich 48-herzustellen.
In Fig. 10 ist der Halbleiteraufbau nach dem Entfernen der
Maske 53 und nach dem Aufbringen der Metallelektroden 5^» 56
und 58 dargestellt, welche die erwähnte elektrische Kontaktverbindung
zum Tor-, Quell- und Senkenbereich herstellen.
- 8 - Vorausgehend
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• M65P-302
Vorausgehend wurde das Herstellungsverfahren für einen Feldeffekttransistor
mit einem Quell- und Senkenbereich 46 und 48 mit IT+-Leitung beschrieben, bei dem diese Bereiche von dem
Torbereich 38 mit P-Leitung um gleiche Abstände entfernt angeordnet
sind.
Auf Grund der geringeren Abstände des Torbereichs vom Quellbereich
sowie des Hörbereichs vom Senkenbereich, die durch das Verfahren gemäss der Erfindung möglich sind, kann man
einen Feldeffekttransistor für wesentlich höhere Frequenzen als bisher herstellen. Ausserdem haben die nach dem vorausgehend
beschriebenen Verfahren hergestellten Feldeffekttransistoren eine höhere Stromaufnahmefähigkeit und eine grössere
Durchbruchspannung zwischen der Quelle und der Senke gegenüber nach bekannten Verfahren hergestellten Feldeffekttransistoren.
Da die Masken, nachdem die Öffnungen in der Oxydschicht für den Tor-, Quell- und Senkenbereich festgelegt sind,
wesentlich grössere Öffnungen haben können als dem Bereich der Oxydschicht entspricht, die entfernt werden soll, ist eine
Fehlausrichtung der jeweiligen Maske innerhalb eines vergleichsweise sehr grossen Toleranzbereiches unkritisch, wobei
trotzdem Halbleiteranordnungen höchster Präzision geschaffen werden können.
Das Merkmal der Erfindung, dass die öffnungen'in der Oxydschicht
über den Tor-,Quell- und Senkenbereichen zur selben Zeit ausgeführt werden, führt zu einer wesentlich höheren
Ausbeute. Bei bekannten Verfahren ist das genaue Ausrichten der öffnungen in der Oxydschicht für die Quell- und Senkenbereiche
bezüglich des zuvor hergestellten Torbereiches äusserst kritisch. Sobald sich eine Fehlausrichtung der Öffnungen für ·
den Quell- und Senkenbereich bezüglich des Torbereiches ergibt, ist die Halbleiterscheibe nicht mehr zu gebrauchen und das Verfahren
muss von neuem begonnen werden. Im Gegensatz zu diesem Nachteil, der der bekannten Technik anhaftet, ist bei der
- 9 -■'■■■ Erfindung
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M65P-5O2
Erfindung ' der erste Maskierungsschritt der kritischste während
des ganzen Herstellungsverfahrens. Wenn dieser Schritt nicht so ausgeführt werden kann, dass die Öffnungen für den
Quell-, Tor- und Senkenbereich genau aufeinander ausgerichtet sind, dann kann zu diesem Zeitpunkt des Herstellungsverfahrens
dieser Schritt wiederholt werden, ohne dass dabei das Halbleitermaterial unbrauchbar wird. Damit bietet die Erfindung
die Möglichkeit, die Herstellungskosten bei gleichzeitig erhöhter Ausbeute erheblich zu verringern, wobei dies von besonderer Bedeutung bei der Herstellung von Halbleiteranordnungen
mit besonders kleinen geometrischen Abmessungen und für hohe Frequenzen ist.
Das beschriebene Verfahren gemäss der Erfindung ist nicht auf die Herstellung von Feldeffekttransistoren begrenzt. Es kann
vielmehr auch für die Herstellung von bipolaren Transistoren Verwendung finden. Häufig ist es wünschenswert, den Basisanschluss
eines bipolaren Transistors in einem genauen Abstand von dem Emitteranschluss anzuordnen. So könnten z.B. bei der
Abbildung gemäss Fig. 10 die Elektroden 56 und 58 den Basisanschluss
und die Elektrode 54- den Emitteranschluss darstellen,
wenn dieser Halbleiteraufbau als bipolarer Transistor verwendet
werden soll. Selbstverständlich bestehen offensichtliche
Unterschiede im Herstellungsverfahren eines bipolaren Transistors und eines Feldeffekttransistors. Der bipolare Transistor
benötigt eine bestimmte Basisbreite, wogegen der Feldeffekttransistor oder unipolare Transistor eine davon verschiedene
Kanalbre it e benötigt.
Das Verfahren gemäss der Erfindung ist auch nicht auf Diffusionsverfahren
begrenzt j vielmehr können, so bald ein oder mehrere Oberflächenbereiche auf dem Halbleiterkörper durch
den ersten Schritt festgelegt sind, auch andere Arbeitsschritte durch diese Oberflächenbereiche oder an diesen ausgeführt werden.
Z.B. kann es wünschenswert sein, einen Schottky1sehen
- 10 - Grenzschicht
009828/1048
■ : M65P-302
Grenzschicht-PN-Übergang an der Oberfläche eines freigelegten
Bereiches auszubilden, wobei dieser (xrenzschicht-PlT-Ubergang
z.B. durch eine Kontaktierung des freiliegenden Bereiches mit
Platinsilicid (PtSi) geschaffen werden kann.
Eine andere Alternative zum Diffusionsprozess zur Ausbildung
aktiver Bereiche stellt ein Verfahren zum Einimpfen von Ionen
dar, bei dem hochenergetische Ionen, z.B. Borionen, in Anwesenheit
eines elektrischen Feldes beschleunigt werden. Diese Ionen
dringen in die zuvor erwähnten freiliegenden Oberflächenberei- " ehe ein und formen somit die aktiven Bereiche.
Es kann auch möglich sein, dass es wünschenswert ist, einen
sehr guten ohmischen Kontakt an einem oder mehreren der" freigelegten Oberflächenbereiche anzubringen und diese Bereiche
bezüglich ihrer Leitfähigkeit nicht zu verändern. Dies ist durch das Verfahren gemäss der Erfindung ohne weiteres möglich,
da es nämlich völlig gleichgültig ist, in welcher Art der freiliegende Bereich bearbeitet wird.
Es ist auch offensichtlich, dass die Diffusionsmaske nicht
auf eine Oxydmaske begrenzt sein muss, vielmehr können auch
andere Materialien, wie z.B. Siliziumnitrid, hierfür Verwendung finden.
Selbstverständlich können auch Halbleiteranordnungen nach dem
Verfahren gemäss der Erfindung aufgebaut sein, bei welchen nur zwei ausgewählte Oberflächenbereiche anfänglich bezüglich
ihrer Position festgelegt und anschliessend für weitere Halbleiterbearbeitungsverfahren freigelegt werden. Für einen Transistor könnte z.B. lediglich der Abstand zwischen dem Basis-
und dem Emitterbereich gemäss der Erfindung festgelegt werden,'
wogegen der Kollektorbereich von einem Teil des Halbleiter-Basismaterials
gebildet werden kann.
- 11 - Pat ent anSprüche
0 09828/1046
Claims (2)
- Verfahren zur Herstellung einer Halbleiteranordnung, ■ wobei auf der Oberfläche einer Halbleiterscheibe eine Deckschicht angebracht wird, dadurch g e k e η η ζ e i c h η e t, dass ausgewählte Bereiche der Deckschicht (14) gleichzeitig entfernt und dadurch erste, zweite und dritte Oberflächenbereiche auf der Halbleiterschicht (12) gebildet werden, durch welche anschliessend eine Störstellendiffusion erfolgt, dass eine Störstellendiffusion für den einen Leitfähigkeitstyp durch den ersten Oberflächenbereich erfolgt, während der zweite und dritte Oberflächenbereich durch eine Maskierung abgedeckt und , durch die Störstellendiffusion nicht beeinflusst wird, und dass anschliessend der ,erste Oberflächenbereich durch eine Maskierung abgedeckt wird und eine Störstellendiffusion für den entgegengesetzten Leitfähigkeitstyp durch den zweiten und dritten Oberflächenbereich in der Halbleiterschicht erfolgt, um einen zweiten und dritten Diffusionsbereich zu schaffen, der um gleiche Abstände vom ersten Diffusionsbereich entfernt ist.
- 2. Verfahren nach Anspruch 1, dadurch g e k e η η ζ e i c h η e t, dass der erste, zweite und dritte Oberflachenbereich mit einer Metallisation versehen wird, um2~8/21(H6Μ65Ρ-3Ο2dadurch einen elektrischen Kontaktanschluss an den ersten, zweiten und dritten Diffusionsbereich zu schaffen.3· Verfahren nach Anspruch 1 oder 2, dadurch ge k e η η ze i c h η e t, dass die Deckschicht (14) durch eine Oxydierung der Oberfläche der Halbleiterschicht unter Bildung eines Siliziumoxyds hergestellt, wird, dass das Maskieren des ersten, zweiten und dritten Oberflächenbereichs durch das Aufbringen einer durch Licht fixierbaren Deckschicht auf ausgewählte Bereiche der Siliziumoxydschicht erfolgt, um die bedeckten Teile zu schützen, während die freiliegende Oxydschicht des erstenj zweiten und dritten Oberflächenbereichs zu verschiedenen Zeiten entfernt wird, und dass-die Störstellendiffusion durch den jeweils freigelegten ersten, zweiten oder dritten Oberflächenbereich erfolgt, wodurch erste, zweite und • dritte Diffusionsbereiche geschaffen werden.M-, Verfahren nach Anspruch 3> dadurch gekennzeichnet, dass die über dem ersten, zweiten und dritten Oberflächenbereich liegende Siliziumoxydschicht mit einem Ätzmittel entfernt wird, das für eine solche Zeitdauer auf die über dem ersten, zweiten oder dritten Oberflächenbereich liegende Oxydschicht einwirkt, dass diese entfernt wird, dass jedoch die Zeitdauer nicht ausreicht, um die Siliziumoxydschicht von den übrigen Oberflächenteilen der Halbleiterschicht zu entfernen.009828/1046- 13 -Lee rs ei te
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0005185A1 (de) * | 1978-05-01 | 1979-11-14 | International Business Machines Corporation | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen |
DE4006478A1 (de) * | 1990-03-02 | 1991-09-05 | Klaus Wolf | Hilfsgeraet zum betaetigen von absperrschiebern |
DE19718861A1 (de) * | 1996-04-30 | 1998-11-05 | Weiss Gmbh & Co Leonhard | Teleskop-Bagger |
Families Citing this family (19)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3648127A (en) * | 1970-09-28 | 1972-03-07 | Fairchild Camera Instr Co | Reach through or punch{13 through breakdown for gate protection in mos devices |
US3719535A (en) * | 1970-12-21 | 1973-03-06 | Motorola Inc | Hyperfine geometry devices and method for their fabrication |
US3776786A (en) * | 1971-03-18 | 1973-12-04 | Motorola Inc | Method of producing high speed transistors and resistors simultaneously |
DE2157633C3 (de) * | 1971-11-20 | 1980-01-24 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Verfahren zum Herstellen von Zonen einer monolithisch integrierten Festkörperschaltung |
US3800412A (en) * | 1972-04-05 | 1974-04-02 | Alpha Ind Inc | Process for producing surface-oriented semiconducting devices |
JPS524426B2 (de) * | 1973-04-20 | 1977-02-03 | ||
US3919005A (en) * | 1973-05-07 | 1975-11-11 | Fairchild Camera Instr Co | Method for fabricating double-diffused, lateral transistor |
US3979230A (en) * | 1973-10-30 | 1976-09-07 | General Electric Company | Method of making isolation grids in bodies of semiconductor material |
US3953875A (en) * | 1974-01-02 | 1976-04-27 | Motorola, Inc. | Capacitor structure and circuit facilitating increased frequency stability of integrated circuits |
US3966515A (en) * | 1974-05-17 | 1976-06-29 | Teledyne, Inc. | Method for manufacturing high voltage field-effect transistors |
FR2282162A1 (fr) * | 1974-08-12 | 1976-03-12 | Radiotechnique Compelec | Procede de realisation de dispositifs semiconducteurs |
DE2453134C3 (de) * | 1974-11-08 | 1983-02-10 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Planardiffusionsverfahren |
US4153487A (en) * | 1974-12-27 | 1979-05-08 | Tokyo Shibaura Electric Co., Ltd. | Method of manufacturing intergrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
US4058419A (en) * | 1974-12-27 | 1977-11-15 | Tokyo Shibaura Electric, Co., Ltd. | Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
US4151019A (en) * | 1974-12-27 | 1979-04-24 | Tokyo Shibaura Electric Co., Ltd. | Method of manufacturing integrated injection logic semiconductor devices utilizing self-aligned double-diffusion techniques |
US4018627A (en) * | 1975-09-22 | 1977-04-19 | Signetics Corporation | Method for fabricating semiconductor devices utilizing oxide protective layer |
US4135954A (en) * | 1977-07-12 | 1979-01-23 | International Business Machines Corporation | Method for fabricating self-aligned semiconductor devices utilizing selectively etchable masking layers |
US4219369A (en) * | 1977-09-30 | 1980-08-26 | Hitachi, Ltd. | Method of making semiconductor integrated circuit device |
US4443932A (en) * | 1982-01-18 | 1984-04-24 | Motorla, Inc. | Self-aligned oxide isolated process and device |
-
1968
- 1968-11-29 US US779967A patent/US3560278A/en not_active Expired - Lifetime
-
1969
- 1969-11-26 NL NL696917810A patent/NL142526B/xx unknown
- 1969-11-28 DE DE19691959895 patent/DE1959895A1/de active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0005185A1 (de) * | 1978-05-01 | 1979-11-14 | International Business Machines Corporation | Verfahren zum gleichzeitigen Herstellen von Schottky-Sperrschichtdioden und ohmschen Kontakten nach dotierten Halbleiterzonen |
DE4006478A1 (de) * | 1990-03-02 | 1991-09-05 | Klaus Wolf | Hilfsgeraet zum betaetigen von absperrschiebern |
DE4006478C2 (de) * | 1990-03-02 | 1999-02-18 | Klaus Wolf | Hilfsgerät zum Betätigen von Absperrschiebern |
DE19718861A1 (de) * | 1996-04-30 | 1998-11-05 | Weiss Gmbh & Co Leonhard | Teleskop-Bagger |
DE19718861C2 (de) * | 1996-04-30 | 2000-06-08 | Weiss Gmbh & Co Leonhard | Bagger, insbesondere Teleskop-Bagger |
Also Published As
Publication number | Publication date |
---|---|
NL6917810A (de) | 1970-06-02 |
US3560278A (en) | 1971-02-02 |
NL142526B (nl) | 1974-06-17 |
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