DE19704996A1 - Verfahren zur Herstellung von IGBT-Bauteilen - Google Patents
Verfahren zur Herstellung von IGBT-BauteilenInfo
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von
IGBT-Bauteilen der im Oberbegriff des Anspruchs 1 genannten Art,
sowie auf die sich bei diesem Verfahren ergebende Struktur.
Bipolare Transistoren mit isoliertem Gate (IGBT) sind gut be
kannt und eine typische Struktur sowie ein Verfahren zur Her
stellung eines IGBT-Bauteils ist in dem britischen Patent
2243952 beschrieben. Die Kanallange bei derartigen Bauteilen ist
typischerweise diejenige, die durch einen Kanal-Eintreibschritt
von Bor mit einer Implantationsdosis von 6 E15 pro cm²
gefolgt von einem Eintreibvorgang für ungefähr 120 Minuten und
eine darauffolgende Arsenquellen-Implantation bei 3 E15 pro
cm² und einem Eintreibvorgang bei ungefähr 975°C erzeugt
wird. Dieses Verfahren hat kommerziell anwendbare IGBT-Bauteile
mit vorgegebenen Durchlaßspannungsabfällen und Schaltleistungs
verlusten ergeben. Derartige Bauteile werden von der Fa. Inter
national Rectifier Corporation, El Segundo, Kalifornien, USA,
hergestellt.
Es ist immer wünschenswert, den Durchlaßspannungsabfall eines
IGBT-Bauteils zu verringern und dessen Schaltleistungsverlust zu
verkleinern, wobei der sichere Betriebsbereich (SOA) vergrößert
werden soll. Es ist weiterhin wünschenswert, die Minoritäts
trägerlebensdauer zu verringern ("Lebensdauerverkürzung"), um
die Schaltgeschwindigkeit des IGBT-Bauteils dadurch zu vergröß
ern, daß die Lebensdauer der Minoritätsträger in dem Silizium
verringert wird. Obwohl eine Elektronenbestrahlung verwendet
werden kann, um die Minoritätsträgerlebensdauer zu verringern,
muß die Dosis, mit der das IGBT-Bauteil bestrahlt werden kann,
kleiner als 4 Megarad sein, um ein "Rückschalten" zu vermeiden,
und diese Dosis beträgt typischerweise weniger als 3 Megarad.
Weiterhin kann die Wirkung der Bestrahlung bei den zur Befesti
gung von Halbleiterchips verwendeten Temperaturen durch Wärme
einwirkung aufgehoben werden. Das Bauteil muß daher nachfolgend
bei niedrigeren Temperaturen verlötet werden, um diese Wärme
einwirkung zu vermeiden, was den Zusammenbauvorgang komplizier
ter macht. Daher wird eine Dotierung mit einem Schwermetall, wie
z. B. Platin oder Gold, zur Lebensdauerverkürzung bevorzugt.
Eine Dotierung mit Schwermetall vergrößert jedoch den scheinba
ren spezifischen Widerstand in dem aktiven Bereich zwischen
Basisbereichen.
Der Erfindung liegt die Aufgabe zugrunde, ein IGBT-Halbleiter
bauteil der eingangs genannten Art zu schaffen, bei dem eine
erhebliche Verringerung des Durchlaßspannungsabfalls und eine
Verbesserung des SOA erreicht wird, wobei weiterhin eine Elek
tronenbestrahlung mit höheren Dosen ohne Rückschalten ermöglicht
wird und es weiterhin möglich ist, eine Schwermetalldotierung in
einem IGBT-Bauteil ohne Vergrößerung des Durchlaßspannungsab
falls gegenüber einem vergleichbaren elektronenbestrahlten IGBT-
Bauteil zu verwenden.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen
Merkmale gelöst.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung
ergeben sich aus den Unteransprüchen.
Die vorliegende Erfindung verringert die Kanallänge der Kanäle
einzelner Zellen eines zellenförmigen IGBT-Bauteils dadurch, daß
die Kanal-Eintreibzeit von den üblichen 120 Minuten bei 1175°C
auf zwischen 60 und 90 Minuten bei 1175°C verringert wird. Das
Verfahren ermöglicht dann auch die Verwendung einer höheren
Minoritätsträger-Lebensdauerverkürzungs-Elektronenbestrahlungs
dosis von 4 Megarad anstelle der bekannten 3 Megarad, um den
Schaltleistungverlust zu verbessern, während der SOA lediglich
um einen kleinen Wert verringert wird. Die Bauteil-Source wird
dann durch eine Arsen-Source gebildet, die bei 3 E15 implantiert
wird, gefolgt von einer Temperung- oder Wärmebehandlungstempera
tur von mehr als ungefähr 975°C. Das neue Verfahren verringert
den Durchlaßspannungsabfall oder alternativ die Schaltgeschwin
digkeit um ungefähr 20%. Der SOA wird dann um lediglich 21
Mikrosekunden auf 16 Mikrosekunden verringert, was gut innerhalb
der garantierten Standzeit für kommerzielle IGBT-Bauteile liegt.
Alternativ verringert die vorliegende Erfindung den Durchlaß
spannungsabfall und den Schaltverlust durch Vergrößern der An
reicherungsdiffusionszeit auf 12 Stunden und durch Verringern
der Kanaleintreibzeit von 2 Stunden auf eine Stunde. Dieses Ver
fahren ermöglicht in gleicher Weise die Verwendung einer höheren
Lebensdauer-Verkürzungs-Elektronenbestrahlungsdosis von ungefähr
5-6 Megarad für ein IGBT-Bauteil für 1200 Volt und einer Dosis
von ungefähr 6,4 bis 16 Megarad für ein IGBT-Bauteil mit 600
Volt. Das Verfahren ermöglicht weiterhin die Verwendung von eine
höhere Temperatur zulassenden Lebensdauerverkürzungs-Platin
diffusion.
Gemäß der vorliegenden Erfindung wird ein Leistungshalbleiter
bauteil dadurch hergestellt, daß Träger eines ersten Leitungs
typs in die freiliegende Oberfläche eines dünnen Halbleiter
chips des ersten Leitungstyps eingeführt werden. Die Träger
werden bis zu einer ersten Tiefe in das Substrat eindiffundiert,
um einen Bereich mit vergrößerter Konzentration zu bilden. Eine
erste Maskenschicht mit Öffnungen, die über dem Bereich der ver
größerten Leitfähigkeit liegen, wird gebildet, und eine erste
vorgegebene Konzentration von Trägern eines zweiten Leitungstyps
entgegengesetzt zu dem ersten Leitungstyp wird durch die Öffnun
gen auf die Chipoberfläche aufgebracht. Ein dünnes Gate-Dielek
trikum und eine leitende Gate-Elektrode werden über zumindest
Teilen der Oberfläche des Bereiches mit vergrößerter Konzentra
tion ausgebildet. Eine zweite Maskenschicht mit darin ausgebil
deten Öffnungen wird ausgebildet. Die Öffnungen umgeben die Po
sitionen der jeweiligen Öffnungen der ersten Maskenschicht und
sind zumindest benachbart zu diesem, und sie sind durch jeweili
ge Bereiche des dünnen Gate-Dielektrikums begrenzt. Eine zweite
vorgegebene Konzentration von Trägern des zweiten Leitungstyps,
die kleiner als die erste vorgegebene Konzentration ist, wird
durch die Öffnungen der zweiten Maske eingeführt. Die Träger der
ersten und zweiten vorgegebenen Konzentration werden dann bei
ungefähr einer Temperatur von 1175°C für eine Zeit diffundiert,
die von 60 bis 90 Minuten reicht. Die Träger der ersten vorge
gebenen Konzentration bilden einen Hauptbereich mit relativ
hoher Konzentration, und die Träger des die zweite vorgegebene
Konzentration aufweisenden Kanalbereichs bilden einen eine re
lativ niedrige Konzentration aufweisenden Kanalbereich, der den
Hauptbereich mit relativ hoher Konzentration umgibt und unter
dem dünnen Gate-Dielektrikum liegt. Eine hohe Konzentration von
Trägern des ersten Leitungstyps wird durch die Öffnungen der
zweiten Maske eingeführt und eindiffundiert, um flache Source-
Bereiche zu bilden. Die flachen Source-Bereiche diffundieren
seitlich, so daß sie unter dem dünnen Gate-Dielektrikum liegen
und die Innenkante des die niedrige Konzentration aufweisenden
Kanals begrenzen. Eine Source-Elektrode wird auf den Source-
Bereichen ausgebildet, und zwar ebenso wie eine Drain-Elektrode,
die elektrisch mit dem Chip verbunden wird.
Gemäß diesem Grundgedanken der vorliegenden Erfindung kann eine
weitere Maskenschicht vor dem Schritt der Einführung der Träger
des ersten Leitungstyps gebildet werden. Die erste Maskenschicht
weist Öffnungen auf, durch die hindurch die Träger des ersten
Leitungstyps in die freiliegende Oberfläche des Chips eingeführt
werden.
Die Träger des ersten Leitungstyps, die in die freiliegende
Oberfläche des Chips eingeführt werden, können bis zu einer ab
schließenden Tiefe eindiffundiert werden, die durch eine Diffu
sion bei ungefähr 1175°C für ungefähr 12 Stunden erreicht wird.
Die Trägerlebensdauer des Chips kann verkürzt werden. Der fer
tiggestellte Chip kann einer Strahlungsdosis von ungefähr 4 Me
garad oder einer Dosis von ungefähr 5 bis 16 Megarad ausgesetzt
werden.
Schwermetallatome können in den Chip eindiffundiert werden, um
die Trägerlebensdauer zu verkürzen. Die Schwermetallatome können
Platinatome sein, die bei einer Temperatur von ungefähr 955°C
oder bei einer Temperatur von ungefähr 960°C bis 970°C ein
diffundiert werden. Die Schwermetallatome können alternativ
Goldatome sein.
Durch die vorliegende Erfindung wird ein IGBT mit verringerter
Kanallänge oder einem tieferen angereicherten Konzentrationsbe
reich geschaffen, wodurch VCE,ON verbessert und der Schalt
leistungsverlust verringert wird.
Die Erfindung wird im folgenden anhand von in der Zeichnung
dargestellten Ausführungsbeispielen noch näher erläutert.
In der Zeichnung zeigen:
Fig. 1 eine Draufsicht auf die Siliziumoberfläche eines
zellenförmigen IGBT-Bauteils,
Fig. 2 eine Querschnittsansicht nach Fig. 1 entlang der
Schnittlinien 2-2, die den aktiven Bereich von
mehreren Zellen des zellenförmigen IGBT zeigt,
und
Fig. 3 eine vergrößerte Ansicht des Kanalbereiches
einer Hälfte einer der Zellen nach Fig. 2, so
wohl für ein bekanntes Bauteil als auch für ein
Bauteil gemäß der Erfindung.
Es wird zunächst auf die Fig. 1 und 2 Bezug genommen, in
denen ein Teil des aktiven Bereiches eines typischen IGBT-
Bauteils gezeigt ist. Lediglich wenige der großen Anzahl von
hexagonalen oder sechseckigen Zellen in dem IGBT-Bauteil sind
gezeigt. Das IGBT-Bauteil umfaßt eine Siliziumscheibe 10 mit
einem P⁺-Substrat 11, einer dünnen N⁺-Pufferschicht 12 und
einer die Grenzschichten aufnehmenden N⁻-Epitaxialschicht 13
sowie eine Vielzahl von mit Abstand voneinander angeordneten
Basisbereichen 14, 15 und 16 vom P-Leitungstyp, die vorzugsweise
eine polygonale Topologie aufweisen und die jeweilige ringförmi
ge Source-Bereiche 17, 18 bzw. 19 enthalten. Der Oberflächen
bereich zwischen dem Außenumfang jeder Source 17, 18 und 19 und
dem Außenumfang der jeweiligen Basisbereiche 14, 15 bzw. 16
definiert jeweilige ringförmige invertierbare Kanalbereiche.
Die invertierbaren Kanalbereiche sind durch eine vieleckige
Maschenanordnung von Gateoxyd 20 bedeckt, das seinerseits von
einer Polysilizium-Gateschicht 21 bedeckt ist. Die Gateschicht
21 ist durch eine Niedrigtemperaturoxyd- ("LTO"-) Isolierschicht
22 abgedeckt. Ein Aluminiumemitterkontakt 23 wird dann über dem
LTO 22 ausgebildet, und ein Kollektorkontakt 24 wird mit der
Unterseite der Substratschicht 11 verbunden.
Bei bekannten Verfahren, beispielsweise bei dem, wie es in dem
o.g. britischen Patent beschrieben ist, weist die in Fig. 2
gezeigte Halbleiterscheibe ebene parallele obere und untere
Oberflächen und ein Substrat 11 aus einem mit Bor dotiertem
P⁺-Material mit einer Dicke von beispielsweise 0,38 mm
(15mil) auf. Das P⁺-Material wird bis zu einem spezifischen
Widerstand von beispielsweise weniger als ungefähr 0,02 Ohm-
Zentimeter dotiert. Eine dünne epitaxial aufgewachsene N⁺-
Schicht 12 wird über dem P⁺-Substrat 11 aufgewachsen. Der
Bereich 12 könnte weiterhin ein Bereich sein, der in das
Substrat 11 eindiffundiert wird oder er könnte durch direktes
Halbleiterplättchen-Verbinden ausgebildet werden.
Eine zweite Epitaxialschicht, die den Haupt-Spannungssperr
bereich des Bauteils bildet, ist die N⁻-Schicht 13, in der
alle diffundierten Grenzschichten ausgebildet werden und die
typischerweise mit Phosphor dotiert ist.
Der erste Verarbeitungsschritt der Halbleiterscheibe 10 besteht
in der Ausbildung einer (nicht gezeigten) dünnen Oxydschicht mit
einer Dicke von beispielsweise ungefähr 400 Angström. Ein üb
liches Photolackmaterial wird auf die obere Oberfläche der Oxyd
schicht aufgebracht und mit einem maschenförmigen Muster ver
sehen. Der freiliegende Teil der dünnen Oxydschicht wird dann
fortgeätzt und führt zu der Bildung einer Vielzahl von recht
winkligen Oxydinseln. Phosphor wird dann durch das Oxyd-Fenster
muster hindurch in das Silizium implantiert, wobei der Photo
lack zur Maskierung der Implantation der Atome verwendet wird.
Als Beispiel wird die Phosphorimplantation bei einer Beschleu
nigungsenergie von ungefähr 120 kev und bei einer bevorzugten
Dosis von ungefähr 3 E12 ausgeführt, obwohl die Dosis im Bereich
zwischen 2 E12 und 7 E12 liegen kann. Alternativ wird das Oxyd
nicht geätzt und das Phosphor wird mit einer höheren Energie
durch das dünne Oxyd in das Silizium implantiert.
Als eine weitere Alternative wird eine gleichförmige Deck-Im
plantation von Phosphor zunächst auf die rohe Siliziumoberfläche
über die aktiven Bereiche des Chips vor dem Aufwachsen der
dünnen Oxydschicht aufgebracht.
Nach dem Abstreifen des Photolackes wird die Phosphorimplanta
tion als nächstes tief unter die Oberfläche des N⁻-Bereiches
13 eingetrieben, um einen ultratiefen N⁺-"Anreicherungs"-
Bereich 30 zu bilden. Bei den bekannten Verfahren folgt auf die
anfängliche ultratiefe N⁺-"Anreicherungs"-Implantation eine
sehr lange Eintreibzeit, typischerweise von ungefähr 8 Stunden.
In dem nächsten Schritt des Verfahrens wird eine Oxydschicht
über der Oberfläche der Halbleiterscheibe aufgewachsen, und eine
Photolackschicht wird darüber abgeschieden und dann mit einem
geeigneten Muster versehen, um Fenster zu bilden. Das Oxyd und
das darunterliegende dünne Oxyd werden dann durch die mit Ab
stand voneinander angeordneten Fenster in dem Photolack geätzt,
um die Siliziumoberfläche freizulegen. Danach wird der Photo
lack entfernt und eine starke Bor-Dosis wird tief in die frei
liegenden Siliziumoberflächenbereiche implantiert, um die tiefen
zentralen Hauptteile der Bereiche 14, 15 und 16 in Fig. 2 zu
bilden. Als Beispiel wird die Bor-Implantation bei einer Be
schleunigungsspannung von ungefähr 50 kev mit einer Dosis von
ungefähr 6 E15 ausgeführt. Nach dem Implantationsschritt erfolgt
bei dem üblichen Verfahren ein kurzes anfängliches Eintreiben
der Implantation, typischerweise in trockenem Stickstoff plus
1% Sauerstoff, um ein anfängliches Eintreiben von 1-2 Mikrome
tern zu erzielen.
Danach werden Oxydsegmente über den P+-Bereichen 14, 15 und 16
aufgewachsen. Die P⁺-Bereiche werden anfänglich für eine kurze
Tiefe eingetrieben, um eine wesentliche Verarmung des Ober
flächenbors während des Wachstums dieser Oxydsegmente zu vermei
den. Eine Photolackschicht wird dann über der Oberfläche abge
schieden und mit einem derartigen Muster versehen, daß ein
Fenstermuster gebildet wird, durch das das gesamte Oxyd mit
Ausnahme des über den P⁺-Bereichen 14, 15 und 16 liegenden
Oxyds fortgeätzt wird. Die Photolackschicht wird nachfolgend
entfernt, und eine dünne Gate-Oxydschicht 20 wird über den ge
samten freiliegenden aktiven Bereich der Halbleiterscheibe
aufgewachsen.
Eine Polysiliziumschicht 21 wird dann über der Halbleiterscheibe
abgeschieden, und eine Photolackschicht wird dann über dem
Polysilizium abgeschieden. Der Photolack wird dann gemäß einem
weiteren Maskierungsschritt mit einem Muster versehen, wodurch
Öffnungen gebildet werden, und er wird als eine Maske zum Ätzen
des Polysiliziums verwendet, wodurch Fenster oberhalb der Gate-
Oxydschicht 20 gebildet werden. Danach wird die Gate-Oxydschicht
geätzt, wodurch die verbleibenden Polysilizium-Maschenbereiche
und die Oberfläche des Siliziumsubstrats freigelegt werden, und
Bor wird durch die Diffusionsfenster hindurch implantiert. Die
Bor-Dosis beträgt hier ungefähr E 13 bei 50 kev, d. h. wesent
lich niedriger als die starke Bor-Dosis. Diese Bor-Dosis
vereinigt sich nach der Diffusion mit dem die höhere Dosis auf
weisenden Bor-Bereich und bildet einen eine niedrige Konzentra
tion aufweisenden Kanalbereich 14a, 15a und 16a vom P⁻-Lei
tungstyp, wobei diese Kanäle die P⁺-Hauptteile 14, 15 und 16,
die durch die eine höhere Konzentration aufweisenden Implanta
tionen erzeugt wurden, umgeben und flacher als diese sind. Diese
Bereiche werden dann typischerweise für ungefähr 2 Stunden bei
1175°C eingetrieben, um eine Tiefe von ungefähr 4,5 Mikrometern
zu erreichen. Somit werden leichter dotierte Bor-Bereiche 14a,
15a und 16a, die ringförmige Bereiche sind, in Fig. 2 gebildet,
obwohl es klar ist, daß an den Stellen, an denen diese Bereiche
die P⁺-Bereiche 14, 15 und 16 überlappen, sie miteinander
verschmelzen.
Die flachen "Schelf"- oder Randbereiche 14a, 15a und 16a vom
P⁻-Leitungstyp, die die tiefen P+-Bereiche 14, 15 und 16
umgeben, sind leicht dotierte Kanalbereiche, die sich unter das
Gate-Oxyd erstrecken.
Es ist zu erkennen, daß bei jedem Eintreibvorgang, unter Ein
schluß des P⁻-Eintreibens, alle Grenzschichten sich weiter
tiefer bewegen. Der N⁻-Bereich 30 bewegt sich in einem
geringeren Ausmaß, und die P⁺-Bereiche 14, 15 und 16 bewegen
sich in einem etwas größeren Ausmaß. Es ist weiterhin für den
Fachmann bekannt, daß, während sich die Diffusionen in die Tiefe
bewegen, sie sich auch seitlich bewegen, wodurch die flachen
Diffusionen 14a, 15a und 16a schließlich unter das Gate-Oxyd
diffundieren.
Die Oberfläche wird dann in geeigneter Weise entglast, und Ar
sen-Atome werden beispielsweise bei 50 kev mit einer Dosis von
3 E15 implantiert und beispielsweise bei einer Temperatur von
975°C für ungefähr 120 Minuten eingetrieben, um die ringförmi
gen N++-Source-Bereiche 17, 18 und 19 zu bilden.
Danach wird ein Zwischenschicht-Siliziumdioxyd- oder LTO-Uberzug
22 über der Oberfläche des Chips ausgebildet und dann mit einer
Photolackschicht beschichtet, die photolithographisch mit einem
Muster versehen wird, um eine Kontaktmaskenöffnung zu bilden.
Die durch die Öffnungen in dem Photolack freiliegende Oberfläche
wird dann in geeigneter Weise geätzt, um die darunterliegenden
inneren Umfangsbereiche der N++-Source-Bereiche 17,18 und 19
und den zentralen Hauptteil der P+-Bereiche 14, 15 und 16
freizulegen. Nach der Entfernung des Photolackes wird dann eine
nachfolgend abgeschiedene Aluminiumschicht photolithographisch
mit einem Muster versehen und geätzt, um (nicht gezeigte)
Source- und Gate-Elektroden zu bilden. Die Aluminium-Emitter-
Elektrode 23 ist eine kontinuierliche Elektrode, die elektrisch
jede Zelle parallelschaltet und jeden der P⁺-Hauptbereiche und
den Innenumfang ihrer jeweiligen ringförmigen N++-Source-
Bereiche kurzschließt.
Dann wird eine (nicht gezeigte) amorphe Siliziumschicht über der
Oberfläche der Halbleiterscheibe abgeschieden und photolitho
graphisch mit einem Muster versehen und geätzt, um geeignete
Emitter- und Gate-Anschlußkissen freizulegen. Während dieses
Vorganges kann das amorphe Silizium mit einer geeigneten Plasma
ätzung geätzt werden. Danach wird Material von der Unterseite
der P⁺-Schicht 11 abgetragen und eine geeignete Kollektor-
Elektrode 24 wird an der Bodenfläche angebracht.
Dieses bekannte Verfahren erzeugt ein Grenzschichtmuster, wie
es durch die gestrichelten Linien in Fig. 3 gezeigt ist. Das
Grenzschichtmuster weist eine Kanallänge von L₁ auf, die dem
Abstand zwischen den Kanten der Source 17 und der Basis 14 an
der Oberfläche des Bereiches 13 entspricht.
Gemäß einem ersten Grundgedanken der vorliegenden Erfindung
wird das Eintreiben der P⁻-Kanalbereiche von 120 Minuten bei
1175°C auf einen Bereich von 60-90 Minuten bei 1175°C und
vorzugsweise auf ungefähr 90 Minuten verringert, wodurch sich
eine kleinere Kanallänge l₂ ergibt, die in Fig. 3 gezeigt ist,
was sich aus der verringerten seitlichen Diffusion der P⁻-
Diffusion 14a, 15a und 16a ergibt.
Die Halbleiterscheibe wird dann einer Lebensdauerverkürzung
30 entweder durch Elektrodenbestrahlung oder durch Schwermetall
diffusion unterworfen. Beispielsweise kann eine Platin-Lebens
dauerverkürzung verwendet werden, indem Platin in die Silizium-
Halbleiteroberfläche bei von 960°C bis 970°C eindiffundiert
wird. Alternativ kann gemäß der Erfindung die Halbleiterscheibe
mit einer vergrößerten Gesamtdosis von 4 Megarad bestrahlt wer
den.
Es wurde festgestellt, daß das neue Verfahren den Durchlaß
spannungsabfall oder alternativ die Schaltgeschwindigkeit um
ungefähr 20% verringert. So wird der SOA des Bauteils von unge
fähr 21 Mikrosekunden auf ungefähr 16 Mikrosekunden verringert,
was immer noch innerhalb der garantierten Standfestigkeit für
kommerzielle IGBT-Bauteile liegt.
Es können unterschiedliche Source-Implantationsdosen für die
N++-Source-Bereiche 17, 18 und 19 verwendet werden. Unter
Verwendung einer P⁻-Kanal-Implantation von 8 E13, die für 90
Minuten eingetrieben wurde, wurde das Verfahren für eine Gruppe
von 24 Halbleiterscheiben geprüft. Die Prüf-Halbleiterscheiben
waren Standard-Epitaxial-Halbleiterscheiben, die von der Fa.
Sumitomo beschafft wurden. Die Gruppe wurde auf zwei unter
schiedliche Anreicherungs-Diffusions-Eintreibzeiten, nämlich 8
Stunden bzw. 12 Stunden aufgeteilt. Weiterhin wurden drei Werte
von Source-Implantationsdosen geprüft, nämlich 3 E15, 6 E15 bzw.
1 E16, und vier Ofen-Platin-Eintreibtemperaturen von 905°C,
910°C, 915°C bzw. 920°C wurden ebenfalls geprüft. Die Versu
che erzeugten die nachfolgenden Ergebnisse, die in Tabelle I ge
zeigt sind, in der die Sperr-Durchbruchspannung BVDSS, die
Schwellenwertspannung Vth und der Durchlaßspannungsabfall
VON für diese Teilgruppenexperimente aufgeführt sind. Es sei
bemerkt, daß von anderen Lieferanten beschaffte Halbleiterschei
ben lediglich geringfügig abweichende Ergebnisse liefern.
Gemäß einem weiteren Grundgedanken der Erfindung wird der ultra
tiefe N⁺-"Anreicherungs"-Bereich 30 anfänglich bei einer Tem
peratur von ungefähr 1175°C für ungefähr 12 Stunden eingetrie
ben, und nicht über die üblichen 8 Stunden, und die eine niedri
ge Konzentration aufweisenden P⁺-Kanalbereiche 14a, 15a und
16a werden bei einer Temperatur von 1175°C bei einer von 150
Minuten auf 60 Minuten verringerten Eintreibzeit eingetrieben,
was zu einer kürzeren Kanallänge führt.
Die kürzere Kanallänge ermöglicht in Kombination mit dem tiefe
ren Anreicherungsbereich noch höhere Lebensdauer-Verkürzungs-
Elektronenbestrahlungsdosen von bis zu 5 oder 6 Megarad ohne
Rückschalten für ein 1200 Volt IGBT-Bauteil und Dosen von unge
fähr 6,4 bis 16 Megarad für ein 600 Volt IGBT-Bauteil.
Es wurde weiterhin festgestellt, daß eine Schwermetalldotierung,
wie z. B. Platin, das bei 955°C für 10 Minuten eindiffundiert
wurde, ebenfalls zur Verkürzung der Lebensdauer anstelle der
Bestrahlung verwendet werden kann, wobei sich annehmbare Durch
laßspannungsabfälle ergaben.
Das Verfahren verringert weiterhin die Sperrspannung um ungefähr
40 Volt. Es wurde jedoch festgestellt, daß aufgrund der Änderung
der Dicke der Epitaxialschicht in den gelieferten Halbleiter
scheiben diese reduzierte Sperrspannung gelegentlich zu Bau
teilen führte, die die 1200 Volt-Spezifikation nicht erfüllten.
Als Ergebnis sind Halbleiterscheiben mit dickeren Epitaxial
schichten für dieses Verfahren erforderlich.
Claims (12)
1. Verfahren zur Herstellung eines Leistungs-Halbleiter
bauteils, insbesondere eines IGBT-Bauteils, gekennzeichnet durch
die folgenden Schritte:
Einleiten von Trägern eines ersten Leitungstyps in die freiliegende Oberfläche eines dünnen Halbleiterchips, der von dem ersten Leitungstyp ist, und Eindiffundieren der Träger bis zu einer ersten Tiefe in das Substrat, um einen Bereich mit vergrößerter Leitung zu bilden,
Ausbildung einer ersten Maskenschicht mit Öffnungen, die über dem Bereich mit vergrößerter Leitung liegen, und Aufbringen einer ersten vorgegebenen Konzentration von Trägern eines zwei ten Leitungstyps, der zu dem ersten Leitungstyp entgegengesetzt ist, auf die Chip-Oberfläche durch die Öffnungen hindurch,
Ausbildung eines dünnen Gate-Dielektrikums und einer leitenden Gate-Elektrode über zumindest Teilen der Oberfläche des Bereiches mit vergrößerter Leitung,
Ausbildung einer zweiten Maskenschicht mit Öffnungen, die die Positionen jeweiliger Öffnungen der ersten Maskenschicht umgeben und zumindest benachbart hierzu sind und die durch jeweilige Bereiche des dünnen Gate-Dielektrikums begrenzt sind, und Einleiten einer zweiten vorgegebenen Konzentration von Trägern des zweiten Leitungstyps, die kleiner als die erste vorgegebene Konzentration ist, in den Chip durch die Öffnungen der zweiten Maskenschicht,
Eindiffundieren der Träger der ersten und zweiten vorge gebenen Konzentrationen des zweiten Leitungstyps bei ungefähr einer Temperatur von 1175°C für eine Zeit, die von 60 bis 90 Minuten reicht, wobei die Träger der ersten vorgegebenen Kon zentration einen Hauptteil mit relativ hoher Konzentration bil den, während die Träger mit der zweiten vorgegebenen Konzentra tion einen eine relativ niedrige Konzentration aufweisenden Kanalbereich bilden, der den Hauptteil mit relativ hoher Kon zentration umgibt und unter dem dünnen Gate-Dielektrikum liegt,
Einleiten einer hohen Konzentration von Trägern des ersten Leitungstyps durch die Öffnungen der zweiten Maske und Eindiffundieren der Träger zur Bildung flacher Sourcebereiche, die seitlich diffundieren, um unter dem dünnen Gate-Dielektrikum zu liegen und um die Innenkante des die niedrige Konzentration aufweisenden Kanalbereiches zu begrenzen,
und Ausbilden einer Source-Elektrode auf den Sourcebe reichen und einer Drain-Elektrode, die elektrisch mit dem Chip verbunden ist.
Einleiten von Trägern eines ersten Leitungstyps in die freiliegende Oberfläche eines dünnen Halbleiterchips, der von dem ersten Leitungstyp ist, und Eindiffundieren der Träger bis zu einer ersten Tiefe in das Substrat, um einen Bereich mit vergrößerter Leitung zu bilden,
Ausbildung einer ersten Maskenschicht mit Öffnungen, die über dem Bereich mit vergrößerter Leitung liegen, und Aufbringen einer ersten vorgegebenen Konzentration von Trägern eines zwei ten Leitungstyps, der zu dem ersten Leitungstyp entgegengesetzt ist, auf die Chip-Oberfläche durch die Öffnungen hindurch,
Ausbildung eines dünnen Gate-Dielektrikums und einer leitenden Gate-Elektrode über zumindest Teilen der Oberfläche des Bereiches mit vergrößerter Leitung,
Ausbildung einer zweiten Maskenschicht mit Öffnungen, die die Positionen jeweiliger Öffnungen der ersten Maskenschicht umgeben und zumindest benachbart hierzu sind und die durch jeweilige Bereiche des dünnen Gate-Dielektrikums begrenzt sind, und Einleiten einer zweiten vorgegebenen Konzentration von Trägern des zweiten Leitungstyps, die kleiner als die erste vorgegebene Konzentration ist, in den Chip durch die Öffnungen der zweiten Maskenschicht,
Eindiffundieren der Träger der ersten und zweiten vorge gebenen Konzentrationen des zweiten Leitungstyps bei ungefähr einer Temperatur von 1175°C für eine Zeit, die von 60 bis 90 Minuten reicht, wobei die Träger der ersten vorgegebenen Kon zentration einen Hauptteil mit relativ hoher Konzentration bil den, während die Träger mit der zweiten vorgegebenen Konzentra tion einen eine relativ niedrige Konzentration aufweisenden Kanalbereich bilden, der den Hauptteil mit relativ hoher Kon zentration umgibt und unter dem dünnen Gate-Dielektrikum liegt,
Einleiten einer hohen Konzentration von Trägern des ersten Leitungstyps durch die Öffnungen der zweiten Maske und Eindiffundieren der Träger zur Bildung flacher Sourcebereiche, die seitlich diffundieren, um unter dem dünnen Gate-Dielektrikum zu liegen und um die Innenkante des die niedrige Konzentration aufweisenden Kanalbereiches zu begrenzen,
und Ausbilden einer Source-Elektrode auf den Sourcebe reichen und einer Drain-Elektrode, die elektrisch mit dem Chip verbunden ist.
2. Verfahren nach Anspruch 1,
gekennzeichnet durch den Schritt der Ausbildung einer weiteren
Maskenschicht vor dem Schritt der Einleitung von Trägern des
ersten Leitungstyps, wobei die weitere Maskenschicht Öffnungen
aufweist, durch die hindurch die Träger des ersten Leitungstyps
in die freiliegende Oberfläche des Chips eingeleitet werden.
3. Verfahren nach Anspruch 1 oder 2,
gekennzeichnet durch den weiteren Schritt der Verkürzung der
Trägerlebensdauer des Halbleiterchips.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß die Träger des ersten Leitungstyps,
die in die freiliegende Oberfläche des Chips eingeleitet werden,
bis zu einer abschließenden Tiefe eindiffundiert werden, die
durch eine Diffusion bei ungefähr 1175°C für ungefähr 12 Stun
den erreicht wird.
5. Verfahren nach Anspruch 4,
gekennzeichnet durch den weiteren Schritt der Verkürzung der
Träger-Lebensdauer des Halbleiterchips.
6. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet, daß der fertige Chip einer Bestrahlungs
dosis von ungefähr 4 Megarad ausgesetzt wird.
7. Verfahren nach einem der Ansprüche 1-5,
dadurch gekennzeichnet, daß der fertige Chip einer Bestrahlungs
dosis von ungefähr 5-16 Megarad ausgesetzt wird.
8. Verfahren nach einem der Ansprüche 1-5,
gekennzeichnet durch den weiteren Schritt des Eindiffundierens
von Schwermetallatomen in den Chip zum Verkürzen der Träger
lebensdauer.
9. Verfahren nach Anspruch 8,
dadurch gekennzeichnet, daß die Schwermetallatome Platin sind,
die bei einer Temperatur von 960°C bis 970°C eindiffundiert
werden.
10. Verfahren nach Anspruch 4,
gekennzeichnet durch den weiteren Schritt des Eindiffundierens
von Schwermetallatomen in den Chip zur Verkürzung der Träger-
Lebensdauer.
11. Verfahren nach Anspruch 10,
dadurch gekennzeichnet, daß die Schwermetallatome Platinatome
sind, die bei einer Temperatur von ungefähr 955°C eindiffun
diert werden.
12. Verfahren nach Anspruch 10,
dadurch gekennzeichnet, daß die Schwermetallatome Goldatome
sind.
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