DE19704996A1 - Process for the production of IGBT components - Google Patents
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Description
Die Erfindung bezieht sich auf ein Verfahren zur Herstellung von IGBT-Bauteilen der im Oberbegriff des Anspruchs 1 genannten Art, sowie auf die sich bei diesem Verfahren ergebende Struktur.The invention relates to a method for producing IGBT components of the type mentioned in the preamble of claim 1, as well as the structure resulting from this process.
Bipolare Transistoren mit isoliertem Gate (IGBT) sind gut be kannt und eine typische Struktur sowie ein Verfahren zur Her stellung eines IGBT-Bauteils ist in dem britischen Patent 2243952 beschrieben. Die Kanallange bei derartigen Bauteilen ist typischerweise diejenige, die durch einen Kanal-Eintreibschritt von Bor mit einer Implantationsdosis von 6 E15 pro cm² gefolgt von einem Eintreibvorgang für ungefähr 120 Minuten und eine darauffolgende Arsenquellen-Implantation bei 3 E15 pro cm² und einem Eintreibvorgang bei ungefähr 975°C erzeugt wird. Dieses Verfahren hat kommerziell anwendbare IGBT-Bauteile mit vorgegebenen Durchlaßspannungsabfällen und Schaltleistungs verlusten ergeben. Derartige Bauteile werden von der Fa. Inter national Rectifier Corporation, El Segundo, Kalifornien, USA, hergestellt.Bipolar insulated gate transistors (IGBT) are good Knows and a typical structure and a method for Her The position of an IGBT component is in the British patent 2243952. The channel length in such components is typically the one by a channel drive-in step of boron with an implantation dose of 6 E15 per cm² followed by a driving in for about 120 minutes and a subsequent arsenic source implantation at 3 E15 each cm² and a driving process at approximately 975 ° C. becomes. This process has commercially available IGBT components with specified forward voltage drops and switching power result in losses. Such components are manufactured by Inter national Rectifier Corporation, El Segundo, California, USA, produced.
Es ist immer wünschenswert, den Durchlaßspannungsabfall eines IGBT-Bauteils zu verringern und dessen Schaltleistungsverlust zu verkleinern, wobei der sichere Betriebsbereich (SOA) vergrößert werden soll. Es ist weiterhin wünschenswert, die Minoritäts trägerlebensdauer zu verringern ("Lebensdauerverkürzung"), um die Schaltgeschwindigkeit des IGBT-Bauteils dadurch zu vergröß ern, daß die Lebensdauer der Minoritätsträger in dem Silizium verringert wird. Obwohl eine Elektronenbestrahlung verwendet werden kann, um die Minoritätsträgerlebensdauer zu verringern, muß die Dosis, mit der das IGBT-Bauteil bestrahlt werden kann, kleiner als 4 Megarad sein, um ein "Rückschalten" zu vermeiden, und diese Dosis beträgt typischerweise weniger als 3 Megarad. It is always desirable to measure the forward voltage drop IGBT component to reduce and its switching power loss reduce, increasing the safe operating area (SOA) shall be. The minority is still desirable to reduce carrier life ("life shortening") in order this increases the switching speed of the IGBT component that the lifetime of the minority carriers in the silicon is reduced. Although electron radiation is used can be used to reduce minority carrier life the dose with which the IGBT component can be irradiated be less than 4 megarads to avoid "downshifting" and this dose is typically less than 3 megarads.
Weiterhin kann die Wirkung der Bestrahlung bei den zur Befesti gung von Halbleiterchips verwendeten Temperaturen durch Wärme einwirkung aufgehoben werden. Das Bauteil muß daher nachfolgend bei niedrigeren Temperaturen verlötet werden, um diese Wärme einwirkung zu vermeiden, was den Zusammenbauvorgang komplizier ter macht. Daher wird eine Dotierung mit einem Schwermetall, wie z. B. Platin oder Gold, zur Lebensdauerverkürzung bevorzugt. Eine Dotierung mit Schwermetall vergrößert jedoch den scheinba ren spezifischen Widerstand in dem aktiven Bereich zwischen Basisbereichen.Furthermore, the effect of the radiation can be used for fastening Temperature of semiconductor chips used by heat exposure to be canceled. The component must therefore follow be soldered to this heat at lower temperatures avoid exposure, which complicates the assembly process ter does. Therefore, doping with a heavy metal, such as e.g. B. platinum or gold, preferred to shorten the life. Doping with heavy metal, however, increases the apparent specific resistivity in the active region between Base areas.
Der Erfindung liegt die Aufgabe zugrunde, ein IGBT-Halbleiter bauteil der eingangs genannten Art zu schaffen, bei dem eine erhebliche Verringerung des Durchlaßspannungsabfalls und eine Verbesserung des SOA erreicht wird, wobei weiterhin eine Elek tronenbestrahlung mit höheren Dosen ohne Rückschalten ermöglicht wird und es weiterhin möglich ist, eine Schwermetalldotierung in einem IGBT-Bauteil ohne Vergrößerung des Durchlaßspannungsab falls gegenüber einem vergleichbaren elektronenbestrahlten IGBT- Bauteil zu verwenden.The invention has for its object an IGBT semiconductor To create component of the type mentioned, in which a significant reduction in forward voltage drop and a Improvement of the SOA is achieved, whereby an elec Tron irradiation with higher doses without switching back is and it is still possible to heavy metal doping in an IGBT device without increasing the forward voltage if compared to a comparable electron-irradiated IGBT Component to use.
Diese Aufgabe wird durch die im Patentanspruch 1 angegebenen Merkmale gelöst.This object is achieved by the specified in claim 1 Features resolved.
Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.Advantageous refinements and developments of the invention result from the subclaims.
Die vorliegende Erfindung verringert die Kanallänge der Kanäle einzelner Zellen eines zellenförmigen IGBT-Bauteils dadurch, daß die Kanal-Eintreibzeit von den üblichen 120 Minuten bei 1175°C auf zwischen 60 und 90 Minuten bei 1175°C verringert wird. Das Verfahren ermöglicht dann auch die Verwendung einer höheren Minoritätsträger-Lebensdauerverkürzungs-Elektronenbestrahlungs dosis von 4 Megarad anstelle der bekannten 3 Megarad, um den Schaltleistungverlust zu verbessern, während der SOA lediglich um einen kleinen Wert verringert wird. Die Bauteil-Source wird dann durch eine Arsen-Source gebildet, die bei 3 E15 implantiert wird, gefolgt von einer Temperung- oder Wärmebehandlungstempera tur von mehr als ungefähr 975°C. Das neue Verfahren verringert den Durchlaßspannungsabfall oder alternativ die Schaltgeschwin digkeit um ungefähr 20%. Der SOA wird dann um lediglich 21 Mikrosekunden auf 16 Mikrosekunden verringert, was gut innerhalb der garantierten Standzeit für kommerzielle IGBT-Bauteile liegt.The present invention reduces the channel length of the channels individual cells of a cellular IGBT component in that the canal drive-in time of the usual 120 minutes at 1175 ° C is reduced to between 60 and 90 minutes at 1175 ° C. The The method then also allows the use of a higher one Minority carrier lifetime shortening electron irradiation dose of 4 megarads instead of the known 3 megarads to the Improve switching power loss during SOA only is reduced by a small value. The component source will then formed by an arsenic source implanted at 3 E15 is followed by a tempering or heat treatment tempera ture greater than about 975 ° C. The new process diminished the forward voltage drop or alternatively the switching speed around 20%. The SOA will then only be 21 Microseconds decreased to 16 microseconds, which is good within the guaranteed service life for commercial IGBT components.
Alternativ verringert die vorliegende Erfindung den Durchlaß spannungsabfall und den Schaltverlust durch Vergrößern der An reicherungsdiffusionszeit auf 12 Stunden und durch Verringern der Kanaleintreibzeit von 2 Stunden auf eine Stunde. Dieses Ver fahren ermöglicht in gleicher Weise die Verwendung einer höheren Lebensdauer-Verkürzungs-Elektronenbestrahlungsdosis von ungefähr 5-6 Megarad für ein IGBT-Bauteil für 1200 Volt und einer Dosis von ungefähr 6,4 bis 16 Megarad für ein IGBT-Bauteil mit 600 Volt. Das Verfahren ermöglicht weiterhin die Verwendung von eine höhere Temperatur zulassenden Lebensdauerverkürzungs-Platin diffusion.Alternatively, the present invention reduces pass-through voltage drop and switching loss by increasing the on enrichment diffusion time to 12 hours and by reducing the channel driving time from 2 hours to one hour. This ver driving enables the use of a higher one in the same way Life shortening electron radiation dose of approximately 5-6 megarads for an IGBT device for 1200 volts and one dose from about 6.4 to 16 megarads for a 600 IGBT device Volt. The method also enables the use of a platinum which allows higher temperature diffusion.
Gemäß der vorliegenden Erfindung wird ein Leistungshalbleiter bauteil dadurch hergestellt, daß Träger eines ersten Leitungs typs in die freiliegende Oberfläche eines dünnen Halbleiter chips des ersten Leitungstyps eingeführt werden. Die Träger werden bis zu einer ersten Tiefe in das Substrat eindiffundiert, um einen Bereich mit vergrößerter Konzentration zu bilden. Eine erste Maskenschicht mit Öffnungen, die über dem Bereich der ver größerten Leitfähigkeit liegen, wird gebildet, und eine erste vorgegebene Konzentration von Trägern eines zweiten Leitungstyps entgegengesetzt zu dem ersten Leitungstyp wird durch die Öffnun gen auf die Chipoberfläche aufgebracht. Ein dünnes Gate-Dielek trikum und eine leitende Gate-Elektrode werden über zumindest Teilen der Oberfläche des Bereiches mit vergrößerter Konzentra tion ausgebildet. Eine zweite Maskenschicht mit darin ausgebil deten Öffnungen wird ausgebildet. Die Öffnungen umgeben die Po sitionen der jeweiligen Öffnungen der ersten Maskenschicht und sind zumindest benachbart zu diesem, und sie sind durch jeweili ge Bereiche des dünnen Gate-Dielektrikums begrenzt. Eine zweite vorgegebene Konzentration von Trägern des zweiten Leitungstyps, die kleiner als die erste vorgegebene Konzentration ist, wird durch die Öffnungen der zweiten Maske eingeführt. Die Träger der ersten und zweiten vorgegebenen Konzentration werden dann bei ungefähr einer Temperatur von 1175°C für eine Zeit diffundiert, die von 60 bis 90 Minuten reicht. Die Träger der ersten vorge gebenen Konzentration bilden einen Hauptbereich mit relativ hoher Konzentration, und die Träger des die zweite vorgegebene Konzentration aufweisenden Kanalbereichs bilden einen eine re lativ niedrige Konzentration aufweisenden Kanalbereich, der den Hauptbereich mit relativ hoher Konzentration umgibt und unter dem dünnen Gate-Dielektrikum liegt. Eine hohe Konzentration von Trägern des ersten Leitungstyps wird durch die Öffnungen der zweiten Maske eingeführt und eindiffundiert, um flache Source- Bereiche zu bilden. Die flachen Source-Bereiche diffundieren seitlich, so daß sie unter dem dünnen Gate-Dielektrikum liegen und die Innenkante des die niedrige Konzentration aufweisenden Kanals begrenzen. Eine Source-Elektrode wird auf den Source- Bereichen ausgebildet, und zwar ebenso wie eine Drain-Elektrode, die elektrisch mit dem Chip verbunden wird.According to the present invention, a power semiconductor Component manufactured in that the carrier of a first line typs in the exposed surface of a thin semiconductor chips of the first line type are introduced. The bearers are diffused into the substrate to a first depth, to form an area of increased concentration. A first mask layer with openings that over the area of ver greater conductivity is formed, and a first predetermined concentration of carriers of a second conductivity type opposite to the first line type is through the opening gene applied to the chip surface. A thin gate floorboard Trikum and a conductive gate electrode are at least Part of the surface of the area with an enlarged concentration tion trained. A second mask layer with trained in it The openings are formed. The openings surround the bottom the respective openings of the first mask layer and are at least adjacent to it, and are characterized by resp limited areas of the thin gate dielectric. A second predetermined concentration of carriers of the second conductivity type, which is less than the first predetermined concentration through the openings of the second mask. The bearers of the first and second predetermined concentration are then at diffused at a temperature of about 1175 ° C for a time, which ranges from 60 to 90 minutes. The carrier of the first featured given concentration form a main area with relative high concentration, and the carrier of the second given Channel areas with concentration form a right relatively low concentration channel area that the Main area with relatively high concentration surrounds and below the thin gate dielectric. A high concentration of Carriers of the first conduction type are through the openings of the second mask inserted and diffused to flat source Areas to form. The flat source areas diffuse sideways so that they are under the thin gate dielectric and the inside edge of the low concentration one Limit channel. A source electrode is placed on the source Areas formed, as well as a drain electrode, which is electrically connected to the chip.
Gemäß diesem Grundgedanken der vorliegenden Erfindung kann eine weitere Maskenschicht vor dem Schritt der Einführung der Träger des ersten Leitungstyps gebildet werden. Die erste Maskenschicht weist Öffnungen auf, durch die hindurch die Träger des ersten Leitungstyps in die freiliegende Oberfläche des Chips eingeführt werden.According to this basic idea of the present invention, a additional mask layer before the step of introducing the carrier of the first line type. The first mask layer has openings through which the carrier of the first Line type inserted into the exposed surface of the chip will.
Die Träger des ersten Leitungstyps, die in die freiliegende Oberfläche des Chips eingeführt werden, können bis zu einer ab schließenden Tiefe eindiffundiert werden, die durch eine Diffu sion bei ungefähr 1175°C für ungefähr 12 Stunden erreicht wird.The beams of the first conduction type that are exposed in the Surface of the chip can be inserted down to one closing depth can be diffused by a diffusion sion at about 1175 ° C for about 12 hours.
Die Trägerlebensdauer des Chips kann verkürzt werden. Der fer tiggestellte Chip kann einer Strahlungsdosis von ungefähr 4 Me garad oder einer Dosis von ungefähr 5 bis 16 Megarad ausgesetzt werden. The carrier lifetime of the chip can be shortened. The fer The generated chip can have a radiation dose of approximately 4 me garad or a dose of approximately 5 to 16 megarads will.
Schwermetallatome können in den Chip eindiffundiert werden, um die Trägerlebensdauer zu verkürzen. Die Schwermetallatome können Platinatome sein, die bei einer Temperatur von ungefähr 955°C oder bei einer Temperatur von ungefähr 960°C bis 970°C ein diffundiert werden. Die Schwermetallatome können alternativ Goldatome sein.Heavy metal atoms can be diffused into the chip shorten the carrier life. The heavy metal atoms can Platinum atoms that are at a temperature of approximately 955 ° C or at a temperature of about 960 ° C to 970 ° C be diffused. The heavy metal atoms can alternatively Be gold atoms.
Durch die vorliegende Erfindung wird ein IGBT mit verringerter Kanallänge oder einem tieferen angereicherten Konzentrationsbe reich geschaffen, wodurch VCE,ON verbessert und der Schalt leistungsverlust verringert wird.The present invention provides an IGBT with a reduced channel length or a deeper enriched concentration range, thereby improving V CE, ON and reducing switching power loss.
Die Erfindung wird im folgenden anhand von in der Zeichnung dargestellten Ausführungsbeispielen noch näher erläutert.The invention is described below with reference to the drawing illustrated embodiments explained in more detail.
In der Zeichnung zeigen:The drawing shows:
Fig. 1 eine Draufsicht auf die Siliziumoberfläche eines zellenförmigen IGBT-Bauteils, Fig. 1 is a plan view of the silicon surface of a cellular IGBT component,
Fig. 2 eine Querschnittsansicht nach Fig. 1 entlang der Schnittlinien 2-2, die den aktiven Bereich von mehreren Zellen des zellenförmigen IGBT zeigt, und FIG. 2 is a cross-sectional view of FIG. 1 along section lines 2-2, showing the active area of multiple cells of the cellular IGBT, and
Fig. 3 eine vergrößerte Ansicht des Kanalbereiches einer Hälfte einer der Zellen nach Fig. 2, so wohl für ein bekanntes Bauteil als auch für ein Bauteil gemäß der Erfindung. FIG. 3 shows an enlarged view of the channel area of one half of one of the cells according to FIG. 2, probably for a known component as well as for a component according to the invention.
Es wird zunächst auf die Fig. 1 und 2 Bezug genommen, in denen ein Teil des aktiven Bereiches eines typischen IGBT- Bauteils gezeigt ist. Lediglich wenige der großen Anzahl von hexagonalen oder sechseckigen Zellen in dem IGBT-Bauteil sind gezeigt. Das IGBT-Bauteil umfaßt eine Siliziumscheibe 10 mit einem P⁺-Substrat 11, einer dünnen N⁺-Pufferschicht 12 und einer die Grenzschichten aufnehmenden N⁻-Epitaxialschicht 13 sowie eine Vielzahl von mit Abstand voneinander angeordneten Basisbereichen 14, 15 und 16 vom P-Leitungstyp, die vorzugsweise eine polygonale Topologie aufweisen und die jeweilige ringförmi ge Source-Bereiche 17, 18 bzw. 19 enthalten. Der Oberflächen bereich zwischen dem Außenumfang jeder Source 17, 18 und 19 und dem Außenumfang der jeweiligen Basisbereiche 14, 15 bzw. 16 definiert jeweilige ringförmige invertierbare Kanalbereiche.Reference is first made to FIGS. 1 and 2, in which part of the active region of a typical IGBT component is shown. Only a few of the large number of hexagonal or hexagonal cells in the IGBT device are shown. The IGBT component comprises a silicon wafer 10 with a P⁺ substrate 11 , a thin N⁺ buffer layer 12 and an N⁻ epitaxial layer 13 receiving the boundary layers, as well as a multiplicity of spaced-apart base regions 14 , 15 and 16 from the P- Conductivity type, which preferably have a polygonal topology and contain the respective ring-shaped source regions 17 , 18 and 19, respectively. The surface area between the outer circumference of each source 17 , 18 and 19 and the outer circumference of the respective base regions 14 , 15 and 16 defines respective annular invertible channel regions.
Die invertierbaren Kanalbereiche sind durch eine vieleckige Maschenanordnung von Gateoxyd 20 bedeckt, das seinerseits von einer Polysilizium-Gateschicht 21 bedeckt ist. Die Gateschicht 21 ist durch eine Niedrigtemperaturoxyd- ("LTO"-) Isolierschicht 22 abgedeckt. Ein Aluminiumemitterkontakt 23 wird dann über dem LTO 22 ausgebildet, und ein Kollektorkontakt 24 wird mit der Unterseite der Substratschicht 11 verbunden.The invertible channel regions are covered by a polygonal mesh arrangement of gate oxide 20 , which in turn is covered by a polysilicon gate layer 21 . The gate layer 21 is covered by a low temperature oxide ("LTO") insulating layer 22 . An aluminum emitter contact 23 is then formed over the LTO 22 and a collector contact 24 is connected to the underside of the substrate layer 11 .
Bei bekannten Verfahren, beispielsweise bei dem, wie es in dem o.g. britischen Patent beschrieben ist, weist die in Fig. 2 gezeigte Halbleiterscheibe ebene parallele obere und untere Oberflächen und ein Substrat 11 aus einem mit Bor dotiertem P⁺-Material mit einer Dicke von beispielsweise 0,38 mm (15mil) auf. Das P⁺-Material wird bis zu einem spezifischen Widerstand von beispielsweise weniger als ungefähr 0,02 Ohm- Zentimeter dotiert. Eine dünne epitaxial aufgewachsene N⁺- Schicht 12 wird über dem P⁺-Substrat 11 aufgewachsen. Der Bereich 12 könnte weiterhin ein Bereich sein, der in das Substrat 11 eindiffundiert wird oder er könnte durch direktes Halbleiterplättchen-Verbinden ausgebildet werden.In known methods, for example the one described in the above-mentioned British patent, the semiconductor wafer shown in FIG. 2 has flat parallel upper and lower surfaces and a substrate 11 made of a boron-doped P⁺ material with a thickness of, for example 0.38mm (15mil). The P⁺ material is doped to a resistivity of, for example, less than about 0.02 ohm centimeters. A thin epitaxially grown N⁺ layer 12 is grown over the P⁺ substrate 11 . Region 12 could further be a region that is diffused into substrate 11 or it could be formed by direct die bonding.
Eine zweite Epitaxialschicht, die den Haupt-Spannungssperr bereich des Bauteils bildet, ist die N⁻-Schicht 13, in der alle diffundierten Grenzschichten ausgebildet werden und die typischerweise mit Phosphor dotiert ist.A second epitaxial layer, which forms the main voltage blocking region of the component, is the N⁻ layer 13 , in which all diffused boundary layers are formed and which is typically doped with phosphorus.
Der erste Verarbeitungsschritt der Halbleiterscheibe 10 besteht in der Ausbildung einer (nicht gezeigten) dünnen Oxydschicht mit einer Dicke von beispielsweise ungefähr 400 Angström. Ein üb liches Photolackmaterial wird auf die obere Oberfläche der Oxyd schicht aufgebracht und mit einem maschenförmigen Muster ver sehen. Der freiliegende Teil der dünnen Oxydschicht wird dann fortgeätzt und führt zu der Bildung einer Vielzahl von recht winkligen Oxydinseln. Phosphor wird dann durch das Oxyd-Fenster muster hindurch in das Silizium implantiert, wobei der Photo lack zur Maskierung der Implantation der Atome verwendet wird. Als Beispiel wird die Phosphorimplantation bei einer Beschleu nigungsenergie von ungefähr 120 kev und bei einer bevorzugten Dosis von ungefähr 3 E12 ausgeführt, obwohl die Dosis im Bereich zwischen 2 E12 und 7 E12 liegen kann. Alternativ wird das Oxyd nicht geätzt und das Phosphor wird mit einer höheren Energie durch das dünne Oxyd in das Silizium implantiert.The first processing step of the semiconductor wafer 10 consists in the formation of a thin oxide layer (not shown) with a thickness of approximately 400 angstroms, for example. A usual photoresist material is applied to the upper surface of the oxide layer and seen with a mesh-like pattern. The exposed part of the thin oxide layer is then etched away and leads to the formation of a large number of quite angular oxide islands. Phosphorus is then implanted into the silicon through the oxide window pattern, using the photoresist to mask the implantation of the atoms. As an example, the phosphorus implantation is carried out at an acceleration energy of approximately 120 kev and at a preferred dose of approximately 3 E12, although the dose may range between 2 E12 and 7 E12. Alternatively, the oxide is not etched and the phosphorus is implanted into the silicon with higher energy through the thin oxide.
Als eine weitere Alternative wird eine gleichförmige Deck-Im plantation von Phosphor zunächst auf die rohe Siliziumoberfläche über die aktiven Bereiche des Chips vor dem Aufwachsen der dünnen Oxydschicht aufgebracht.As a further alternative, a uniform deck-in Plantation of phosphorus first on the raw silicon surface over the active areas of the chip before growing up thin oxide layer applied.
Nach dem Abstreifen des Photolackes wird die Phosphorimplanta tion als nächstes tief unter die Oberfläche des N⁻-Bereiches 13 eingetrieben, um einen ultratiefen N⁺-"Anreicherungs"- Bereich 30 zu bilden. Bei den bekannten Verfahren folgt auf die anfängliche ultratiefe N⁺-"Anreicherungs"-Implantation eine sehr lange Eintreibzeit, typischerweise von ungefähr 8 Stunden.After stripping the photoresist, the phosphor implantation is next driven deep below the surface of the N⁻ region 13 to form an ultra-deep N⁺ “enrichment” region 30 . In the known methods, the initial ultra-deep N⁺ "enrichment" implantation is followed by a very long driving time, typically around 8 hours.
In dem nächsten Schritt des Verfahrens wird eine Oxydschicht über der Oberfläche der Halbleiterscheibe aufgewachsen, und eine Photolackschicht wird darüber abgeschieden und dann mit einem geeigneten Muster versehen, um Fenster zu bilden. Das Oxyd und das darunterliegende dünne Oxyd werden dann durch die mit Ab stand voneinander angeordneten Fenster in dem Photolack geätzt, um die Siliziumoberfläche freizulegen. Danach wird der Photo lack entfernt und eine starke Bor-Dosis wird tief in die frei liegenden Siliziumoberflächenbereiche implantiert, um die tiefen zentralen Hauptteile der Bereiche 14, 15 und 16 in Fig. 2 zu bilden. Als Beispiel wird die Bor-Implantation bei einer Be schleunigungsspannung von ungefähr 50 kev mit einer Dosis von ungefähr 6 E15 ausgeführt. Nach dem Implantationsschritt erfolgt bei dem üblichen Verfahren ein kurzes anfängliches Eintreiben der Implantation, typischerweise in trockenem Stickstoff plus 1% Sauerstoff, um ein anfängliches Eintreiben von 1-2 Mikrome tern zu erzielen.In the next step of the process, an oxide layer is grown over the surface of the wafer and a photoresist layer is deposited over it and then patterned to form windows. The oxide and the underlying thin oxide are then etched through the spaced windows in the photoresist to expose the silicon surface. Thereafter, the photo varnish is removed and a strong dose of boron is implanted deep into the exposed silicon surface areas to form the deep central major portions of areas 14 , 15 and 16 in FIG. 2. As an example, the boron implantation is performed at an accelerating voltage of approximately 50 kev with a dose of approximately 6 E15. After the implantation step, in the usual method, the implantation is briefly initially driven in, typically in dry nitrogen plus 1% oxygen, in order to achieve an initial driving in of 1-2 micrometers.
Danach werden Oxydsegmente über den P+-Bereichen 14, 15 und 16 aufgewachsen. Die P⁺-Bereiche werden anfänglich für eine kurze Tiefe eingetrieben, um eine wesentliche Verarmung des Ober flächenbors während des Wachstums dieser Oxydsegmente zu vermei den. Eine Photolackschicht wird dann über der Oberfläche abge schieden und mit einem derartigen Muster versehen, daß ein Fenstermuster gebildet wird, durch das das gesamte Oxyd mit Ausnahme des über den P⁺-Bereichen 14, 15 und 16 liegenden Oxyds fortgeätzt wird. Die Photolackschicht wird nachfolgend entfernt, und eine dünne Gate-Oxydschicht 20 wird über den ge samten freiliegenden aktiven Bereich der Halbleiterscheibe aufgewachsen.Oxide segments are then grown over the P + regions 14 , 15 and 16 . The P⁺ areas are initially driven in for a short depth to avoid substantial depletion of the surface boron during the growth of these oxide segments. A photoresist layer is then deposited over the surface and provided with a pattern such that a window pattern is formed through which all of the oxide, with the exception of the oxide lying over the P⁺ regions 14 , 15 and 16 , is etched away. The photoresist layer is subsequently removed and a thin gate oxide layer 20 is grown over the entire exposed active area of the wafer.
Eine Polysiliziumschicht 21 wird dann über der Halbleiterscheibe abgeschieden, und eine Photolackschicht wird dann über dem Polysilizium abgeschieden. Der Photolack wird dann gemäß einem weiteren Maskierungsschritt mit einem Muster versehen, wodurch Öffnungen gebildet werden, und er wird als eine Maske zum Ätzen des Polysiliziums verwendet, wodurch Fenster oberhalb der Gate- Oxydschicht 20 gebildet werden. Danach wird die Gate-Oxydschicht geätzt, wodurch die verbleibenden Polysilizium-Maschenbereiche und die Oberfläche des Siliziumsubstrats freigelegt werden, und Bor wird durch die Diffusionsfenster hindurch implantiert. Die Bor-Dosis beträgt hier ungefähr E 13 bei 50 kev, d. h. wesent lich niedriger als die starke Bor-Dosis. Diese Bor-Dosis vereinigt sich nach der Diffusion mit dem die höhere Dosis auf weisenden Bor-Bereich und bildet einen eine niedrige Konzentra tion aufweisenden Kanalbereich 14a, 15a und 16a vom P⁻-Lei tungstyp, wobei diese Kanäle die P⁺-Hauptteile 14, 15 und 16, die durch die eine höhere Konzentration aufweisenden Implanta tionen erzeugt wurden, umgeben und flacher als diese sind. Diese Bereiche werden dann typischerweise für ungefähr 2 Stunden bei 1175°C eingetrieben, um eine Tiefe von ungefähr 4,5 Mikrometern zu erreichen. Somit werden leichter dotierte Bor-Bereiche 14a, 15a und 16a, die ringförmige Bereiche sind, in Fig. 2 gebildet, obwohl es klar ist, daß an den Stellen, an denen diese Bereiche die P⁺-Bereiche 14, 15 und 16 überlappen, sie miteinander verschmelzen.A polysilicon layer 21 is then deposited over the wafer and a photoresist layer is then deposited over the polysilicon. The photoresist is then patterned to form openings according to a further masking step, and is used as a mask for etching the polysilicon, thereby forming windows above the gate oxide layer 20 . Thereafter, the gate oxide layer is etched, exposing the remaining polysilicon mesh areas and the surface of the silicon substrate, and boron is implanted through the diffusion windows. The boron dose here is approximately E 13 at 50 kev, ie significantly lower than the strong boron dose. After the diffusion, this boron dose combines with the boron region which has the higher dose and forms a channel region 14 a, 15 a and 16 a of the P⁻ line type, which has a low concentration, these channels being the P⁺ line Main parts 14 , 15 and 16 , which were produced by the implantations having a higher concentration, are surrounded and are flatter than these. These areas are then typically driven in at 1175 ° C for approximately 2 hours to reach a depth of approximately 4.5 micrometers. Thus, more easily doped boron regions 14 a, 15 a and 16 a, which are ring-shaped regions, are formed in FIG. 2, although it is clear that at the points where these regions are the P⁺ regions 14 , 15 and 16 overlap, merge with each other.
Die flachen "Schelf"- oder Randbereiche 14a, 15a und 16a vom P⁻-Leitungstyp, die die tiefen P+-Bereiche 14, 15 und 16 umgeben, sind leicht dotierte Kanalbereiche, die sich unter das Gate-Oxyd erstrecken.The flat "shelf" or edge areas 14 a, 15 a and 16 a of the P⁻ line type, which surround the deep P + areas 14 , 15 and 16 , are lightly doped channel areas that extend under the gate oxide.
Es ist zu erkennen, daß bei jedem Eintreibvorgang, unter Ein schluß des P⁻-Eintreibens, alle Grenzschichten sich weiter tiefer bewegen. Der N⁻-Bereich 30 bewegt sich in einem geringeren Ausmaß, und die P⁺-Bereiche 14, 15 und 16 bewegen sich in einem etwas größeren Ausmaß. Es ist weiterhin für den Fachmann bekannt, daß, während sich die Diffusionen in die Tiefe bewegen, sie sich auch seitlich bewegen, wodurch die flachen Diffusionen 14a, 15a und 16a schließlich unter das Gate-Oxyd diffundieren.It can be seen that with each driving process, including the P Ein driving, all boundary layers move further deeper. The N⁻ region 30 moves to a lesser extent and the P⁺ regions 14 , 15 and 16 move to a somewhat larger extent. It is also known to those skilled in the art that while the diffusions move in depth, they also move laterally, causing the flat diffusions 14 a, 15 a and 16 a to finally diffuse under the gate oxide.
Die Oberfläche wird dann in geeigneter Weise entglast, und Ar sen-Atome werden beispielsweise bei 50 kev mit einer Dosis von 3 E15 implantiert und beispielsweise bei einer Temperatur von 975°C für ungefähr 120 Minuten eingetrieben, um die ringförmi gen N++-Source-Bereiche 17, 18 und 19 zu bilden.The surface is then appropriately devitrified, and arsenic atoms are implanted, for example, at 50 kev with a dose of 3 E15 and driven in, for example, at a temperature of 975 ° C. for approximately 120 minutes, around the ring-shaped N ++ source - Form areas 17 , 18 and 19 .
Danach wird ein Zwischenschicht-Siliziumdioxyd- oder LTO-Uberzug 22 über der Oberfläche des Chips ausgebildet und dann mit einer Photolackschicht beschichtet, die photolithographisch mit einem Muster versehen wird, um eine Kontaktmaskenöffnung zu bilden. Die durch die Öffnungen in dem Photolack freiliegende Oberfläche wird dann in geeigneter Weise geätzt, um die darunterliegenden inneren Umfangsbereiche der N++-Source-Bereiche 17,18 und 19 und den zentralen Hauptteil der P+-Bereiche 14, 15 und 16 freizulegen. Nach der Entfernung des Photolackes wird dann eine nachfolgend abgeschiedene Aluminiumschicht photolithographisch mit einem Muster versehen und geätzt, um (nicht gezeigte) Source- und Gate-Elektroden zu bilden. Die Aluminium-Emitter- Elektrode 23 ist eine kontinuierliche Elektrode, die elektrisch jede Zelle parallelschaltet und jeden der P⁺-Hauptbereiche und den Innenumfang ihrer jeweiligen ringförmigen N++-Source- Bereiche kurzschließt.Thereafter, an interlayer silicon dioxide or LTO coating 22 is formed over the surface of the chip and then coated with a photoresist layer which is patterned photolithographically to form a contact mask opening. The surface exposed through the openings in the photoresist is then suitably etched to expose the underlying inner peripheral regions of the N ++ source regions 17, 18 and 19 and the central main part of the P + regions 14 , 15 and 16 . After removal of the photoresist, a subsequently deposited aluminum layer is then photolithographically patterned and etched to form source and gate electrodes (not shown). The aluminum emitter electrode 23 is a continuous electrode that electrically connects each cell in parallel and shorts each of the P⁺ main areas and the inner circumference of their respective annular N ++ source areas.
Dann wird eine (nicht gezeigte) amorphe Siliziumschicht über der Oberfläche der Halbleiterscheibe abgeschieden und photolitho graphisch mit einem Muster versehen und geätzt, um geeignete Emitter- und Gate-Anschlußkissen freizulegen. Während dieses Vorganges kann das amorphe Silizium mit einer geeigneten Plasma ätzung geätzt werden. Danach wird Material von der Unterseite der P⁺-Schicht 11 abgetragen und eine geeignete Kollektor- Elektrode 24 wird an der Bodenfläche angebracht.An amorphous silicon layer (not shown) is then deposited over the surface of the wafer and photolithographically patterned and etched to expose suitable emitter and gate pads. During this process, the amorphous silicon can be etched using a suitable plasma etching. Then material is removed from the underside of the P⁺ layer 11 and a suitable collector electrode 24 is attached to the bottom surface.
Dieses bekannte Verfahren erzeugt ein Grenzschichtmuster, wie es durch die gestrichelten Linien in Fig. 3 gezeigt ist. Das Grenzschichtmuster weist eine Kanallänge von L₁ auf, die dem Abstand zwischen den Kanten der Source 17 und der Basis 14 an der Oberfläche des Bereiches 13 entspricht.This known method creates a boundary layer pattern as shown by the broken lines in FIG. 3. The boundary layer pattern has a channel length of L 1, which corresponds to the distance between the edges of the source 17 and the base 14 on the surface of the region 13 .
Gemäß einem ersten Grundgedanken der vorliegenden Erfindung wird das Eintreiben der P⁻-Kanalbereiche von 120 Minuten bei 1175°C auf einen Bereich von 60-90 Minuten bei 1175°C und vorzugsweise auf ungefähr 90 Minuten verringert, wodurch sich eine kleinere Kanallänge l₂ ergibt, die in Fig. 3 gezeigt ist, was sich aus der verringerten seitlichen Diffusion der P⁻- Diffusion 14a, 15a und 16a ergibt.According to a first basic idea of the present invention, the driving in of the P⁻ channel regions is reduced from 120 minutes at 1175 ° C. to a range of 60-90 minutes at 1175 ° C. and preferably to approximately 90 minutes, which results in a smaller channel length l₂, which is shown in Fig. 3, which results from the reduced lateral diffusion of the P⁻ diffusion 14 a, 15 a and 16 a.
Die Halbleiterscheibe wird dann einer Lebensdauerverkürzung 30 entweder durch Elektrodenbestrahlung oder durch Schwermetall diffusion unterworfen. Beispielsweise kann eine Platin-Lebens dauerverkürzung verwendet werden, indem Platin in die Silizium- Halbleiteroberfläche bei von 960°C bis 970°C eindiffundiert wird. Alternativ kann gemäß der Erfindung die Halbleiterscheibe mit einer vergrößerten Gesamtdosis von 4 Megarad bestrahlt wer den. The semiconductor wafer is then subjected to a shortening of the service life 30 either by electrode radiation or by heavy metal diffusion. For example, a platinum lifetime shortening can be used by diffusing platinum into the silicon semiconductor surface at from 960 ° C to 970 ° C. Alternatively, according to the invention, the semiconductor wafer can be irradiated with an increased total dose of 4 megarads.
Es wurde festgestellt, daß das neue Verfahren den Durchlaß spannungsabfall oder alternativ die Schaltgeschwindigkeit um ungefähr 20% verringert. So wird der SOA des Bauteils von unge fähr 21 Mikrosekunden auf ungefähr 16 Mikrosekunden verringert, was immer noch innerhalb der garantierten Standfestigkeit für kommerzielle IGBT-Bauteile liegt.The new method has been found to pass voltage drop or alternatively the switching speed reduced about 20%. In this way, the SOA of the component is lost reduced from 21 microseconds to approximately 16 microseconds, what is still within the guaranteed steadfastness for commercial IGBT components.
Es können unterschiedliche Source-Implantationsdosen für die N++-Source-Bereiche 17, 18 und 19 verwendet werden. Unter Verwendung einer P⁻-Kanal-Implantation von 8 E13, die für 90 Minuten eingetrieben wurde, wurde das Verfahren für eine Gruppe von 24 Halbleiterscheiben geprüft. Die Prüf-Halbleiterscheiben waren Standard-Epitaxial-Halbleiterscheiben, die von der Fa. Sumitomo beschafft wurden. Die Gruppe wurde auf zwei unter schiedliche Anreicherungs-Diffusions-Eintreibzeiten, nämlich 8 Stunden bzw. 12 Stunden aufgeteilt. Weiterhin wurden drei Werte von Source-Implantationsdosen geprüft, nämlich 3 E15, 6 E15 bzw. 1 E16, und vier Ofen-Platin-Eintreibtemperaturen von 905°C, 910°C, 915°C bzw. 920°C wurden ebenfalls geprüft. Die Versu che erzeugten die nachfolgenden Ergebnisse, die in Tabelle I ge zeigt sind, in der die Sperr-Durchbruchspannung BVDSS, die Schwellenwertspannung Vth und der Durchlaßspannungsabfall VON für diese Teilgruppenexperimente aufgeführt sind. Es sei bemerkt, daß von anderen Lieferanten beschaffte Halbleiterschei ben lediglich geringfügig abweichende Ergebnisse liefern.Different source implantation doses can be used for the N ++ source areas 17 , 18 and 19 . Using a P⁻-channel implantation of 8 E13 that was driven in for 90 minutes, the procedure was tested for a group of 24 semiconductor wafers. The test semiconductor wafers were standard epitaxial semiconductor wafers, which were obtained from Sumitomo. The group was divided into two different enrichment-diffusion driving times, namely 8 hours and 12 hours. Furthermore, three values of source implantation doses were checked, namely 3 E15, 6 E15 and 1 E16, and four furnace platinum driving temperatures of 905 ° C, 910 ° C, 915 ° C and 920 ° C were also checked. The experiments produced the following results, which are shown in Table I, in which the reverse breakdown voltage BVD SS , the threshold voltage V th and the forward voltage drop V ON are listed for these subgroup experiments. It should be noted that semiconductor wafers procured from other suppliers only provide slightly different results.
Gemäß einem weiteren Grundgedanken der Erfindung wird der ultra tiefe N⁺-"Anreicherungs"-Bereich 30 anfänglich bei einer Tem peratur von ungefähr 1175°C für ungefähr 12 Stunden eingetrie ben, und nicht über die üblichen 8 Stunden, und die eine niedri ge Konzentration aufweisenden P⁺-Kanalbereiche 14a, 15a und 16a werden bei einer Temperatur von 1175°C bei einer von 150 Minuten auf 60 Minuten verringerten Eintreibzeit eingetrieben, was zu einer kürzeren Kanallänge führt.According to another principle of the invention, the ultra deep N⁺ "enrichment" region 30 is initially driven in at a temperature of about 1175 ° C for about 12 hours, and not over the usual 8 hours, and which is a low concentration having P⁺ channel areas 14 a, 15 a and 16 a are driven in at a temperature of 1175 ° C with a reduced driving time from 150 minutes to 60 minutes, which leads to a shorter channel length.
Die kürzere Kanallänge ermöglicht in Kombination mit dem tiefe ren Anreicherungsbereich noch höhere Lebensdauer-Verkürzungs- Elektronenbestrahlungsdosen von bis zu 5 oder 6 Megarad ohne Rückschalten für ein 1200 Volt IGBT-Bauteil und Dosen von unge fähr 6,4 bis 16 Megarad für ein 600 Volt IGBT-Bauteil.The shorter channel length in combination with the deep one enrichment area even longer lifespan shortening Electron radiation doses up to 5 or 6 megarads without Switching back for a 1200 volt IGBT component and cans from unge about 6.4 to 16 megarads for a 600 volt IGBT device.
Es wurde weiterhin festgestellt, daß eine Schwermetalldotierung, wie z. B. Platin, das bei 955°C für 10 Minuten eindiffundiert wurde, ebenfalls zur Verkürzung der Lebensdauer anstelle der Bestrahlung verwendet werden kann, wobei sich annehmbare Durch laßspannungsabfälle ergaben.It was also found that heavy metal doping, such as B. platinum, which diffuses at 955 ° C for 10 minutes was also used to shorten the lifespan instead of Irradiation can be used, with acceptable through yield voltage drops resulted.
Das Verfahren verringert weiterhin die Sperrspannung um ungefähr 40 Volt. Es wurde jedoch festgestellt, daß aufgrund der Änderung der Dicke der Epitaxialschicht in den gelieferten Halbleiter scheiben diese reduzierte Sperrspannung gelegentlich zu Bau teilen führte, die die 1200 Volt-Spezifikation nicht erfüllten. Als Ergebnis sind Halbleiterscheiben mit dickeren Epitaxial schichten für dieses Verfahren erforderlich. The method further reduces the reverse voltage by approximately 40 volts. However, it was found that due to the change the thickness of the epitaxial layer in the semiconductor supplied slice this reduced reverse voltage occasionally to construction parts that did not meet the 1200 volt specification. As a result, semiconductor wafers with thicker epitaxial layers required for this procedure.
Claims (12)
Einleiten von Trägern eines ersten Leitungstyps in die freiliegende Oberfläche eines dünnen Halbleiterchips, der von dem ersten Leitungstyp ist, und Eindiffundieren der Träger bis zu einer ersten Tiefe in das Substrat, um einen Bereich mit vergrößerter Leitung zu bilden,
Ausbildung einer ersten Maskenschicht mit Öffnungen, die über dem Bereich mit vergrößerter Leitung liegen, und Aufbringen einer ersten vorgegebenen Konzentration von Trägern eines zwei ten Leitungstyps, der zu dem ersten Leitungstyp entgegengesetzt ist, auf die Chip-Oberfläche durch die Öffnungen hindurch,
Ausbildung eines dünnen Gate-Dielektrikums und einer leitenden Gate-Elektrode über zumindest Teilen der Oberfläche des Bereiches mit vergrößerter Leitung,
Ausbildung einer zweiten Maskenschicht mit Öffnungen, die die Positionen jeweiliger Öffnungen der ersten Maskenschicht umgeben und zumindest benachbart hierzu sind und die durch jeweilige Bereiche des dünnen Gate-Dielektrikums begrenzt sind, und Einleiten einer zweiten vorgegebenen Konzentration von Trägern des zweiten Leitungstyps, die kleiner als die erste vorgegebene Konzentration ist, in den Chip durch die Öffnungen der zweiten Maskenschicht,
Eindiffundieren der Träger der ersten und zweiten vorge gebenen Konzentrationen des zweiten Leitungstyps bei ungefähr einer Temperatur von 1175°C für eine Zeit, die von 60 bis 90 Minuten reicht, wobei die Träger der ersten vorgegebenen Kon zentration einen Hauptteil mit relativ hoher Konzentration bil den, während die Träger mit der zweiten vorgegebenen Konzentra tion einen eine relativ niedrige Konzentration aufweisenden Kanalbereich bilden, der den Hauptteil mit relativ hoher Kon zentration umgibt und unter dem dünnen Gate-Dielektrikum liegt,
Einleiten einer hohen Konzentration von Trägern des ersten Leitungstyps durch die Öffnungen der zweiten Maske und Eindiffundieren der Träger zur Bildung flacher Sourcebereiche, die seitlich diffundieren, um unter dem dünnen Gate-Dielektrikum zu liegen und um die Innenkante des die niedrige Konzentration aufweisenden Kanalbereiches zu begrenzen,
und Ausbilden einer Source-Elektrode auf den Sourcebe reichen und einer Drain-Elektrode, die elektrisch mit dem Chip verbunden ist.1. A method for producing a power semiconductor component, in particular an IGBT component, characterized by the following steps:
Introducing carriers of a first conductivity type into the exposed surface of a thin semiconductor chip, which is of the first conductivity type, and diffusing the carriers to a first depth into the substrate to form an area with increased conductivity,
Forming a first mask layer with openings that lie above the region with an enlarged line, and applying a first predetermined concentration of carriers of a second line type, which is opposite to the first line type, onto the chip surface through the openings,
Formation of a thin gate dielectric and a conductive gate electrode over at least parts of the surface of the region with an enlarged line,
Forming a second mask layer with openings surrounding and at least adjacent to the positions of respective openings of the first mask layer and delimited by respective regions of the thin gate dielectric, and introducing a second predetermined concentration of carriers of the second conductivity type which is smaller than that is the first predetermined concentration, in the chip through the openings of the second mask layer,
Diffusing the carriers of the first and second predetermined concentrations of the second conductivity type at a temperature of about 1175 ° C. for a time ranging from 60 to 90 minutes, the carriers of the first predetermined concentration forming a main part with a relatively high concentration, while the carriers with the second predetermined concentration form a channel region which has a relatively low concentration, which surrounds the main part with a relatively high concentration and lies below the thin gate dielectric,
Introducing a high concentration of carriers of the first conductivity type through the openings of the second mask and diffusing in the carriers to form flat source regions which diffuse laterally to lie under the thin gate dielectric and to limit the inner edge of the channel region having the low concentration,
and forming a source electrode on the source regions and a drain electrode electrically connected to the chip.
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---|---|
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19808154A1 (en) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri | Bipolar transistor with insulated gate (IGBT) |
US6576936B1 (en) | 1998-02-27 | 2003-06-10 | Abb (Schweiz) Ag | Bipolar transistor with an insulated gate electrode |
Families Citing this family (47)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6043112A (en) * | 1996-07-25 | 2000-03-28 | International Rectifier Corp. | IGBT with reduced forward voltage drop and reduced switching loss |
US7485920B2 (en) * | 2000-06-14 | 2009-02-03 | International Rectifier Corporation | Process to create buried heavy metal at selected depth |
DE102004017723B4 (en) * | 2003-04-10 | 2011-12-08 | Fuji Electric Co., Ltd | Backward blocking semiconductor device and method of making the same |
JP4082295B2 (en) * | 2003-07-11 | 2008-04-30 | トヨタ自動車株式会社 | Semiconductor device |
US20080157117A1 (en) * | 2006-12-28 | 2008-07-03 | Mcnutt Ty R | Insulated gate bipolar transistor with enhanced conductivity modulation |
US9224496B2 (en) | 2010-08-11 | 2015-12-29 | Shine C. Chung | Circuit and system of aggregated area anti-fuse in CMOS processes |
US9251893B2 (en) | 2010-08-20 | 2016-02-02 | Shine C. Chung | Multiple-bit programmable resistive memory using diode as program selector |
US9070437B2 (en) | 2010-08-20 | 2015-06-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices with heat sink |
US9025357B2 (en) | 2010-08-20 | 2015-05-05 | Shine C. Chung | Programmable resistive memory unit with data and reference cells |
US9496033B2 (en) | 2010-08-20 | 2016-11-15 | Attopsemi Technology Co., Ltd | Method and system of programmable resistive devices with read capability using a low supply voltage |
US8488359B2 (en) | 2010-08-20 | 2013-07-16 | Shine C. Chung | Circuit and system of using junction diode as program selector for one-time programmable devices |
US10249379B2 (en) | 2010-08-20 | 2019-04-02 | Attopsemi Technology Co., Ltd | One-time programmable devices having program selector for electrical fuses with extended area |
US9042153B2 (en) | 2010-08-20 | 2015-05-26 | Shine C. Chung | Programmable resistive memory unit with multiple cells to improve yield and reliability |
US10916317B2 (en) | 2010-08-20 | 2021-02-09 | Attopsemi Technology Co., Ltd | Programmable resistance memory on thin film transistor technology |
US8854859B2 (en) | 2010-08-20 | 2014-10-07 | Shine C. Chung | Programmably reversible resistive device cells using CMOS logic processes |
US10923204B2 (en) | 2010-08-20 | 2021-02-16 | Attopsemi Technology Co., Ltd | Fully testible OTP memory |
US9236141B2 (en) | 2010-08-20 | 2016-01-12 | Shine C. Chung | Circuit and system of using junction diode of MOS as program selector for programmable resistive devices |
US9431127B2 (en) | 2010-08-20 | 2016-08-30 | Shine C. Chung | Circuit and system of using junction diode as program selector for metal fuses for one-time programmable devices |
US9711237B2 (en) | 2010-08-20 | 2017-07-18 | Attopsemi Technology Co., Ltd. | Method and structure for reliable electrical fuse programming |
US8830720B2 (en) | 2010-08-20 | 2014-09-09 | Shine C. Chung | Circuit and system of using junction diode as program selector and MOS as read selector for one-time programmable devices |
US9019742B2 (en) | 2010-08-20 | 2015-04-28 | Shine C. Chung | Multiple-state one-time programmable (OTP) memory to function as multi-time programmable (MTP) memory |
US9460807B2 (en) | 2010-08-20 | 2016-10-04 | Shine C. Chung | One-time programmable memory devices using FinFET technology |
US10229746B2 (en) | 2010-08-20 | 2019-03-12 | Attopsemi Technology Co., Ltd | OTP memory with high data security |
US9824768B2 (en) | 2015-03-22 | 2017-11-21 | Attopsemi Technology Co., Ltd | Integrated OTP memory for providing MTP memory |
US9818478B2 (en) | 2012-12-07 | 2017-11-14 | Attopsemi Technology Co., Ltd | Programmable resistive device and memory using diode as selector |
US9076513B2 (en) | 2010-11-03 | 2015-07-07 | Shine C. Chung | Low-pin-count non-volatile memory interface with soft programming capability |
US9019791B2 (en) | 2010-11-03 | 2015-04-28 | Shine C. Chung | Low-pin-count non-volatile memory interface for 3D IC |
US8988965B2 (en) | 2010-11-03 | 2015-03-24 | Shine C. Chung | Low-pin-count non-volatile memory interface |
US8913449B2 (en) | 2012-03-11 | 2014-12-16 | Shine C. Chung | System and method of in-system repairs or configurations for memories |
CN102544011A (en) | 2010-12-08 | 2012-07-04 | 庄建祥 | Anti-fuse memory and electronic system |
US10192615B2 (en) | 2011-02-14 | 2019-01-29 | Attopsemi Technology Co., Ltd | One-time programmable devices having a semiconductor fin structure with a divided active region |
US10586832B2 (en) | 2011-02-14 | 2020-03-10 | Attopsemi Technology Co., Ltd | One-time programmable devices using gate-all-around structures |
US8848423B2 (en) | 2011-02-14 | 2014-09-30 | Shine C. Chung | Circuit and system of using FinFET for building programmable resistive devices |
US8912576B2 (en) * | 2011-11-15 | 2014-12-16 | Shine C. Chung | Structures and techniques for using semiconductor body to construct bipolar junction transistors |
US9324849B2 (en) | 2011-11-15 | 2016-04-26 | Shine C. Chung | Structures and techniques for using semiconductor body to construct SCR, DIAC, or TRIAC |
US9136261B2 (en) | 2011-11-15 | 2015-09-15 | Shine C. Chung | Structures and techniques for using mesh-structure diodes for electro-static discharge (ESD) protection |
US9007804B2 (en) | 2012-02-06 | 2015-04-14 | Shine C. Chung | Circuit and system of protective mechanisms for programmable resistive memories |
US9076526B2 (en) | 2012-09-10 | 2015-07-07 | Shine C. Chung | OTP memories functioning as an MTP memory |
US9183897B2 (en) | 2012-09-30 | 2015-11-10 | Shine C. Chung | Circuits and methods of a self-timed high speed SRAM |
US9324447B2 (en) | 2012-11-20 | 2016-04-26 | Shine C. Chung | Circuit and system for concurrently programming multiple bits of OTP memory devices |
US9412473B2 (en) | 2014-06-16 | 2016-08-09 | Shine C. Chung | System and method of a novel redundancy scheme for OTP |
JP6706786B2 (en) * | 2015-10-30 | 2020-06-10 | 一般財団法人電力中央研究所 | Epitaxial wafer manufacturing method, epitaxial wafer, semiconductor device manufacturing method, and semiconductor device |
US10535413B2 (en) | 2017-04-14 | 2020-01-14 | Attopsemi Technology Co., Ltd | Low power read operation for programmable resistive memories |
US10726914B2 (en) | 2017-04-14 | 2020-07-28 | Attopsemi Technology Co. Ltd | Programmable resistive memories with low power read operation and novel sensing scheme |
US11062786B2 (en) | 2017-04-14 | 2021-07-13 | Attopsemi Technology Co., Ltd | One-time programmable memories with low power read operation and novel sensing scheme |
US11615859B2 (en) | 2017-04-14 | 2023-03-28 | Attopsemi Technology Co., Ltd | One-time programmable memories with ultra-low power read operation and novel sensing scheme |
US10770160B2 (en) | 2017-11-30 | 2020-09-08 | Attopsemi Technology Co., Ltd | Programmable resistive memory formed by bit slices from a standard cell library |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4134778A (en) * | 1977-09-02 | 1979-01-16 | General Electric Company | Selective irradiation of thyristors |
EP0077337A1 (en) * | 1981-02-23 | 1983-04-27 | Motorola, Inc. | Mos power transistor |
JPS59167066A (en) * | 1983-03-14 | 1984-09-20 | Nissan Motor Co Ltd | Vertical type metal oxide semiconductor field effect transistor |
IT1213234B (en) * | 1984-10-25 | 1989-12-14 | Sgs Thomson Microelectronics | PROCESS PERFECTED FOR THE MANUFACTURE OF DMOS SEMICONDUCTOR DEVICES. |
US4716126A (en) * | 1986-06-05 | 1987-12-29 | Siliconix Incorporated | Fabrication of double diffused metal oxide semiconductor transistor |
US4792530A (en) * | 1987-03-30 | 1988-12-20 | International Rectifier Corporation | Process for balancing forward and reverse characteristic of thyristors |
US5472888A (en) * | 1988-02-25 | 1995-12-05 | International Rectifier Corporation | Depletion mode power MOSFET with refractory gate and method of making same |
JP2771172B2 (en) * | 1988-04-01 | 1998-07-02 | 日本電気株式会社 | Vertical field-effect transistor |
US5017508A (en) * | 1989-06-29 | 1991-05-21 | Ixys Corporation | Method of annealing fully-fabricated, radiation damaged semiconductor devices |
JP2752184B2 (en) * | 1989-09-11 | 1998-05-18 | 株式会社東芝 | Power semiconductor device |
IT1247293B (en) * | 1990-05-09 | 1994-12-12 | Int Rectifier Corp | POWER TRANSISTOR DEVICE PRESENTING AN ULTRA-DEEP REGION, AT A GREATER CONCENTRATION |
IT1244119B (en) * | 1990-11-29 | 1994-07-05 | Cons Ric Microelettronica | PROCESS OF INTRODUCTION AND DIFFUSION OF PLATINUM IONS INTO A SLICE OF SILICON |
US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
JPH04322470A (en) * | 1991-04-23 | 1992-11-12 | Fuji Electric Co Ltd | Insulated-gate bipolar transistor |
JPH05160407A (en) * | 1991-12-09 | 1993-06-25 | Nippondenso Co Ltd | Vertical insulating gate type semiconductor device and manufacture thereof |
JPH0774356A (en) * | 1993-09-03 | 1995-03-17 | Nippon Inter Electronics Corp | Manufacture of semiconductor device |
JP3125567B2 (en) * | 1994-03-28 | 2001-01-22 | 富士電機株式会社 | Insulated gate thyristor |
EP0689238B1 (en) * | 1994-06-23 | 2002-02-20 | STMicroelectronics S.r.l. | MOS-technology power device manufacturing process |
-
1997
- 1997-01-21 US US08/786,023 patent/US6008092A/en not_active Expired - Lifetime
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- 1997-02-03 SG SG1997000237A patent/SG54461A1/en unknown
- 1997-02-05 JP JP9022509A patent/JPH1027807A/en active Pending
- 1997-02-07 IT IT97MI000242A patent/IT1290276B1/en active IP Right Grant
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- 1997-02-12 FR FR9701607A patent/FR2745952B1/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19808154A1 (en) * | 1998-02-27 | 1999-09-02 | Asea Brown Boveri | Bipolar transistor with insulated gate (IGBT) |
US6576936B1 (en) | 1998-02-27 | 2003-06-10 | Abb (Schweiz) Ag | Bipolar transistor with an insulated gate electrode |
Also Published As
Publication number | Publication date |
---|---|
DE19704996C2 (en) | 2001-05-17 |
FR2745952B1 (en) | 1999-06-11 |
SG54461A1 (en) | 1998-11-16 |
JPH1027807A (en) | 1998-01-27 |
KR100304381B1 (en) | 2001-11-30 |
GB2310082B (en) | 2000-12-20 |
US6008092A (en) | 1999-12-28 |
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TW445547B (en) | 2001-07-11 |
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GB9702795D0 (en) | 1997-04-02 |
IT1290276B1 (en) | 1998-10-22 |
FR2745952A1 (en) | 1997-09-12 |
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