EP0000545B1 - Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung - Google Patents

Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung Download PDF

Info

Publication number
EP0000545B1
EP0000545B1 EP78100443A EP78100443A EP0000545B1 EP 0000545 B1 EP0000545 B1 EP 0000545B1 EP 78100443 A EP78100443 A EP 78100443A EP 78100443 A EP78100443 A EP 78100443A EP 0000545 B1 EP0000545 B1 EP 0000545B1
Authority
EP
European Patent Office
Prior art keywords
layer
regions
semiconductor body
accordance
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
EP78100443A
Other languages
English (en)
French (fr)
Other versions
EP0000545A1 (de
Inventor
Chakrapani Gajanan Jambotkar
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of EP0000545A1 publication Critical patent/EP0000545A1/de
Application granted granted Critical
Publication of EP0000545B1 publication Critical patent/EP0000545B1/de
Expired legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/21—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically active species
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P30/00—Ion implantation into wafers, substrates or parts of devices
    • H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
    • H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
    • H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P32/00—Diffusion of dopants within, into or out of wafers, substrates or parts of devices
    • H10P32/30—Diffusion for doping of conductive or resistive layers
    • H10P32/302—Doping polycrystalline silicon or amorphous silicon layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P76/00—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography
    • H10P76/40—Manufacture or treatment of masks on semiconductor bodies, e.g. by lithography or photolithography of masks comprising inorganic materials

Definitions

  • the invention relates to a method for producing a semiconductor arrangement of the type specified in the preamble of patent claim 1.
  • a preferred field of application for this method is the production of insulating layer field-effect transistor structures which are equipped with so-called self-aligned gate electrodes.
  • Such field effect transistors with a self-aligned gate are already known per se.
  • the associated conventional manufacturing processes use a mask made of a high temperature resistant material for masking during the formation of the source and drain regions, i.e. a material capable of withstanding high temperatures on the order of 1000 ° C and higher.
  • This masking layer can be made of silicon, for example, as described for the processes described in US Pat. Nos. 3,475,234 and 3,544,399, using polycrystalline silicon as the masking material that remains in the gate region for the final formation of the gate electrode. Since such structures are insulating layer field effect transistors, a layer of an insulating material, e.g. of silicon dioxide, under the silicon-containing masking layer.
  • the high temperature resistant material itself may already be an insulating material, e.g. Silicon nitride, which remains as a gate dielectric in the gate area.
  • the high-temperature resistant material e.g. Silicon nitride or a double layer of silicon nitride over silicon dioxide, for edge definition of the source and drain regions adjoining the gate region; it remains as a thin gate dielectric in the final field effect transistor structure.
  • a thick oxide layer is thermally grown over the source and drain, the silicon nitride layer present in the gate region serving as an oxidation-inhibiting mask to prevent the thin gate insulating layer from increasing in thickness.
  • a conductive gate electrode is formed in the gate area, the thin silicon nitride layer or, after its removal, another thin insulating layer also serving to delimit the area provided as the gate area.
  • the main advance in such a self-aligned gate structure has been that it has improved the positioning of the gate electrode and gate insulating layer relative to the source and drain regions.
  • the gate electrode had to be made larger relative to the channel length effective between the source and drain, i.e. there was a significant overlap between the gate electrode and the source and drain regions. This resulted in undesired stray capacitances in the form of gate overlap capacitances, which led to a deterioration in the frequency properties or the switching speed of such field-effect transistor components in integrated circuits.
  • the dopants can first be introduced by diffusion or ion implantation in such a way that very flat surface areas of the appropriate conductivity type form, which is followed by a so-called driving-in step to be carried out at high temperatures, through which the source and drain are driven deeper into the semiconductor body.
  • driving-in step to be carried out at high temperatures, through which the source and drain are driven deeper into the semiconductor body.
  • the doping atoms migrate to a certain extent below the gate masking layer. As a result, there was nevertheless an overlap of the gate with the source and drain and the resulting disadvantageous consequences.
  • the layer wi is considerably lower resistances in the order of 8 to 10 ⁇ / ⁇ are required.
  • source and drain regions with such a low sheet resistance were produced by one of the diffusion methods described above for forming the source and drain regions with a depth extension in the substrate in the order of magnitude of 1000 nm.
  • the invention achieves the object of specifying a method for producing a semiconductor arrangement, in particular an insulating layer field-effect transistor structure, which is improved with respect to the overlap-free self-adjustment of doping regions relative to a surface layer, in which the overlap-free self-adjustment also occurs at a relatively deep in doping regions reaching the semiconductor body can be achieved.
  • buried areas completely enclosed by the material of the semiconductor body are first formed in the mutual arrangement defined by the masking layer on the semiconductor surface by means of ion implantation, whereupon a subsequent heat treatment brings about a targeted expansion of the dopants present in the buried areas until the semiconductor surface is reached.
  • the channel region is always exactly and completely covered by the gate electrode, but on the other hand that there is no gate overlap with the source and drain regions formed in this way.
  • FIG. 1 shows a semiconductor body or a substrate 10 of the P conductivity type, the specific resistance value of which is approximately 0.1 to 1 ⁇ cm and on which an approximately 900 nm thick silicon dioxide layer 11 is formed.
  • This layer 11 can be formed in a conventional manner by thermal oxidation or otherwise deposited, e.g. by vapor deposition or sputtering.
  • An opening 12 is produced in layer 11 using conventional photoiitography and etching methods, so that the structure shown in FIG. 1 results.
  • a thin layer 13 of silicon dioxide with a thickness of approximately 50 nm is then allowed to grow in the area of the opening 12, preferably thermally.
  • a silicon layer 14 is applied over this by means of conventional methods for depositing silicon, for example described in US Pat. No. 3,424,629. This process step is carried out at a temperature on the order of 500 to 900 ° C and usually at atmospheric pressure.
  • the silicon layer 14 is a polycrystalline structure since it is formed on the silicon dioxide layers 11 and 13.
  • the thickness of the layer 14 is approximately 900 nm.
  • an approximately 80 nm thick silicon dioxide layer 15 is produced in a conventional manner per se, but preferably by thermal oxidation of a part of the surface of the silicon layer 14.
  • the regions 18 and 19 buried in the semiconductor body 10 are then formed by means of ion implantation in accordance with FIG. 4.
  • N-type dopants for example phosphorus
  • the implantation step can be carried out either directly through the unmasked, relatively thin silicon dioxide layer 13 or, as shown in FIG. 4, after the silicon dioxide layer 13 not covered by the silicon layer 14 'has been removed beforehand. 4, the silicon dioxide layer arranged below the mask in the form of the silicon layer 14 'is designated by 13'.
  • a conventional etching process for example under Buffered hydrofluoric acid can be used.
  • the silicon dioxide layer 15 will also be removed, while the layer 11, which is considerably thicker in comparison, remains essentially unchanged.
  • the ion implantation must be carried out with sufficient radiation dosage and energy that the buried regions 18 and 19 have a concentration distribution which takes account of the following aspects.
  • the same heat treatment is intended to ensure that regions 18 and 19 also move upwards expand in the direction of the surface of the semiconductor body 10 so that they just adjoin the silicon gate electrode laterally on the semiconductor surface.
  • FIG. 8A shows the concentration distribution of the N-doping impurities for the regions 18 and 19 along the section line 8A-8A indicated in FIG. 4.
  • regions 18 and 19 were originally created as regions completely enclosed in P-type semiconductor body 10, with a peak concentration being approximately at a distance of 0.5 ⁇ m from the semiconductor surface.
  • the implantation step that can be used to form these areas 18 and 19 with the concentration profile shown can be carried out using conventional devices and methods, such as are described, for example, in US Pat. No. 3,756,862. For example, taking type 3 'P + ions, an energy value of 400 keV and a dosage of approximately 10 16 ions / cm 2 is appropriate.
  • the implantation also forms a dopant distribution similar to the shape shown in FIG. 8A in the silicon layer region 14 ′. As a result, the layer 14 'is desirably provided with a low sheet resistance.
  • a so-called diffusion or driving-in step is carried out at a temperature of about 950 ° C in a conventional oxidizing atmosphere, such as e.g. Steam is performed to bring the source and drain regions 18 and 19 into the form shown in FIG. 5.
  • a conventional oxidizing atmosphere such as e.g. Steam
  • the final dopant distribution for the source and drain regions 18 and 19 along the section line 8B-8B shown in FIG. 5 is shown in FIG. 8B.
  • a silicon dioxide layer 40 is formed over the semiconductor body 10 as well as over the polycrystalline silicon gate electrode 14 '.
  • the source and drain region edges next to it due to the subsequent diffusion or heat treatment step their downward expansion to the same extent can also be extended upwards so that their intersections 22 and 23 (in FIG. 5) are practically exactly aligned with the corresponding edges 24 and 25 of the silicon gate electrode 14 'with regard to their lateral adjustment.
  • the preliminary ion implantation step according to FIG.
  • openings 31, 32 and 28 are then produced in the silicon dioxide layer 40 as contact openings for source, drain and the gate electrode.
  • the source and drain regions have a relatively low surface concentration of phosphorus. It is therefore advantageous to carry out a flat implantation of the dopants which cause the N-conduction type, for example phosphorus, in each of these contact openings, the regions designated 29, 30 and 34 being formed in FIG. 6. These areas have a high surface concentration of the N conductivity type in the order of 10 21 atoms / cm 3 , cf. in addition the concentration profile shown in FIG. 8C for the relationships shown in FIG. 6, and in particular the point 33 in FIG. 8C.
  • N + conductive connection regions 29, 30 and 34 can be produced in a conventional manner by introducing dopants. However, it is preferable to fabricate these areas by implanting N-type ions, eg phosphorus, using the method described above with an energy of approximately 40 keV and a dosage of approximately 10 11 ions / cm 2 . In the last method step, as shown in FIG. 7, is carried out in a conventional manner the contact and connection metallization in the form of the connections 35, 36 and 37 for source, drain and the silicon gate. This metallization can be completely conventional in the manner customary in such integrated FET circuits, for example made of aluminum.
  • N-type ions eg phosphorus
  • the invention is not restricted to this but can also be applied to other self-aligned gate designs.
  • the masking layer required to ensure the self-alignment of the thin gate insulating layer consists of a material that does not melt or decompose in any other way at the diffusion temperatures of the order of 1000 ° C. or greater that are used.
  • Such other possibilities include, for example, self-aligned field effect transistors with silicon nitride gate technology, in which a thin layer of silicon nitride is used for the self-aligned formation of the source and drain regions relative to the thin gate insulating layer.
  • metals such as molybdenum, tungsten or tantalum which are resistant to high temperatures can be used instead of the silicon described in the present exemplary embodiment in the context of such a method.

Landscapes

  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Description

  • Die Erfindung bezieht sich auf ein Verfahren zur Herstellung einer Halbleiteranordnung der im Oberbegriff des Patentanspruchs 1 angegebenen Art. Bevorzugtes Anwendungsgebiet dieses Verfahrens ist die Herstellung von Isolierschicht-Feldeffekttransistorstrukturen, die mit sog. selbstjustierten Gate-Elektroden ausgestattet sind.
  • Derartige Feldeffekttransistoren mit selbstjustiertem Gate sind an sich bereits bekannt. Die zugehörigen konventionellen Herstellungsverfahren verwenden für die Maskierung während der Ausbildung der Source- und Draingebiete eine Maske aus einem hochtemperaturfesten Material, d.h. einem Material, das in der Lage ist, hohe Temperaturen in der Größenordnung von 1000 °C und höher auszuhalten. Diese Maskierungsschicht kann beispielsweise aus Silicium bestehen, wie für die in den US-Patentschriften 3475234 und 3544399 behandelten Verfahren beschrieben ist, wobei polykristallines Silicium als Maskierungsmaterial benutzt wird, das im Gate-Bereich zur letzlichen Bildung der Gate-Elektrode verbleibt. Da es sich bei solchen Strukturen um Isolierschicht-Feldeffekttransistoren handelt, wird stets noch eine Schicht aus einem isolierenden Material, z.B. aus Siliciumdioxid, unter der Silicium enthaltenden Maskierungsschicht vorhanden sein.
  • Andererseits kann das hochtemperaturfeste Material selbst bereits ein isolierendes Material sein, z.B. Siliciumnitrid, das als Gate-Dielektrikum im Gate-Bereich verbleibt. Zugehörige Verfahren dieser Art sind in der US-Patentschrift 3 544 858 behandelt. Dabei dient das hochtemperaturfeste Material, z.B. Siliciumnitrid oder eine Doppelschicht aus Siliciumnitrid über Siliciumdioxid, zur Kantendefinition der an den Gate- Bereich angrenzenden Source- und Draingebiete ; es verbleibt dabei als dünnes Gate-Dielektrikum in der endgültigen Feldeffekttransistorstruktur. Dazu läßt man thermisch eine dicke Oxidschicht über Source und Drain aufwachsen, wobei die im Gatebereich vorhandene Siliciumnitridschicht als oxydationshemmende Maskierung zur Verhinderung einer Dickenzunahme der dünnen Gate-Isolierschicht dient. Schließlich wird eine leitfähige Gate-Elektrode im Gatebereich gebildet, wobei die dünne Siliciumnitridschicht oder nach deren Entfernung eine andere dünne Isolierschicht weiterhin zur Abgrenzung des als Gatebereich vorgesehenen Gebietes dient.
  • Der hauptsächliche Fortschritt bei einer derartigen Struktur mit selbstjustiertem Gate bestand darin, daß dadurch eine verbesserte Positionierung der Gate-Elektrode und der Gate-Isolierschicht relativ zu den Source- und Draingebieten erzielt werden konnte. Vor Anwendung der selbstjustierten Gate-Strukturen mußte die Gate-Elektrode relativ zur zwischen Source und Drain wirksamen Kanallänge größer ausgelegt werden, d.h. zwischen der Gate-Elektrode und den Source- und Draingebieten lag eine zum Teil erhebliche Überlappung vor. Daraus resultierten unerwünschte Streukapazitäten in Form von Gate-Überlappungskapazitäten, die zu einer Verschlechterung der Frequenzeigenschaften bzw. der Schaltgeschwindigkeit solcher Feldeffekttransistorbauelemente in integrierten Schaltungen führten.
  • Obwohl die oben beschriebenen selbstjustierten Gate-Strukturen und die dazu gehörigen Verfahren bereits zu einer beträchtlichen Reduzierung der Gate-Überlappung und somit zu einer Verschnellerung der Schaltzeiten geführt haben, wurde das Problem der Gate-Überlappung der Source- und Draingebiete immer noch nicht völlig ausgeräumt. Dies lag in erster Linie an der verfahrensmäßigen Ausgestaltung, nach der die Bildung der Source- und Draingebiete trotz Vorsehung eines selbstjustierten Gates mittels eines Diffusionsschrittes erfolgte. Konventionell kann dieser Diffusionsschritt direkt durch Einbringung von Dotierungsstoffen für Source und Drain in den Halbleiterkörper in Anwesenheit der selbstjustierenden Gatemaskierung erfolgen. Alternativ können die Dotierungsstoffe zunächst durch Diffusion oder Ionenimplantation in einer Weise eingebracht werden, daß sich sehr flache Oberflächengebiete vom entsprechenden Leitungstyp bilden, woran sich ein bei hohen Temperaturen durchzuführender sog. Eintreibschritt anschließt, durch den Source und Drain tiefer in den Halbleiterkörper hineingetrieben werden. Im Verlaufe dieser Diffusions- bzw. Eintreibschritte kommt es natürlich auch bis zu einem gewissen Maße zu einer seitlichen Auswanderung der Dotierungsatome unterhalb der Gate-Maskierungsschicht. Im Ergebnis kam es damit dennoch zu einer Überlappung des Gates mit Source und Drain und den daraus sich ergebenden nachteiligen Konsequenzen.
  • Es wurde auch bereits im Stand der Technik, z.B. in der US-Patentschrift 3472712, angegeben, derartige selbstjustierte Isolierschicht-Feldeffekttransistoren unter Vermeidung jeglichen Diffusionsschrittes lediglich durch Einsatz einer Ionenimplantation herzustellen. Derartige Strukturen weisen sicherlich keine Gate-Überlappungsprobleme auf. Die durch solche Verfahren hergestellten Strukturen sind aber insofern einer Beschränkung unterworfen, als ihre Source- und Draingebiete lediglich mit einer Tiefe von 200 bis 300 nm oder weniger in den Halbleiterkörper bzw. das Substrat hineinreichen. Als Folge daraus ergeben sich für die Source- und Draingebiete hohe Widerstandswerte, d.h. Schichtwiderstände in der Größenordnung von 50 n/D. Obgleich derartig hohe Schichtwiderstandswerte durchaus akzeptabel für manche diskrete Feldeffekttransistorfunktionen wie auch für einfachere integrierte Schaltungen sein können, sind bei komplexeren mit Feldeffekttransistoren aufgebauten integrierten Schaltungen, bei denen die Source- und Draingebiete oder deren Verlängerungen als Teil des Verbindungsnetzwerks benutzt werden, erheblich niedrigere Schichtwiderstände in der Größenordnung von 8 bis 10 Ω/□ erforderlich. Nach dem Stand der Technik wurden Source- und Draingebiete mit derartig niedrigem Schichtwiderstand durch eines der oben beschriebenen Diffusionsverfahren zur Bildung der Source- und Draingebiete mit einer Tiefenerstreckung im Substrat in der Größenordnung von 1000 nm erzeugt. Die Ausbildung von beispielsweise 1000 nm tief reichenden Source-und Draingebieten lediglich durch lonenimplantation ohne anschließende Diffusionsbehandlung würde, soweit sie überhaupt möglich wäre, eine erheblich kompliziertere und hinsichtlich der Anzahl einzelner lonenimplantationsschritte sowie der zugehörigen Wahl der Energie- und Dosierungswerte aufwendigere Verfahrensausgestaltung erfordern.
  • Die Erfindung, wie sie in den Ansprüchen gekennzeichnet ist, löst die Aufgabe, ein hinsichtlich der überlappungsfreien Selbstjustierung von Dotierungsgebieten relativ zu einer Oberflächenschicht verbessertes Verfahren zur Herstellung einer Halbleiteranordnung, insbesondere einer lsolierschicht-Feldeffekttransistorstruktur anzugeben, bei der die überlappungsfreie Selbstjustierung auch bei relativ tief in den Halbleiterkörper reichenden Dotierungsgebieten erreicht werden kann. Zusammengefaßt werden mittels Ionenimplantation zunächst vollständig vom Material des Halbleiterkörpers eingeschlossene vergrabene Gebiete in der durch die Maskierungschicht auf der Halbleiteroberfläche festgelegten gegenseitigen Anordnung gebildet, woraufhin durch eine nachfolgende Wärmebehandlung eine gezielte Ausdehnung der in den vergrabenen Gebieten vorhandenen Dotierungsstoffe bis zum Erreichen der Halbleiteroberfläche herbeigeführt wird. Für den Fall einer Isolierschicht-Feldeffekttransistorstruktur heißt das, daß Source und Drain zunächst als vergrabene Gebiete mittels lonenimplantation innerhalb des Halbleiterkörpers dotiert werden und die nachfolgende Wärmebehandlung zur Ausdiffusion der Dotierungsstoffe gerade soweit geführt wird, daß die obere Randzone des zunächst vergrabenen Gebiets letzlich gerade die Halbleiteroberfläche erreicht. In diesem Fall ist einerseits gewährleistet, daß der Kanalbereich stets exakt und vollständig von der Gate-Elektrode bedeckt ist, daß andererseits aber keinerlei Gate-Überlappung zu den derart ausgebildeten Source- und Draingebieten eintritt.
  • Im folgenden wird die Erfindung anhand von lediglich einen Ausführungsweg darstellenden Zeichnungen näher erläutert.
  • Es zeigen :
    • Fig. 1-7 schematische Querschnittsdarstellungen durch eine Feldeffekttransistorstruktur zur Erläuterung der Verfahrensabfolge im Rahmen vorliegender Erfindung, und
    • Fig. 8A-8C verschiedene Dotierungsprofile über die Tiefe des Draingebietes, wie sie sich zu verschiedenen Verfahrenszeitpunkten ergeben.
  • Fig. 1 zeigt einen Halbleiterkörper bzw. ein Substrat 10 vom P-Leitungstyp, dessen spezifischer Widerstandswert etwa 0,1 bis 1 Ω cm beträgt und auf dem eine größenordnungsmäßig etwa 900 nm dicke Siliciumdioxidschicht 11 gebildet ist. Diese Schicht 11 kann in konventioneller Weise durch thermische Oxydation erzeugt oder in anderer Weise niedergeschlagen werden, z.B. durch Aufdampfen oder Sputtern. In der Schicht 11 wird in konventioneller Anwendung entsprechender Photoiitographie- und Ätzverfahren eine Öfnnung 12 hergestellt, so daß sich die in Fig. 1 gezeigte Struktur ergibt.
  • Entsprechend Fig. 2 läßt man anschließend eine dünne Schicht 13 aus Siliciumdioxid mit einer Dicke von etwa 50 nm im Bereich der Öffnung 12, vorzugsweise thermisch aufwachsen. Darüber wird mittels konventioneller Verfahren zum Niederschlagen von Silicium, beispielsweise beschrieben in der US-Patentschrift 3 424 629, eine Siliciumschicht 14 aufgebracht. Dieser Prozeßschritt wird bei einer Temperatur in der Größenordnung von 500 bis 900 °C und üblicherweise bei Atmosphärendruck durchgeführt. Bei der Siliciumschicht 14 handelt es sich um eine polykristalline Struktur, da sie auf den Siliciumdioxidschichten 11 und 13 gebildet wird. Die Dicke der Schicht 14 beträgt größenordnungsmäßig etwa 900 nm. Schließlich wird noch eine etwa 80 nm dicke Siliciumdioxidschicht 15 in an sich konventioneller Weise, vorzugsweise jedoch durch thermische Oxydation eines Teils der Oberfläche der Siliciumschicht 14, erzeugt.
  • Entsprechend Fig. 3 wird als nächstes unter Einsatz konventioneller Photolitographie- und Ätztechniken sowie unter Einsatz einer Maskierungsschicht 15' aus Siliciumdioxid auf dem für die spätere Gate-Elektrode des Feldeffekttransistors vorgesehenen Bereich der Siliciumschicht 14 ein selektiver Ätzvorgang zur Beseitigung der über den Bereich 14' hinausgehenden Siliciumschibhtbereiche durchgeführt. Für die Beseitigung der Siliciumschicht 14 stehen alle konventionellen chemischen Ätzverfahren zur Verfügung, mit denen vorzugsweise Silicium im Gegensatz zu Siliciumdioxid geätzt werden kann. Beispielsweise eignet sich eine verdünnte Salpetersäure/Flußsäurelösung für diesen Zweck. Als Ergebnis wird ein Paar von Öffnungen 16 und 17 in Fig. 3 erhalten, die sich an den für die späteren Source- und Draingebiete bestimmten Stellen befinden.
  • Mittels Ionenimplantation werden entsprechend Fig. 4 anschließend die im Halbleiterkörper 10 vergrabenen Gebiete 18 und 19 gebildet. Dazu werden N-leitende Dotierungsstoffe, z.B. Phosphor, in das Substrat implantiert. Der Implantationsschritt kann entweder direkt durch die unmaskierte relative dünne Siliciumdioxidschicht 13 oder entsprechend Fig. 4 nach vorheriger Entfernung der nicht durch die Siliciumschicht 14' bedeckten Siliciumdioxidschicht 13 erfolgen. In Fig. 4 ist die unterhalb der Maskierung in Form der Siliciumschicht 14' angeordnete Siliciumdioxidschicht mit 13' bezeichnet. Zur Beseitigung der Siliciumdioxidschicht kann ein konventionelles Ätzverfahren, z.B. unter Verwendung einer gepufferten Flußsäure benutzt werden. In diesem Fall wird auch die Siliciumdioxidschicht 15' entfernt werden, während die demgegenüber erheblich dickere Schicht 11 im wesentlichen unverändert verbleibt. Die lonenimplantation muß mit einer so ausreichenden Strahldosierung und -energie durchgeführt werden, daß sich für die vergrabenen Gebiete 18 und 19 eine den folgenden Gesichtspunkten Rechnung tragende Konzentrationsverteilung ergibt. Bei dem nachfolgenden Hochtemperaturschritt bei etwa 1000 °C oder höher zur Ausdiffusion der Gebiete 18 und 19 nach unten hin bis zu den in Fig. 5 ersichtlichen Übergängen 20 und 21 soll durch dieselbe Wärmebehandlung sichergestellt sein, daß die Gebiete 18 und 19 sich auch nach oben in Richtung auf die Oberfläche des Halbleiterkörpers 10 ausweiten, so daß sie an der Halbleiteroberfläche gerade seitlich an die Silicium-Gate-Elektrode angrenzen. Um Source- und Draingebiete mit relativ geringen Schichtwiderstandswerten in der Größenordnung von 8 bis 10 Ω/□ zu erhalten, sind Eindringtiefen der unteren Halbleiterübergänge 20 und 21 in der Größenordnung von 1 µm wünschenswert. Um zu derartigen resultierenden Eindringtiefen zu kommen, sollten die zunächst implantierten Gebiete 18 und 19 in Fig. 4 mit einer solchen Strahlenergie und -dosierung erzeugt werden, daß sich ein Konzentrationsprofil entsprechend Fig. 8A ergibt. In Fig. 8A ist die Konzentrationsverteilung der N-dotierenden Verunreinigungen für die Gebiete 18 und 19 entlang der in Fig. 4 angegebenen Schnittlinie 8A-8A gezeigt. Wie aus Fig. 8A hervorgeht sind die Gebiete 18 und 19 ursprünglich als völlig im P-leitenden Halbleiterkörper 10 eingeschlossene Gebiete erzeugt, wobei eine Spitzenkonzentration etwa im Abstand von 0,5 µm von der Halbleiteroberfläche vorliegt. Der zur Ausbildung dieser Gebiete 18 und 19 mit dem gezeigten Konzentrationsprofil anwendbare Implantationsschritt kann mit konventionellen Vorrichtungen und Verfahren, wie sie beispielsweise in der US-Patentschrift 3 756 862 beschrieben sind, vorgenommen werden. Nimmt man beispielsweise Ionen des Typs 3'P+, ist ein Energiewert von 400 keV und eine Dosierung von Ungefähr 1016 lonen/cm2 angemessen. Die relativ dicken Schichten 11 und 14' verhindern, daß die implantierten Ionen in den Halbleiterkörper 10 unterhalb dieser Schichten eingebaut werden können. Durch die Implantation wird auch in dem Siliciumschichtbereich 14' eine Dotierstoffverteilung ähnlich der in Fig. 8A gezeigten Form gebildet. Dadurch wird die Schicht 14' in wünschenswerter Weise mit einem geringen Schichtwiderstand ausgestattet.
  • Im Anschluß an den Implantationsschritt wird ein sog. Ausdiffusions- bzw. Eintreibschritt bei einer Temperatur von etwa 950 °C in einer konventionellen oxydierenden Atmosphäre, wie z.B. Dampf, durchgeführt, um die Source- und Draingebiete 18 und 19 in die aus Fig. 5 ersichtliche Form zu bringen. Insbesondere sollen dadurch die Gebietsgrenzen nach oben hin in Richtung auf die Halbleiteroberfläche eine Ausweitung erfahren. Die sich für die Source- und Draingebiete 18 und 19 endgültig einstellende Dotierstoffverteilung entlang der in Fig. 5 gezeigten Schnittlinie 8B-8B ist in Fig. 8B gezeigt. Als Ergebnis des Oxydationsvorgangs wird eine Siliciumdioxidschicht 40 über dem Halbleiterkörper 10 sowie über der polykristallinen Silicium-Gate-Elektrode 14' gebildet.
  • Festzuhalten ist in diesem Zusammenhang, daß bei Vorsehung der Spitzenkonzentration der lonenbehandlung bei einer Eindringtiefe, die etwa bei der Hälfte der letztlich angestrebten Eindringtiefe für die unteren Bereichsgrenzen von Source und Drain liegt, durch den anschließenden Diffusions- bzw. Wärmebehandlungsschritt die Source- und Draingebietsränder neben ihrer Ausweitung nach unten im gleichen Maße auch nach oben hin ausgeweitet werden, so daß ihre Schnittpunkte 22 und 23 (in Fig. 5) bezüglich ihrer seitlichen Justierung praktisch exakt mit den entsprechenden Kanten 24 und 25 der Silicium-Gate-Elektrode 14' fluchten. Um sicherzustellen, daß die Schnittpunkte 22 und 23 mindestens mit den Ecken 24 und 25 zusammenfallen, bzw. mit anderen Worten, daß die Silicium-Elektrode 14' und die darunterliegende dünne Schicht 13' aus Siliciumdioxid bis zu den Schnittpunkten 22 und 23 reichen, weist der einleitende lonenimplantationsschritt entsprechend Fig. 8A eine solche Verteilung auf, daß im Anschluß an die Diffusions- bzw. Wärmebehandlung die abschließende Störstellenkonzentration an der Oberfläche der Gebiete 18 und 19 (Punkt 26 in Fig. 8B) bis etwa zum Faktor 3 größer ist als die Grunddotierung (Punkt 27 in Fig. 8B) des Silicium-Halbleiterkörpers 10.
  • Im weiteren Verfahrensablauf werden dann in der Siliciumdioxidschicht 40 Öffnungen 31, 32 und 28 als Kontaktöffnungen für Source, Drain und die Gate-Elektrode hergestellt. Wie aus Fig. 8B ersichtlich ist, weisen die Source- und Draingebiete eine relativ niedrige Oberflächenkonzentration an Phosphor auf. Von daher ist es vorteilhaft, in diesen Kontaktöffnungen jeweils eine flache Implantation von den N-Leitungstyp verursachenden Dotierungstoffen, z.B. Phosphor, vorzunehmen, wobei die in Fig. 6 mit 29, 30 und 34 bezeichneten Gebiete gebildet werden. Diese Gebiete weisen eine hohe Oberflächenkonzentration vom N-Leitungstyp in der Größenordnung von 1021 Atomen/cm3 auf, vgl. dazu das in Fig. 8C gezeigt Konzentrationsprofil für die in Fig. 6 gezeigten Verhältnisse, und insbesondere den Punkt 33 in Fig. 8C. Diese N+ leitenden Anschlußgebiete 29, 30 und 34 können in konventioneller Weise durch Einbringen von Dotierungsstoffen erzeugt werden. Es ist jedoch vorzuziehen, diese Gebiete durch Implantation von N-leitenden lonen, z.B. Phosphor, unter Benutzung des oben beschriebenen Verfahrens mit einer Energie von ungefähr 40 keV und einer Dosierung von etwa 1011 lonen/cm2 herzustellen. Im letzten Verfahrensschritt entsprechend der Darstellung von Fig. 7 wird in konventioneller Weise die Kontakt- und Verbindungsmetallisierung in Form der Anschlüsse 35, 36 und 37 für Source, Drain und das Silicium-Gate ausgebildet. Diese Metallisierung kann völlig konventionell in der bei derartigen integrierten FET-Schaltungen üblichen Weise, z.B. aus Aluminium, bestehen. Soweit in dem beschriebenen Ausführungsbeispiel auf eine Struktur mit einem selbstjustierten Silicium-Gate abgestellt wurde, ist festzuhalten, daß die Erfindung darauf nicht beschränkt ist sondern auch auf andere selbstjustierte Gate-Ausführungen angewendet werden kann. Dabei ist lediglich zu beachten, daß die zur Sicherstellung der Selbstjustierung der dünnen Gate-Isolierschicht erforderliche Maskierungsschicht aus einem Material besteht, das bei den zur Anwendung kommenden Diffusionstemperaturen in der Größenordnung von 1000 °C oder größer nicht schmilzt oder sich in anderer Weise zersetzt. Zu solchen anderen Möglichkeiten gehören beispielsweise selbstjustierte Feldeffekttransistoren mit einer Siliciumnitrid-Gate-Technologie, bei der eine dünne Schicht aus Siliciumnitrid zur selbstjustierenden Bildung der Source- und Draingebiete relativ zur dünnen Gate-Isolierschicht dient. Weiterhin lassen sich im Rahmen eines solchen Verfahrens hochtemperaturfeste Metalle, z.B. Molybdän, Wolfram oder Tantal anstelle von dem im vorliegenden Ausführungsbeispiel beschriebenen Silicium einsetzen.

Claims (8)

1. Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung von Dotierungsgebieten relativ zu Gate-Oberflächenschichten, insbesondere einer Isolierschicht-Feldeffekttransistorstruktur, bei dem unter Einsatz eines Ionenimplantationsschrittes in einem Halbleiterkörper eines ersten Leitungstyps mindestens zwei Dotierungsgebiete eines zweiten Leitungstyps, insbesondere Source- und Draingebiete, in einem Abstand voneinander gebildet werden, wobei auf dem Halbleiterkörper wenigstens im Bereich dieses Abstandes eine gegenüber der lonenbestrahlung wirksame Maskierungsschicht aufgebracht ist, dadurch gekennzeichnet, daß man einen Strahl von den zweiten Leitungstyp erzeugenden Ionen mit so ausreichender Strahlenergie und -dosierung auf den Halbleiterkörper gerichtet einwirken läßt, daß zunächst vollständig vom Material des Halbleiterkörpers (10) eingeschlossene und demgegenüber entgegengesetzt dotierte vergrabene Gebiete (18, 19) in der durch die Maskierungsschicht (14') bestimmten gegenseitigen Anordnung gebildet werden (Fig. 4), und daß in Gegenwart der wenigstens im Bereich des Abstandes vorhandenen Maskierungsschicht (14') durch eine nachfolgende Wärmebehandlung eine Ausdehnung der derart gebildeten vergrabenen Gebiete (18, 19) bis zum Erreichen der Halbleiteroberfläche herbeigeführt wird (Fig. 5).
2. Verfahren nach Anspruch 1, gekennzeichnet durch einen Halbleiterkörper aus Silicium sowie eine den Abstand zwischen den Dotierungsgebieten festlegende Maskierungsschicht aus der Zusammensetzung einer elektrisch isolierenden Schicht auf dem Halbleiterkörper und einer darüber gebildeten Schicht aus Silicium.
3. Verfahren nach Anspruch 2, dadurch gekennzeichnet, daß die elektrisch isolierende Schicht Siliciumdioxid umfaßt.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Maskierungsschicht wenigstens im Bereich des Abstandes zwischen den zu erstellenden Dotierungsgebieten eine Lage aus Siliciumnitrid umfaßt.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Wärmebehandlung in einer Weise durchgeführt wird, daß die zu den Dotierungsgebieten gehörigen Halbleiterübergänge (20, 21 in Fig. 5) im Zuge ihrer durch die Wärmebehandlung bedingten Ausdehnung die Halbleiteroberfläche an den Kantenpunkten (22, 23) der den Abstand festlegenden Maskierungsschicht (14') schneiden.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß die Oberflächenkonzentration der die Dotierungsgebiete vom zweiten Leitungstyp bestimmenden Dotierungsstoffe bis etwa zum Faktor 3 größer ist als die Grunddotierung des Halbleiterkörpers von ersten Leitungstyp.
7. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß der lonenimplantationsschritt durch eine die Halbleiteroberfläche im Bereich der Öffnungen in der Maskierungsschicht bedeckende Schicht, vorzugsweise aus Siliciumdioxid, durchgeführt wird.
8. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß nach der Ausbildung von Anschlußöffnungen zu den Dotierungsgebieten und vor der Herstellung der zugehörigen Metallisierung in die im Bereich der Anschlußöffnungen (28, 31, 32 in Fig. 6) freigelegten Bereiche zusätzliche Dotierungsstoffe des zweiten Leitungstyps zur Erhöhung der Oberflächenkonzentration, vorzugsweise ebenfalls mittels eines lonenimplantationsschrittes, eingebracht werden.
EP78100443A 1977-08-01 1978-07-19 Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung Expired EP0000545B1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US820991 1977-08-01
US05/820,991 US4128439A (en) 1977-08-01 1977-08-01 Method for forming self-aligned field effect device by ion implantation and outdiffusion

Publications (2)

Publication Number Publication Date
EP0000545A1 EP0000545A1 (de) 1979-02-07
EP0000545B1 true EP0000545B1 (de) 1981-02-11

Family

ID=25232219

Family Applications (1)

Application Number Title Priority Date Filing Date
EP78100443A Expired EP0000545B1 (de) 1977-08-01 1978-07-19 Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung

Country Status (6)

Country Link
US (1) US4128439A (de)
EP (1) EP0000545B1 (de)
JP (1) JPS6046831B2 (de)
CA (1) CA1112374A (de)
DE (1) DE2860467D1 (de)
IT (1) IT1108994B (de)

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4218267A (en) * 1979-04-23 1980-08-19 Rockwell International Corporation Microelectronic fabrication method minimizing threshold voltage variation
JPS55151349A (en) * 1979-05-15 1980-11-25 Matsushita Electronics Corp Forming method of insulation isolating region
US4338616A (en) * 1980-02-19 1982-07-06 Xerox Corporation Self-aligned Schottky metal semi-conductor field effect transistor with buried source and drain
US4391651A (en) * 1981-10-15 1983-07-05 The United States Of America As Represented By The Secretary Of The Navy Method of forming a hyperabrupt interface in a GaAs substrate
JPS58170067A (ja) * 1982-03-31 1983-10-06 Fujitsu Ltd 薄膜トランジスタの製造方法
NL188923C (nl) * 1983-07-05 1992-11-02 Philips Nv Werkwijze ter vervaardiging van een halfgeleiderinrichting.
US4648175A (en) * 1985-06-12 1987-03-10 Ncr Corporation Use of selectively deposited tungsten for contact formation and shunting metallization
US4734752A (en) * 1985-09-27 1988-03-29 Advanced Micro Devices, Inc. Electrostatic discharge protection device for CMOS integrated circuit outputs
EP0248988B1 (de) * 1986-06-10 1990-10-31 Siemens Aktiengesellschaft Verfahren zum Herstellen von hochintegrierten komplementären MOS-Feldeffekttransistorschaltungen
US5602403A (en) * 1991-03-01 1997-02-11 The United States Of America As Represented By The Secretary Of The Navy Ion Implantation buried gate insulator field effect transistor
JPH05283710A (ja) * 1991-12-06 1993-10-29 Intel Corp 高電圧ｍｏｓトランジスタ及びその製造方法
KR0166101B1 (ko) * 1993-10-21 1999-01-15 김주용 정전방전 보호회로의 트랜지스터 및 그 제조방법
JPH0955496A (ja) * 1995-08-17 1997-02-25 Oki Electric Ind Co Ltd 高耐圧ｍｏｓトランジスタ及びその製造方法
EP1050562A1 (de) * 1999-05-04 2000-11-08 Fina Research S.A. Zusammensetzung mit niedrigem Aromatengehalt
KR100640207B1 (ko) * 1999-10-29 2006-10-31 엘지.필립스 엘시디 주식회사 박막트랜지스터 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3449643A (en) * 1966-09-09 1969-06-10 Hitachi Ltd Semiconductor integrated circuit device
BE758683A (fr) * 1969-11-10 1971-05-10 Ibm Procede de fabrication d'un dispositif monolithique auto-isolant et structure de transistor a socle
US3734787A (en) * 1970-01-09 1973-05-22 Ibm Fabrication of diffused junction capacitor by simultaneous outdiffusion
JPS4936514B1 (de) * 1970-05-13 1974-10-01
US4058887A (en) * 1971-02-19 1977-11-22 Ibm Corporation Method for forming a transistor comprising layers of silicon dioxide and silicon nitride
US4032372A (en) * 1971-04-28 1977-06-28 International Business Machines Corporation Epitaxial outdiffusion technique for integrated bipolar and field effect transistors
JPS5636585B2 (de) * 1973-07-02 1981-08-25
FR2257998B1 (de) * 1974-01-10 1976-11-26 Commissariat Energie Atomique
US3899373A (en) * 1974-05-20 1975-08-12 Ibm Method for forming a field effect device
US4001048A (en) * 1974-06-26 1977-01-04 Signetics Corporation Method of making metal oxide semiconductor structures using ion implantation
US3948694A (en) * 1975-04-30 1976-04-06 Motorola, Inc. Self-aligned method for integrated circuit manufacture
DE2554426C3 (de) * 1975-12-03 1979-06-21 Siemens Ag, 1000 Berlin Und 8000 Muenchen Verfahren zur Erzeugung einer lokal hohen inversen Stromverstärkung bei einem Planartransistor sowie nach diesem Verfahren hergestellter invers betriebener Transistor
US4046606A (en) * 1976-05-10 1977-09-06 Rca Corporation Simultaneous location of areas having different conductivities
JPS52135685A (en) * 1976-05-10 1977-11-12 Nec Corp Semiconductor device
JPS52156576A (en) * 1976-06-23 1977-12-27 Hitachi Ltd Production of mis semiconductor device
US4029522A (en) * 1976-06-30 1977-06-14 International Business Machines Corporation Method to fabricate ion-implanted layers with abrupt edges to reduce the parasitic resistance of Schottky barrier fets and bipolar transistors

Also Published As

Publication number Publication date
JPS5427376A (en) 1979-03-01
IT1108994B (it) 1985-12-16
US4128439A (en) 1978-12-05
CA1112374A (en) 1981-11-10
EP0000545A1 (de) 1979-02-07
JPS6046831B2 (ja) 1985-10-18
IT7826098A0 (it) 1978-07-26
DE2860467D1 (en) 1981-03-26

Similar Documents

Publication Publication Date Title
DE4219319B4 (de) MOS-FET und Herstellungsverfahren dafür
DE3855861T2 (de) Verfahren zur Herstellung eines Halbleiterbauelementes mit einer isolierten Gitterstruktur
DE3525396C2 (de)
DE4213244C2 (de) Halbleitereinrichtung und Verfahren zu deren Herstellung
DE3780369T2 (de) Verfahren zum herstellen einer halbleiterstruktur.
DE3587231T2 (de) Verfahren zum herstellen einer dmos-halbleiteranordnung.
DE69909205T2 (de) Verfahren zur Herstellung vertikaler Transistoren
DE68911715T2 (de) Dünnfilm-Transistor zum Betrieb für hohe Spannungen und dessen Herstellungsverfahren.
EP0000545B1 (de) Verfahren zur Herstellung einer Halbleiteranordnung mit Selbstjustierung
CH623959A5 (de)
DE3326534A1 (de) Schottkybarrieren-mos-bauelemente
DE3043913A1 (de) Halbleiteranordnung und verfahren zu ihrer herstellung
DE19806838A1 (de) Vertikaler Siliciumcarbid-MOSFET und Verfahren zur Herstellung desselben
DE3603470A1 (de) Verfahren zur herstellung von feldeffektbauelementen auf einem siliziumsubstrat
DE4116690A1 (de) Elementisolationsaufbau einer halbleitereinrichtung und verfahren zur herstellung derselben
DE3780484T2 (de) Loeschbarer programmierbarer nurlesespeicher mit gleitgate-feldeffekttransistoren.
EP0029900B1 (de) Als bipolarer Transistor in einem Halbleitersubstrat ausgebildetes selbstjustiertes Schaltungs- oder Bauelement und Verfahren zur Herstellung
DE19643903A1 (de) Verfahren zur Herstellung eines Bipolartransistors mit Heteroübergang
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
EP1188188B1 (de) Verfahren zur herstellung eines mehrkanal-mosfets
DE3587364T2 (de) Feldeffekttransistor mit selbstjustierter Torelektrode und Verfahren zu seiner Herstellung.
DE2353348A1 (de) Feldeffekttransistor und verfahren zu dessen herstellung
DE10012112C2 (de) Steg-Feldeffekttransistor und Verfahren zum Herstellen eines Steg-Feldeffekttransistors
DE69722833T2 (de) Bipolarer Transistor mit einer verbesserten epitaktischen Basiszone und dessen Herstellungsverfahren
DE4130890A1 (de) Verfahren zur herstellung eines kondensators unter verwendung des feldeffekttransistor-prozesses und mit hilfe des verfahrens hergestellte struktur

Legal Events

Date Code Title Description
PUAI Public reference made under article 153(3) epc to a published international application that has entered the european phase

Free format text: ORIGINAL CODE: 0009012

AK Designated contracting states

Designated state(s): BE DE FR GB NL SE

17P Request for examination filed
GRAA (expected) grant

Free format text: ORIGINAL CODE: 0009210

AK Designated contracting states

Designated state(s): BE DE FR GB NL SE

REF Corresponds to:

Ref document number: 2860467

Country of ref document: DE

Date of ref document: 19810326

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: BE

Payment date: 19830831

Year of fee payment: 6

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: FR

Payment date: 19840704

Year of fee payment: 7

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: DE

Payment date: 19840718

Year of fee payment: 7

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: BE

Effective date: 19840731

BERE Be: lapsed

Owner name: INTERNATIONAL BUSINESS MACHINES CORP.

Effective date: 19840719

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: SE

Payment date: 19890626

Year of fee payment: 12

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: GB

Payment date: 19890630

Year of fee payment: 12

PGFP Annual fee paid to national office [announced via postgrant information from national office to epo]

Ref country code: NL

Payment date: 19890731

Year of fee payment: 12

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: FR

Free format text: LAPSE BECAUSE OF NON-PAYMENT OF DUE FEES

Effective date: 19900330

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: DE

Effective date: 19900403

REG Reference to a national code

Ref country code: FR

Ref legal event code: ST

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: GB

Effective date: 19900719

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: SE

Effective date: 19900720

PG25 Lapsed in a contracting state [announced via postgrant information from national office to epo]

Ref country code: NL

Effective date: 19910201

NLV4 Nl: lapsed or anulled due to non-payment of the annual fee
GBPC Gb: european patent ceased through non-payment of renewal fee
EUG Se: european patent has lapsed

Ref document number: 78100443.7

Effective date: 19910402

PLBE No opposition filed within time limit

Free format text: ORIGINAL CODE: 0009261

STAA Information on the status of an ep patent application or granted ep patent

Free format text: STATUS: NO OPPOSITION FILED WITHIN TIME LIMIT