KR100640207B1 - 박막트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 불순물을 농도극대치가 반도체층의 표면보다 더 깊은 부분에 위치하도록 하여 반도체층 표면에서는 크지 않은 소정의 농도로 존재하도록 도핑작업을 진행함으로써, OFF 전압을 인가하는 경우에 드레인영역 경계부분에 발생하는 전계를 감소시켜 누설전류를 감소시키기 위하여, 불순물이 도핑되어 형성된 소오스/드레인 영역이 정의되어 있는 반도체층, 게이트절연막 및 게이트전극을 구비하는 박막트랜지스터에 있어서, 상기 반도체층의 표면으로부터 제 1 깊이로 더 들어가 부분에 투여비정 RP이 위치하는 불순물 농도 프로파일을 가지고 있어서 상기 반도체층의 표면부분에서 최대농도를 가지지 않도록 불순물이 분포되도록 하는 박막트랜지스터와 그 제조방법을 제공하며, 불순물 도핑 주입에너지만을 조절하여 OFF 전류를 감소시킬 수 있기 때문에 기존의 OFF 전류를 감소시키는 경우의 박막트랜지스터의 제조공정에 비교하여 제조공정을 단순화할 수 있다는 장점이 있다.
박막트랜지스터, 반도체층, 완충막, 가속전압

Description

박막트랜지스터 및 그 제조방법{THIN FILM TRANSISTOR AND FABRICATING MATHOD THEREOF}
도 1은 불순물의 가우스 분포를 개략적으로 나타낸 도면
도 2는 종래 기술에 따른 박막트랜지스터의 단면구조를 나타낸 도면
도 3은 종래 기술에 따른 박막트랜지스터에 있어서, 불순물의 침투깊이에 따른 불순물의 농도를 나타낸 도면
도 4는 본 발명의 실시예에 따른 박막트랜지스터의 단면구조를 나타낸 도면
도 5는 본 발명의 실시예에 따른 박막트랜지스터에 있어서 불순물의 침투깊이에 따른 불순물의 농도를 나타낸 도면
도 6a 내지 도 6h는 불순물 가속전압에 따른 반도체층내에서의 불순물 농도분포를 나타낸 도면
도 7a 내지 도 7d는 불순물의 가속전압에 따른 TFT의 트랜지스퍼 곡선을 나타낸 도면
- 도면의 주요부분에 대한 부호설명 -
40 : 완충막 41 : 반도체층
41S : 소오스영역 41C : 채널영역
41D : 드레인영역 42 : 게이트절연막
43 : 게이트전극 400 : 기판
본 발명은 박막트랜지스터 및 그 제조방법에 관한 것으로, 보다 상세하게는 액정표시장치의 스위칭소자로 사용하는 박막트랜지스터 및 그 제조방법에 관한 것이다.
박막트랜지스터의 활성층은 반도체 물질로 형성되며, 불순물 도핑영역인 소오스영역 및 드레인영역과 불순물이 도핑되지 않은 채널영역을 구비한다. 게이트전극에 인가되는 온(ON) 신호에 의하여 소오스영역과 드레인영역의 불순물의 일부는 채널영역에 모이게 되어 캐리어가 이동할 수 있는 통로를 만든다.
불순물 도핑은 에너지를 가지는 전하 혹은, 분자들과 같은 불순물들을 반도체층과 같은 피도핑 물질층에 주입하는 것이라 할 수 있다.
불순물을 그의 운동에너지가 수㎸에서 수 ㎹에 이르는 범위에 있게 가속시켜 반도체층 표면으로 향하게 한다. 이 불순물은 반도체 결정 속으로 들어감에 따라 그들의 에너지를 충돌하는 격자에 주며, 결국 투여비정(projected range, 이하, RP라 칭함)이라는 어떤 평균적인 침투 깊이에 이르러 정지하게 된다. 불순물과 그의 가속에너지에 따라 반도체층에서의 RP는 수 100Å에서 약 1㎛까지 변할 수 있다.
이러한 불순물은, 도 1에 도시된 바와 같이, 투여비정 RP를 중심으로 거의 대칭의 형태로 분포되어 정지된다. 주입된 불순물 투여량은 대체로 Gauss 공식으로 분포되며, RP에서 최대 농도로 분포된다. 도면에서 ΔRP는 분포편차를 나타낸다. RP와 ΔRP는 불순물 가속에너지가 증가함에 따라 증가한다.
도 2 및 도 3은 종래 기술에 따른 박막트랜지스터를 설명하기 위한 도면으로, 도 2는 불순물의 도핑되어 있는 박막트랜지스터의 단면구조를 나타내고, 도 3은 반도체층 내에서 불순물의 침투깊이에 따른 불순물의 농도를 나타낸 것이다.
도 2를 참조하면, 기판(200) 상부의 완충막(20) 상에 반도체층(21)이 형성되어 있고, 그 상부에 게이트절연막(22)과 게이트전극(23)이 형성되어 있다. 또한, 상기 반도체층(21)에는 불순물이 도핑되어 있는 소오스영역(21S) 및 드레인영역(21D)과 불순물이 도핑되지 않은 채널영역(21C)이 형성되어 있다.
상기 구성으로 이루어진 종래 기술은 RP를 반도체층(21)의 표면부분에 위치하도록 하는 불순물을 가속시켜 불순물 도핑작업을 진행한다. 이렇게 하여, 도2 및 도 3에 보인 바와 같이, 반도체층(21)의 표면부분에 비교적 불순물이 고농도로 도핑되어 있는 상태로 존재하도록 소오스영역(21S)과 드레인영역(21D)을 형성한다.
그러나, 종래 기술에 따른 박막트랜지스터에 의하면, 반도체층의 표면 부분에 불순물이 고농도로 존재하기 때문에 OFF시 누설전류가 크게 발생하는 문제점이 있다.
누설전류는 오프 전압하에서 드레인과 게이트전극 사이에 전계가 형성되는데, 이 때, 발생하는 전계에 의해 드레인 영역의 캐리어들이 전류 흐름을 만들어 냄으로써 생겨난다.
따라서, 이러한 누설전류를 감소시키기 위하여, 게이트와 드레인 사이에 오프셋영역을 두어 전계를 감소시켜 전자-정공 쌍의 생성을 억제하는 LDD구조가 제안될 수 도 있다. 그러나 이 구조는 오프셋영역을 형성하기 위해 추가의 포토마스크와 불순물 도핑공정을 요구하기 때문에 공정이 복잡해진다.
또한, 종래 기술에 따른 박막트랜지스터에 의하면, 박막트랜지스터 제작 공정 중에 오염물이 반도체층과 완충막의 계면 및 완충막 내로 침투하여 백사이드전류(back side current source)원으로 작용하여 누설전류를 증가시키기도 한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서,가우스 분포로 존재하는 불순물을 RP가 반도체층의 표면보다 더 깊은 부분에 위치하도록 하여 반도체층 표면에서는 크지 않은 소정의 농도로 존재하도록 도핑작업을 진행함으로써, OFF 전압을 인가하는 경우에 드레인영역 경계부분에 발생하는 전계를 감소시켜 누설전류를 감소시킬 수 있는 박막트랜지스터 및 그의 제조방법을 제공함에 그 목적이 있다.
삭제
또한, 본 발명의 다른 목적은 Rp를 크게 하여 표면 농도를 낮추면서도 반도체층 대에 존재하는 불순물의 양을 소정량 이상으로 유지하여 소오스/드레인 영역의 저항을 낮게 유지하는 박막트랜지스터 및 그 제조방법을 제공함에 있다.
그리고, 본 발명의 또다른 목적은 RP를 완충막쪽으로 가까이 하거나, 완충막내로 들어가게 도핑조건을 조절하여 박막트랜지스터 제작공정 중에 완충막과 반도체층 사이에 오염물이 침투하더라도 그 양을 충분히 보상함으로써, 오염물이 백채널전류로 작용하는 것을 억제하는 박막트랜지스터 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 박막트랜지스터는, 기판상에 적층된 반도체층; 상기 반도체층상에 형성된 게이트절연막; 상기 게이트절연막상에 형성된 게이트전극; 및 상기 게이트전극양측아래의 반도체층에 불순물이 도핑되어 형성되고, 상기 반도체층내의 제1 깊이에 도핑된 불순물량이 제2깊이의 상기 반도체층표면에 도핑된 불순물량보다 고농도로 도핑된 소오스/드레인영역;을 포함하여 구성되는 것을 특징으로한다.
또한, 본 발명에 따른 박막트랜지스터 제조방법은 기판상에 반도체층을 적층하는 단계; 상기 반도체층상에 게이트절연막과 게이트전극을 적층하는 단계; 및 상기 게이트전극양측아래의 반도체층에 불순물이 도핑되어 형성되고, 상기 반도체층내의 제1깊이에 도핑된 불순물량이 제2깊이의 상기 반도체층표면에 도핑된 불순물량보다 고농도로 도핑된 소오스/드레인영역을 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.
이하, 본 발명에 따른 박막트랜지스터 및 그 제조방법에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4 및 도 5는 본 발명의 따른 박막트랜지스터를 설명하기 위한 도면으로, 도 4는 불순물의 도핑되어 있는 박막트랜지스터의 단면구조를 나타낸 것이고, 도 5는 반도체층 내에서 불순물의 침투깊이에 따른 불순물의 농도를 나타낸 것이다.
도 4를 참조하면, 본 발명에 따른 박막트랜지스터는, 기판(400) 상부의 완충막(40) 상에 반도체층(41)이 형성되어 있고, 그 상부에 게이트절연막(42)과 게이트전극 (43)이 형성되어 있다. 또한, 상기 반도체층(41)에는 불순물이 도핑되어 있는 소오스영역(41S) 및 드레인영역(41D)과 불순물이 도핑되지 않은 채널영역(41C)이 형성되어 있다. 이때, 상기 게이트전극(23)을 마스크로 하여 불순물을 기판의 전면에 도핑한다.
언급한 바와 같이, 반도체층 내에 도핑되는 불순물은 가우스적으로 분포하며, 가속전압이 클수록 분포편차 ΔRP는 크다. 따라서, RP와 불순물의 도핑농도를 조절하면, 반도체층의 각 위치에서 불순물의 농도를 제어하는 것이 가능하다.
삭제
본 발명에서는 도 5에 도시된 바와 같이, RP를 반도체층(41)의 표면부분에서부터 적절한 위치 예를 들어, 500∼1000Å 아래로 깊이 들어가게 하도록 불순물을 도핑한다. 그래서, RP를 도 4 및 도 5에 도시된 바와 같이, 반도체층(41)의 표면보다 아래에서 비교적 불순물이 고농도로 도핑되게 하고, 반도체층(41)의 표면부분에는 소정의 농도(공정조건에 따라 조절되지만, 1018∼1020 /㎤정도)이하로 불순물이 도핑될 수 있도록 한다.
이 때, 반도체층(41)과 그 하부막인 완충막(40)의 계면에서의 불순물농도가 반도체층(41)의 표면에서의 불순물농도보다 더 높게 되도록 불순물 도핑작업을 진행할 수 있다. 예를 들어, 반도체층(41)과 완충막(40)의 계면에서의 불순물의 농도를 1019 /㎤ 이상이 되게 불순물을 도핑할 수 있다.
상술한 바와 같은 본 발명에 따른 박막트랜지스터는 OFF 전압 인가시, 누설전류를 감소시킬 수 있다. 이는 반도체층 표면에 불순물이 다량으로 존재하지 않기 때문에, OFF 전압을 인가하는 경우에 드레인영역 경계부근에서 발생하는 전계가 크게 형성되지 않기 때문이다.
이 때, RP를 완충막쪽으로 가까이 하거나, 완충막내로 들어가게 도핑조건을 조절하면, 그 부분의 불순물 농도가 높아지기 때문에 공정 중에 완충막과 반도체층 사이에 오염물이 침투하더라고 그 양을 충분히 보상할 수 있다. 그 결과, 오염물이 백채널전류로 작용하는 것을 억제할 수 있다.
본 발명을 다음에 제시되는 측정결과를 통하여 하기에서 확인하고자 한다.
도 6a 내지 도 6h는 불순물 가속전압에 따른 반도체층내에서의 불순물 농도분포를 나타낸 것이다. 2×1015/㎠ 도핑농도로 셋팅된 보론을 불순물로 사용하고, 불순물 가속전압을 10㎸, 20㎸, 30㎸, 40㎸, 50㎸, 60㎸, 70㎸, 80㎸로 변화를 주어 실험한 결과를 나타낸 것이다.
도면에 도시된 바와 같이, 불순물의 가속에너지가 클수록 RP가 반도체층에서 점점 더 깊은 부분에 위치함을 알 수 있다. 그리고, 동일 투여량을 가지고 불순물 도핑을 진행하더라도 RP의 위치에 따라 반도체층 표면부분에 존재하는 불순물의 농도가 다름을 알 수 있다. 언급한 바와 같이, RP와 불순물의 도핑농도를 조절하면, 반도체층의 각 위치에 따라 불순물의 농도를 제어하는 것이 가능하다.
도 7a 내지 도 7d는 불순물의 가속에너지에 따른 박막트랜지스터의 오프전류를 설명하기 위한 도면으로, 불순물의 가속에너지에 따른 P형 박막트랜지스터의 트랜지스퍼 곡선(transfer curve)을 나타낸 것이다. 3×1015/㎠ 도핑농도로 셋팅된 보론을 불순물로 사용하고, 불순물 가속에너지를 10㎸, 25㎸, 35㎸, 45㎸로 변화를 주어 실험한 결과를 나타낸 것이다.
도면에 도시된 바와 같이, 불순물 가속에너지가 커짐에 따라 박막트랜지스터의 OFF 전류인 누설전류가 감소됨을 알 수 있다.
10㎸의 불순물 가속에너지로 불순물을 도핑하여 제작된 박막트랜지스터에서는 4.2V의 오프 게이트 전압하에서 오프전류가 341㎀인 반면에, 45㎸의 불순물 가속에너지로 도핑하여 제작된 박막트랜지스터에서는 4V의 오프 게이트 전압하에서 오프전류가 104㎀를 보였으며, 67.5%의 누설전류 감소율을 보였다.
이와 같은 결과는 반도체층 표면에 존재하는 불순물의 존재량이 작을수록 OFF 상태에서 드레인영역 경계부근에 형성되는 전계가 감소하고 그에 따라 OFF 전류가 감소된다는 것을 보여준다.
상술한 실험결과는 동일조건으로 도핑되는 불순물이 반도체층 표면에서는 적은 양으로 도핑되어 OFF시, 게이트와 드레인간의 전계를 감소시킴으로써 OFF 전류를 감소시킨 것임을 보여준다. 또한, 기판 내부로 주입된 보론 이온이 박막트랜지스터 제작공정중에 완충막 및 완충막/ 반도체층 사이의 계면에 발생하는 "백사이드전류"원을 감소시킴을 알 수 있다.
본 발명에서는 실시예를 보론으로 도핑되는 P형 박막트랜지스터를 사용하여 실험한 결과를 나타내었지만, 박막트랜지스터의 구조나 도전형에 영향을 받지 않고 본 발명의 원리를 적용할 수 있다.
본 발명을 상술된 구조에다 OFF 전류를 감소시킬 수 있는 구조인 듀얼게이트에 적용하는 경우에는 OFF 전류를 더욱 감소시킬 수 있는 효과를 가져올 수 있다.
상기에서 설명한 바와 같이. 본 발명에 따른 박막트랜지스터 및 그 제조방법에 의하면, 통상의 박막트랜지스터 구조에서 불순물 도핑 공정시, 불순물 도핑 주입에너지만을 조절하여 OFF 전류를 감소시킬 수 있다. 따라서, LDD 구조를 적용하지 않아도 되기 때문에 기존의 OFF 전류를 감소시키는 경우의 박막트랜지스터의 제조공정에 비교하여 제조공정을 단순화할 수 있다는 장점이 있다.
본 발명은 제시된 실시예 뿐만이 아니라, 첨부된 특허청구범위 및 언급한 상술부분을 통하여 다양한 실시예로 구현될 수 있으며, 동업자에 의하여 다양한 방식으로 적용될 수 있다.

Claims (10)

  1. 기판상에 적층된 반도체층;
    상기 반도체층상에 형성된 게이트절연막;
    상기 게이트절연막상에 형성된 게이트전극; 및
    상기 게이트전극양측아래의 반도체층에 불순물이 도핑되어 형성되고, 상기 반도체층의 제1 깊이에 도핑된 불순물량이 제2깊이의 상기 반도체층표면에 도핑된 불순물량보다 고농도로 도핑된 소오스/드레인영역;을 포함하여 구성되는 것을 특징으로하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 제 1 깊이는 500Å∼1000Å인 것을 특징으로하는 박막트랜지스터.
  3. 제 1항 또는 제 2항에 있어서,
    상기 반도체층의 표면에는 1018∼1020 /㎤정도의 불순물이 존재하는 것을 특징으로하는 박막트랜지스터.
  4. 제1항에 있어서,
    상기 반도체층의 상부 및 하부에 게이트전극이 각각 존재하는 듀얼 게이트 구조에 적용되는 것을 특징으로하는 박막트랜지스터.
  5. 제1항에 있어서,
    상기 반도체층하부에 완충막이 더 형성되되, 상기 반도체층과 그 하부막인 완충막 계면에서의 불순물농도가 상기 반도체층 표면에서의 불순물농도보다 더 높은 것을 특징으로하는 박막트랜지스터.
  6. 기판상에 반도체층을 적층하는 단계;
    상기 반도체층상에 게이트절연막과 게이트전극을 적층하는 단계; 및
    상기 게이트전극양측아래의 반도체층에 불순물을 도핑하여, 상기 반도체층내의 제1깊이에 도핑된 불순물량이 제2깊이의 상기 반도체층표면에 도핑된 불순물량보다 고농도로 도핑된 소오스/드레인영역을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 박막트랜지스터 제조방법.
  7. 제6항에 있어서,
    상기 제 1 깊이는 500Å∼1000Å 범위를 갖는 것을 특징으로하는 박막트랜지스터 제조방법.
  8. 제6항 또는 제7항에 있어서,
    상기 반도체층의 표면에는 1018∼1020 /㎤정도의 불순물이 존재하도록 불순물 가속에너지와 불순물 투여량을 조정하여 도핑작업을 진행하는 것을 특징으로하는 박막트랜지스터 제조방법.
  9. 제1항에 있어서,
    상기 제 1 깊이에 투여비정(Rp)이 위치하는 것을 특징으로하는 박막트랜지스터.
  10. 제6항에 있어서,
    상기 제 1 깊이에 투여비정(Rp)이 위치하는 것을 특징으로하는 박막트랜지스터 제조방법.
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