KR20070071111A - 리세스 게이트를 갖는 반도체 소자 및 그 제조방법 - Google Patents

리세스 게이트를 갖는 반도체 소자 및 그 제조방법 Download PDF

Info

Publication number
KR20070071111A
KR20070071111A KR1020050134296A KR20050134296A KR20070071111A KR 20070071111 A KR20070071111 A KR 20070071111A KR 1020050134296 A KR1020050134296 A KR 1020050134296A KR 20050134296 A KR20050134296 A KR 20050134296A KR 20070071111 A KR20070071111 A KR 20070071111A
Authority
KR
South Korea
Prior art keywords
inverted
region
implant
recess
semiconductor substrate
Prior art date
Application number
KR1020050134296A
Other languages
English (en)
Other versions
KR100771539B1 (ko
Inventor
노경봉
진승우
이민용
정용수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050134296A priority Critical patent/KR100771539B1/ko
Priority to US11/501,943 priority patent/US7511337B2/en
Publication of KR20070071111A publication Critical patent/KR20070071111A/ko
Application granted granted Critical
Publication of KR100771539B1 publication Critical patent/KR100771539B1/ko
Priority to US12/371,788 priority patent/US7687852B2/en
Priority to US12/371,798 priority patent/US7678653B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

게이트를 갖는 반도체소자 및 그 제조방법을 제시한다.
역삼각형 리세스를 갖는 반도체 기판과, 상기 반도체 기판 상에 일정 두께로 형성되는 게이트 절연막과, 상기 게이트 절연막 상에 상기 역삼각형 리세스를 채우면서 반도체 기판의 표면 위로 돌출하도록 형성되는 게이트 전극과, 그리고 상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치되는 제1 및 제2 정션영역을 구비한다.
반도체 소자, 리세스 게이트, 포화전류, 역삼각형,

Description

리세스 게이트 트랜지스터 구조 및 그 형성방법{Recess gate transistor structure and manufacturing forming method thereof}
도 1은 종래 리세스 게이트 트랜지스터를 설명하기 위해 개략적으로 도시한 단면도 이다.
도 2 내지 도 9 는 본 발명의 일 실시예에 따른 리세스 게이트 트랜지스터 형성방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 10 내지 도14는 본 발명의 다른 실시예에 따른 리세스 게이트 트랜지스터 형성방법을 설명하기 위해서 개략적으로 도시한 단면도이다.
본 발명은 반도체 소자에 관한 것으로, 특히 포화전류를 증가시킬 수 있는 리세스 게이트 트랜지스터 구조 및 그 형성방법에 관한 것이다.
반도체 소자가 고 집적화됨에 따라 게이트의 폭은 점점 줄어들고 고농도의 정션(junction)과 채널(channel)의 형성이 요구되고 있으나 채널 간격이 감소되고 소스(source)와 드레인(drain)에 인가되는 필드(field)는 점점 커지고 있다. 이와 같이 증가된 필드는 소스와 드레인 사이의 전자가 가속되어 게이트 표면에 손상을 입히는 핫캐리어(hot carrier)현상을 일으켜 반도체 소자의 열화(degradation) 현상이 발생할 수 있다.
특히 셀(cell)의 경우 필드의 증가에 의해 누설전류(leakage current)가 발생하여 리프레쉬(refresh)에 어려움이 있을 수 있다. 따라서 리프레쉬를 개선하기 위하여
기판 평면에 형성된 게이트 전극을 갖는 플래이너 게이트형(planar gate type) 트랜지스터와는 달리 리세스 게이트형(recess gate type) 트랜지스터를 사용하였다. 이 리세스 게이트형 트랜지스터는 기판에 형성된 리세스의 측벽과 바닥면에 게이트 절연막을 형성하고 리세스 내에 폴리실리콘 등의 도전막을 채운 형태의 구조로 이루어질 수 있다. 즉 리세스 게이트형 트랜지스터는 리프레쉬, 핫캐리어 현상 및 펀치쓰루(punch through)의 개선에는 기여하였으나, 채널 길이(channel length)가 길어지는 문제는 여전히 있을 수 있다.
이와 같이 채널 길이가 길어질 경우 포화전류(Idsat)가 줄어들어 고속 반도체 소자의 실현에는 어려움이 있을 수 있다.
또한 리세스 게이트형 트랜지스터는 문턱전압(Vt)을 조절하기 위한 이온 주입(implant)공정을 실시하고 있지만 이 방법에 있어서도 문턱전압의 조절에는 한계가 있을 수 있다. 이 문제를 개선하고자 이온 주입시 경사지게 이온 주입을 실시하였으나 리세스 된 면적의 새도우 이펙스(shadow effect)에 의해 구현의 어려움이 있다. 따라서 일반적인 리세스 게이트는 그 채널을 모두 활용하고 있다고 할 수는 없다.
도 1은 도 1은 종래 리세스 게이트 트랜지스터를 설명하기 위해 개략적으로 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)의 리세스홈(11)은 통상적인 형태로 이루어져 있다. 문턱전압 임플란트는 경사각이 0ㅀ인 수직한 임플란트를 수행하게 된다. 이와 같이 기울어지지 않은 수직 임플란트를 수행하는 경우 리세스홈(11)의 바닥면에는 이온 주입이 가능하지만 리세스홈(11)의 측면에는 임플란트가 이루어지지 않을 수 있다. 미설명 부호 12는 식각방지막이다.
이때 충분한 문턱전압 임플란트를 얻기 위해 경사 임플란트를 수행한다고 해도, 새도우효과(shadow effect)에 의해 측벽에서 임플란트 되는 면적이 제한적일 수 있다. 즉, 리세스홈(11) 내의 소스 또는 드레인이 형성되는 일측을 마스크한 후 임플란트를 시행하여 일측에만 펀치쓰루 마진(margin)을 확보하는 방법도 사용되고 있다. 이 방법은 불필요한 스텝이 추가되는 것으로 볼 수 있어서 시간적 경제적 손실이 있을 수 있다.
따라서 상술한 반도체 트랜지스터의 특성들을 개선시킬 수 있는 반도체 소자 및 그 제조방법이 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 포화전류(saturation current)를 증가시키고, 펀치쓰루 마진을 향상시킬 수 있는 리세스 게이트 트랜지스터 구조 및 그 형성방법을 제시하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명은 역삼각형 리세스를 갖는 반도체 기판, 상기 반도체 기판 상에 일정 두께로 형성되는 게이트 절연막, 상기 게이트 절연막 상에 상기 역삼각형 리세스를 채우면서 반도체 기판의 표면 위로 돌출하도록 형성되는 게이트 전극 및 상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치되는 제1 및 제2정션영역을 갖는 리세스 게이트를 갖는 반도체 소자를 제시한다.
상기 역삼각형 리세스는 세변의 길이가 모두 다른 역삼각형, 역 이등변삼각형, 역 직각삼각형 또는 역 정삼각형 일 수 있다.
상기 게이트 전극은 게이트 도전막 및 게이트 금속막이 순차적으로 적층되는 구조일 수 있다.
상기 제1정션영역은 소스영역이고 상기 제2정션영역이 드레인영역 이거나, 상기 제1정션영역은 드레인영역이고 상기 제2정션영역은 소스영역 일 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명은 역삼각형 리세스를 갖는 반도체 기판, 상기 반도체 기판 상에 일정 두께로 형성되는 게이트 절연막, 상기 게이트 절연막 상에 상기 역삼각형 리세스를 채우면서 반도체 기판의 표면 위로 돌출하도록 형성되는 게이트 전극, 및 상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치하되 서로 높이가 다르게 형성되는 제1 및 제2 정션영역을 갖는 리세스 게이트를 갖는 반도체 소자를 제시한다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 기판의 표면을 선택적으로 식각하면서 경사지게 식각하여 역삼각형 리세스를 형성하는 단계, 상기 역삼 각형 리세스 내에 이온을 주입하는 임플란트 주입단계, 상기 역삼각형 리세스에 의해 노출되는 반도체기판 상에 게이트 절연막 및 상기 역삼각형 리세스를 매립하는 게이트 전극을 형성하는 단계 및 상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치되는 제1 및 제2 정션을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자 제조방법을 제시한다.
상기 역삼각형 리세스를 형성하는 단계 후에 상기 반도체 기판의 식각된 부분 중 각진 부분을 라운드시키기 위한 후식각 처리 단계를 더 포함하는 것이 바람직하다.
상기 임플란트 주입 단계는 문턱전압 조절 임플란트를 주입하는 제1 임플란트 주입 단계 및 카운트 도핑(count doping)으로 임플란트를 주입하는 제2 임플란트 단계 일 수 있다.
상기 제1 임플란트 단계는 상기 역삼각형 리세스 내의 모든 면에 이온을 경사 주입하고, 상기 제2임플란트 단계는 상기 역삼각형 리세스 내의 일 측면에 이온을 경사 주입하는 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명은 반도체 기판의 표면을 선택적으로 식각하면서 경사지게 식각하여 역삼각형 리세스를 형성하는 단계, 상기 역삼각형 리세스를 사이에 두고 대향적으로 위치하는 제1영역 및 제2영역의 높이를 서로 다르게 형성하는 단계, 상기 역삼각형 리세스 내에 이온을 주입하는 임플란트 주입단계, 상기 역삼각형 리세스에 의해 노출되는 반도체기판 상에 게이트 절연막 및 상기 역삼각형 리세스를 매립하는 게이트 전극을 형성하는 단계 및 상기 제1영 역 및 제2영역에 제1정션 또는 제2정션을 형성하는 단계를 포함하는 리세스 게이트를 갖는 반도체 소자 제조방법을 제시한다.
상기 제1영역 및 제2영역의 높이를 서로 다르게 형성하는 단계는 상기 제1영역 및 제2영역을 식각 또는 에피택셜 성장시키는 것일 수 있다.
본 발명에 따르면, 리세스 게이트 트랜지스터를 갖는 반도체 소자의 특성을 개선하여 포화전류(saturation current)를 증가시키고, 펀치쓰루 마진을 향상시킬 수 있는 리세스 게이트 트랜지스터 구조 및 그 형성방법을 제시할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석될 이유는 없다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자들에게 본 발명을 충분히 설명하기 위해서 제공되는 것으로 본 발명은 청구항의 범주에 의해서만 정의된다.
도 2 내지 도 9 는 본 발명의 일 실시예에 따른 리세스 게이트 트랜지스터 형성방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(100) 예컨대 실리콘 기판을 선택적으로 식각하면서 역삼각형 리세스(110)를 형성한다. 즉 반도체기판(100)에 식각방지막(120)을 형성하고 리세스가 역삼각형이 되도록 경사지게 식각하여 역삼각형 리세스(110)를 형성한다. 예컨대, 도 2 에 도시한 바와 같이 리세스의 좌우 중 일측만 경사식각(tilt, slope etching)을 수행할 수도 있다.
이때, 경사식각을 통해 역삼각형 리세스(110)의 형상을 원하는 형태로 형성할 수 있다. 즉 역삼각형 리세스(110)는 세변의 길이가 모두 다른 역삼각형, 역 이등변삼각형, 역 직각삼각형 또는 역 정삼각형일 수 있다.
도 3을 참조하면, 각진 부분에서의 전계 집중(field crowding)을 완화시키기 위하여 모서리를 둥근 프로파일이 되도록 역삼각형 리세스(110)를 형성한 후에 추가로 리세스를 식각하는 후처리식각(Light Etch Treatment; LET)을 수행하여 역삼각형 리세스(110)의 각진 부분을 라운드시킬수 있다.
한편, 이 역삼각형 리세스(110)의 채널길이도 삼각함수 공식에 의해 용이하게 얻을 수 있다. 삼각함수 공식에 의해 a = c sin Y 인데, 여기에서 Y는 역삼각형의 변 a 와 변 c 의 사잇각이고, Z는 직각이다. 즉, 채널의 길이 a + c 는 a = c sin Y, c = b tan z 로 얻을 수 있다.
도 4를 참조하면, 상기 역삼각형 리세스(110) 내의 채널 형성영역에 제1임플란트를 주입한다. 이때에는 문턱전압 조절 임플란트(Vt adjust implant)를 도면에 화살표 방향으로 표시함과 같이 경사(tilt) 이온 주입으로 시행할 경우 역삼각형 리세스(110)의 모든 내면에 적절한 이온 주입을 할 수 있다. 따라서 충분한 문턱전압 조절 임플란트가 가능하다.
도 5를 참조하면, 또 트랜지스터 특성의 개선을 위해 추가적인 임플란트 주입이 가능하다. 즉, 펀치쓰루(punch through stop)현상, 단채널 효과, 리프레쉬 등의 특성을 보완하기 위해 상기 리세스 내의 채널 형성영역에 제 2 임플란트 주입을 할 수 있다. 이때에는 상기 역삼각형 리세스의 측면에 임플란트 되도록 경사 임플 란트를 수행할 수 있다. 특히 카운트 도핑(count doping)으로 이온 주입하여 높은 도즈량 및 이온주입에너지로 충분히(heavily) 도핑할 수도 있고 가볍게(slightly) 도핑할 수도 있다.
이와 같이 이후에 형성될 소스 또는 드레인 정션을 고려하여 일측에만 도즈(dose)를 더 추가하여 펀치쓰루 마진을 개선시킬 수 있다. 이렇게 함으로 셀 할로 임플란트(cell halo implant) 공정을 수행하지 않아도 리프레쉬(refresh) 마진의 확보가 가능할 수 있다.
도 6 참조하면, 임플란트 이후 식각방지막(120)을 제거하고, 역삼각형 리세스(110)에 의해 노출되는 반도체 기판(100) 상에 게이트 절연막(131)을 형성한다. 게이트 절연막(131)은 산화막으로 형성할 수 있다.
이후에 역삼각형 리세스(110) 채우면서 반도체 기판(100)의 표면 위로 돌출되도록 게이트 전극(130)을 형성한다. 게이트 전극(130)은 게이트 도전막(132)과 게이트 금속막(133)을 순차적으로 형성한 것일 수 있다. 이때 게이트 도전막(132)은 폴리 실리콘막으로 형성할 수 있다.
도 7을 참조하면, 게이트 금속막(133) 상에 선택적 식각에 의해 포토레지스트 마스크(140)를 형성하여 게이트 전극(130)을 형성할 수 있다.
도 8을 참조하면, 포토레지스트 마스크(140)에 의해 게이트 전극이 될 영역을 제외하고 모두 제거될 수 있다.
도 9를 참조하면, 식각된 게이트 절연막(131), 게이트 도전막(132) 및 게이트 금속막(133)의 측면에 스페이서(135)를 형성할 수 있다. 또한, 게이트 전극 (130) 형성 이후에 게이트(130)에 인접하는 반도체 기판(100) 상에 소스/드레인(source/drain)을 형성하기 위한 제1 및 제2 정션영역(160, 161)을 형성한다.
이때 제1정션영역(160)은 소스영역, 제2정션영역(161)은 드레인영역을 이루도록 이온을 주입할 수 있다. 또는 제1정션영역(160)은 드레인영역, 제2정션영역(161)은 소스영역을 이루도록 이온을 주입할 수 있다.
즉 본 발명의 일 실시예에 의한 반도체 소자는 정션 사이의 거리를 길게 형성할 수 있어서 단 채널 효과(short channel effect)를 감소시킬 수 있도록 단 채널 마진을 확보할 수 있다. 또 게이트 하부의 채널 길이가 길어지고 높은 게이트 전압을 채널이 인가할 수 있으므로 리세스 채널 구조에 비하여 유효채널길이가 짧아져서 고속동작을 실현할 수 있어서 반도체 소자의 응답이 빠르게 될 수 있다.
이는 포화전류에 대한 아래 식에서 이를 확인 할 수 있다.
Idsat(포화전류) = (W/2L)×(T/ε)×μ(Vg-Vth)2
위식에서 W와 L은 채널폭과 길이, T는 온도, ε는 유전상수, μ는 carrier mobility, Vg는 게이트 전압, Vth는 문턱전압으로, 게이트 전압이 높을 경우 포화전류가 높아져서 스위칭(switching) 속도를 더 빠르게 할 수 있다.
도 10을 참조하면, 반도체 기판(200) 예컨대 실리콘 기판을 선택적으로 식각하면서 역삼각형 리세스(210)를 형성한다. 즉 반도체기판(200)에 식각방지막(220)을 형성하고 리세스가 역삼각형이 되도록 경사지게 식각하여 역삼각형 리세스(210)를 형성한다. 예컨대, 도 10 에 도시한 바와 같이 리세스의 좌우를 모두 경사식각 (tilt, slope etching)을 수행할 수도 있다.
이때, 경사식각을 통해 역삼각형 리세스(210)의 형상을 원하는 형태로 형성할 수 있다. 즉 역삼각형 리세스(210)는 세변의 길이가 모두 다른 역삼각형, 역 이등변삼각형, 역 직각삼각형 또는 역 정삼각형일 수 있다.
도 11을 참조하면, 역삼각형 리세스(210)를 사이에 두고 대향적으로 위치하는 제1영역(310) 및 제2영역(320)의 높이를 다르게 형성하기 위하여, 역삼각형 리세스(210)와 제1영역(310) 또는 제2영역(320)에 새로운 식각방지막(221)을 형성할 수 있다. 도면에 도시한 실시예에서는 역삼각형 리세스(210)와 제1영역(310)에만 식각방지막(221)을 형성하였다.
도12를 참조하면, 제1영역(310)과 제2영역(320)이 높이 d의 단차를 갖게 되어 높이가 다르게 형성된 것을 알 수 있다.
한편 도면에 도시한 실시예에서는 제1영역(310)과 제2영역(320) 중 일측 영역을 식각하여 그 높이를 낮춰서 타측 영역과 높이가 다르게 형성되도록 한 것이다. 그런데 한 영역을 에피택셜 성장(epitaxial growth)에 의해서 다른 영역과 높이가 다르게 형성할 수도 있다. 또 일측 영역은 식각에 의해 그 높이를 낮추고 타측 영역은 에피택셜 성장(epitaxial growth)에 의해서 그 높이를 높여서 제1영역(310)과 제2영역(320)의 높이를 다르게 형성할 수 있다. 또 제1영역(310)과 제2영역(320)을 모두 식각 또는 에피택셜 성장 시키되 식각 또는 에피택셜의 깊이 또는 높이를 서로 다르게 형성할 수도 있다.
이때에도 역삼각형 리세스(210)의 형태는 계속 유지될 것이나 주변의 제1영 역(310)과 제2영역(320)의 높이가 변함에 따라 그 역삼각형의 형태는 변할 수도 있다. 예컨대 역 이등변삼각형 형상의 역삼각형 리스세(210)였으나 제1영역(310) 또는 제2영역(320)의 높이가 변하여 삼각형의 세변 중 한 변의 길이가 변하게 되었으므로 세변의 길이가 모두 다른 역삼각형 형상이 될 수 있다.
이후의 제조방법은 상술한 일 실시예와 동일하다.
각진 부분에서의 전계 집중(field crowding)을 완화시키기 위하여 모서리를 둥근 프로파일이 되도록 추가로 리세스를 식각하는 후처리식각(Light Etch Treatment; LET)을 수행하여 역삼각형 리세스(210)의 각진 부분을 라운드시킬수 있다.
또 역삼각형 리세스(210) 내의 채널 형성영역에 임플란트를 주입한다. 제1임플란트 주입단계로 문턱전압 조절 임플란트(Vt adjust implant)를 경사(tilt) 이온 주입으로 시행하여 역삼각형 리세스(210)의 모든 내면에 적절한 이온 주입을 할 수 있다. 따라서 충분한 문턱전압 조절 임플란트가 가능하다.
트랜지스터 특성의 개선을 위해 추가적인 임플란트 주입이 가능하다. 즉, 제2임플란트 주입단계로 펀치쓰루(punch through stop)현상, 단채널 효과, 리프레쉬 등의 특성을 보완하기 위해 리세스 내의 채널 형성영역에 이온을 주입한다. 이때에도 상기 역삼각형 리세스(210)의 일 측면에 임플란트 되도록 경사 임플란트를 수행할 수 있다. 특히 카운트 도핑(count doping)으로 이온 주입하여 높은 도즈량 및 이온주입에너지로 충분히(heavily) 도핑할 수도 있고 가볍게(slightly) 도핑할 수도 있다.
이와 같이 이후에 형성될 소스 또는 드레인 정션을 고려하여 일측면에만 도즈(dose)를 더 추가하여 펀치쓰루 마진을 비롯한 반도체 소자의 특성을 개선시킬 수 있다. 이렇게 함으로 셀 할로 임플란트(cell halo implant) 공정을 수행하지 않아도 리프레쉬(reflesh) 마진의 확보도 가능할 수 있다.
도 13을 참조하면, 임플란트 단계 이후 식각방지막(220)을 제거하고, 역삼각형 리세스(210)에 의해 노출되는 반도체 기판(200) 상에 게이트 절연막(231)을 형성한다. 게이트 절연막(231)은 산화막으로 형성할 수 있다.
이후에 역삼각형 리세스(210) 채우면서 반도체 기판(200)의 표면 위로 돌출되도록 게이트 전극(230)을 형성한다. 게이트 전극(230)은 게이트 도전막(232)과 게이트 금속막(233)을 순차적으로 형성한 것일 수 있다. 이때 게이트 도전막(232)은 폴리 실리콘막으로 형성할 수 있다.
도 14를 참조하면, 게이트 금속막(233) 상에 선택적 식각에 의해 포토레지스트 마스크(240)를 형성하여 게이트 전극(230)을 형성하게 된다. 즉 포토레지스트 마스크(240)에 의해 게이트 전극이 될 영역을 제외하고 모두 제거될 수 있다.
식각된 게이트 절연막(231), 게이트 도전막(232) 및 게이트 금속막(233)의 측면에 도면에는 도시하지 않았지만 스페이서를 형성할 수도 있다.
이후에 게이트 전극(230)에 인접하는 반도체 기판(200) 상의 제1영역과 제2영역에 소스/드레인(source/drain)을 형성하기 위한 제1 및 제2정션영역(260, 261)을 형성한다.
이때 제1정션영역(260)은 소스영역, 제2정션영역(261)은 드레인영역을 이루 도록 이온을 주입할 수 있다. 또는 제1정션영역(260)은 드레인영역, 제2정션영역(261)은 소스영역을 이루도록 이온을 주입할 수 있다.
상술한 실시예에서도 정션 사이의 거리를 길게 형성할 수 있어서 단 채널 효과(short channel effect)를 감소시킬 수 있도록 단 채널 마진을 확보할 수 있다. 또 게이트 하부의 채널 길이가 길어지고 높은 게이트 전압을 채널이 인가할 수 있으므로 리세스 채널 구조에 비하여 유효채널길이가 짧아져서 고속동작을 실현할 수 있어서 반도체 소자의 응답이 빠르게 될 수 있다.
지금까지 설명한 바와 같이 본 발명에 따른 리세스 게이트를 갖는 반도체 소자 및 그 제조방법에 의하면, 반도체 소자의 특성을 크게 향상시킬 수 있다.
본 발명의 역삼각형 리세스는 일반적인 플래이너 게이트형(planar gate type) 반도체 소자와 비교할 때 채널 길이를 길게 형성할 수 있어서 펀치쓰루 (punch through) 마진이 향상될 수 있다. 한편, 새도우효과(shadow effect)를 최소화하여 이온을 경사(tilt)로 주입을 할 수 있어서 충분한 임플란트가 가능할 수 있다. 즉, 향상된 경사 문턱 조절 임플란트(tilted Vt adjust implant)가 가능하다.
또한, 소스 또는 드레인 정션을 고려하여 일측면에만 도즈(dose)를 더 추가할 수 있어서 펀치쓰루 마진을 더 개선시킬 수 있다. 따라서 셀 할로 임플란트(cell halo implant) 공정을 수행하지 않아도 리프레쉬(reflesh) 마진의 확보가 가능할 수 있다.
또 게이트 하부의 채널길이를 길게 형성할 수 있어서, 게이트 전압을 높일 수 있으므로, 포화전류(saturation current)를 크게 향상시킬 수 있다.
이렇게 향상된 포화전류를 이용하여 고속의 스위칭(switching)이 가능해 져서, 그래픽용 고속 반도체 소자(dynamic random access memory; DRAM)에 적용이 가능하다.
이상 본 발명을 바람직한 실시예를 통하여 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함이 명백하다.

Claims (18)

  1. 역삼각형 리세스를 갖는 반도체 기판;
    상기 반도체 기판 상에 일정 두께로 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 상기 역삼각형 리세스를 채우면서 반도체 기판의 표면 위로 돌출하도록 형성되는 게이트 전극; 및
    상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치되는 제1 및 제2 정션영역을 갖는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  2. 제 1 항에 있어서, 상기 역삼각형 리세스는 세변의 길이가 모두 다른 역삼각형, 역 이등변삼각형, 역 직각삼각형 또는 역 정삼각형임을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  3. 제 1 항에 있어서, 상기 게이트 전극은 게이트 도전막 및 게이트 금속막이 순차적으로 적층되는 구조를 갖는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  4. 제 1 항에 있어서, 상기 제1 정션영역은 소스영역 또는 드레인영역이고, 상기 제2 정션영역은 드레인영역 또는 소스영역인 것을 특징으로 하는 리세스 게이트 를 갖는 반도체 소자.
  5. 역삼각형 리세스를 갖는 반도체 기판;
    상기 역삼각형 리세스를 사이에 두고 대향적으로 위치하되 서로 높이를 다르게 형성되는 상기 반도체 기판 상의 제1영역 및 제2영역;
    상기 반도체 기판 상에 일정 두께로 형성되는 게이트 절연막;
    상기 게이트 절연막 상에 상기 역삼각형 리세스를 채우면서 반도체 기판의 표면 위로 돌출하도록 형성되는 게이트 전극; 및
    상기 제1영역 및 제2영역에 이온주입으로 형성되는 제1 및 제2 정션영역을 갖는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  6. 제 5 항에 있어서, 상기 역삼각형 리세스는 세변의 길이가 모두 다른 역삼각형, 역 이등변삼각형, 역 직각삼각형 또는 역 정삼각형임을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  7. 제 5 항에 있어서, 상기 제1정션영역은 소스영역 또는 드레인영역이고, 상기 제2정션영역은 드레인영역 또는 소스영역인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자.
  8. 반도체 기판의 표면을 선택적으로 식각하면서 경사지게 식각하여 역삼각형 리세스를 형성하는 단계;
    상기 역삼각형 리세스 내에 이온을 주입하는 임플란트 주입단계;
    상기 역삼각형 리세스에 의해 노출되는 반도체기판 상에 게이트 절연막 및 상기 역삼각형 리세스를 매립하는 게이트 전극을 형성하는 단계 및
    상기 반도체 기판 상에 상기 게이트 전극을 사이에 두고 대향적으로 위치되는 제1 및 제2 정션을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  9. 제 8 항에 있어서, 상기 역삼각형 리세스를 형성하는 단계 후에 상기 반도체 기판의 식각된 부분 중 각진 부분을 라운드시키기 위한 후식각 처리 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  10. 제 8 항에 있어서, 상기 임플란트 주입 단계는
    문턱전압 조절 임플란트를 주입하는 제1 임플란트 주입 단계 및
    카운트 도핑(count doping)으로 임플란트를 주입하는 제2 임플란트 단계인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  11. 제 10 항에 있어서, 상기 제1 임플란트 단계는 상기 역삼각형 리세스 내의 모든 면에 이온을 경사 주입하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  12. 제 10 항에 있어서, 상기 제2임플란트 단계는 상기 역삼각형 리세스 내의 일 측면에 이온을 경사 주입하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  13. 반도체 기판의 표면을 선택적으로 식각하면서 경사지게 식각하여 역삼각형 리세스를 형성하는 단계;
    상기 역삼각형 리세스를 사이에 두고 대향적으로 위치하는 제1영역 및 제2영역의 높이를 서로 다르게 형성하는 단계;
    상기 역삼각형 리세스 내에 이온을 주입하는 임플란트 주입단계;
    상기 역삼각형 리세스에 의해 노출되는 반도체기판 상에 게이트 절연막 및 상기 역삼각형 리세스를 매립하는 게이트 전극을 형성하는 단계 및
    상기 제1영역 및 제2영역에 제1정션 또는 제2정션을 형성하는 단계를 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  14. 제 13 항에 있어서, 상기 제1영역 및 제2영역의 높이를 서로 다르게 형성하는 단계는 상기 제1영역 및 제2영역을 식각 또는 에피택셜 성장시키는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  15. 제 13 항에 있어서, 상기 역삼각형 리세스를 형성하는 단계 후에 상기 반도 체 기판의 식각된 부분 중 각진 부분을 라운드시키기 위한 후식각 처리 단계를 더 포함하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  16. 제 13 항에 있어서, 상기 임플란트 주입 단계는
    문턱전압 조절 임플란트를 주입하는 제1 임플란트 주입 단계 및
    카운트 도핑(count doping)으로 임플란트를 주입하는 제2 임플란트 주입 단계인 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  17. 제 13 항에 있어서, 상기 제1 임플란트 주입 단계는 상기 역삼각형 리세스 내의 모든 면에 이온을 경사 주입하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
  18. 제 13 항에 있어서, 상기 제2임플란트 주입 단계는 상기 역삼각형 리세스 내의 일 측면에 이온을 경사 주입하는 것을 특징으로 하는 리세스 게이트를 갖는 반도체 소자 제조방법.
KR1020050134296A 2005-12-29 2005-12-29 리세스 게이트를 갖는 반도체 소자 및 그 제조방법 KR100771539B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020050134296A KR100771539B1 (ko) 2005-12-29 2005-12-29 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
US11/501,943 US7511337B2 (en) 2005-12-29 2006-08-10 Recess gate type transistor
US12/371,788 US7687852B2 (en) 2005-12-29 2009-02-16 Recess gate type transistor
US12/371,798 US7678653B2 (en) 2005-12-29 2009-02-16 Method of fabricating a recess gate type transistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050134296A KR100771539B1 (ko) 2005-12-29 2005-12-29 리세스 게이트를 갖는 반도체 소자 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20070071111A true KR20070071111A (ko) 2007-07-04
KR100771539B1 KR100771539B1 (ko) 2007-10-31

Family

ID=38223481

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050134296A KR100771539B1 (ko) 2005-12-29 2005-12-29 리세스 게이트를 갖는 반도체 소자 및 그 제조방법

Country Status (2)

Country Link
US (3) US7511337B2 (ko)
KR (1) KR100771539B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703564B2 (en) 2008-11-12 2014-04-22 SK Hynix Inc. Method for manufacturing a transistor for preventing or reducing short channel effect
KR20150097846A (ko) * 2014-02-17 2015-08-27 에스케이하이닉스 주식회사 안티 퓨즈 및 그 제조 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100842908B1 (ko) * 2006-09-30 2008-07-02 주식회사 하이닉스반도체 리세스 게이트를 갖는 반도체 소자 및 그의 제조방법
US20090309139A1 (en) * 2008-06-13 2009-12-17 International Business Machines Corporation Asymmetric gate electrode and method of manufacture
WO2011107832A1 (en) * 2010-03-04 2011-09-09 X-Fab Semiconductor Foundries Ag Manufacturing of a semiconductor device and corresponding semiconductor device
US20120018802A1 (en) * 2010-07-21 2012-01-26 Wei Liu Ultra-low-cost three mask layers trench MOSFET and method of manufacture
KR101862345B1 (ko) 2012-02-27 2018-07-05 삼성전자주식회사 모오스 전계효과 트랜지스터를 포함하는 반도체 장치 및 그 제조 방법
US8912066B2 (en) * 2013-03-15 2014-12-16 Globalfoundries Singapore Pte. Ltd. Lateral double-diffused high voltage device
US9768175B2 (en) * 2015-06-21 2017-09-19 Micron Technology, Inc. Semiconductor devices comprising gate structure sidewalls having different angles
DE102016106967B4 (de) 2016-04-15 2024-07-04 Infineon Technologies Ag Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
CN113497124B (zh) * 2020-04-07 2023-08-11 长鑫存储技术有限公司 半导体器件及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5854501A (en) * 1995-11-20 1998-12-29 Micron Technology, Inc. Floating gate semiconductor device having a portion formed with a recess
KR970072477A (ko) * 1996-04-04 1997-11-07 문정환 모오스 트랜지스터의 구조 및 제조방법
KR100221627B1 (ko) * 1996-07-29 1999-09-15 구본준 반도체장치 및 그의 제조방법
WO1998012741A1 (en) * 1996-09-18 1998-03-26 Advanced Micro Devices, Inc. Short channel non-self aligned vmos field effect transistor
JP3342412B2 (ja) * 1997-08-08 2002-11-11 三洋電機株式会社 半導体装置およびその製造方法
US6236082B1 (en) * 1998-08-13 2001-05-22 National Semiconductor Corporation Floating gate semiconductor device with reduced erase voltage
KR100360410B1 (ko) * 2000-11-14 2002-11-13 삼성전자 주식회사 자기 정렬된 컨택 구조를 갖는 디램 소자와 듀얼 게이트구조의 로직 소자가 복합된 ｍｄｌ 반도체 소자의 제조 방법
KR100485485B1 (ko) * 2002-09-19 2005-04-27 동부아남반도체 주식회사 플래시 메모리 장치의 셀 트랜지스터 및 그 제조 방법
KR100459872B1 (ko) * 2003-05-07 2004-12-03 삼성전자주식회사 트렌치 게이트를 갖는 매몰 채널형 트랜지스터 및 그제조방법
KR100568854B1 (ko) * 2003-06-17 2006-04-10 삼성전자주식회사 반도체 메모리에서의 리세스 채널을 갖는 트랜지스터 형성방법
KR100605499B1 (ko) * 2004-11-02 2006-07-28 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
KR100636680B1 (ko) * 2005-06-29 2006-10-23 주식회사 하이닉스반도체 리세스 게이트 및 비대칭 불순물영역을 갖는 반도체소자 및그 제조방법
KR100701701B1 (ko) * 2005-08-30 2007-03-29 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
KR100668752B1 (ko) * 2005-09-21 2007-01-29 주식회사 하이닉스반도체 비대칭접합이온주입을 이용한 반도체 메모리소자의제조방법
US7456450B2 (en) * 2006-02-09 2008-11-25 International Business Machines Corporation CMOS devices with hybrid channel orientations and method for fabricating the same

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8703564B2 (en) 2008-11-12 2014-04-22 SK Hynix Inc. Method for manufacturing a transistor for preventing or reducing short channel effect
KR20150097846A (ko) * 2014-02-17 2015-08-27 에스케이하이닉스 주식회사 안티 퓨즈 및 그 제조 방법

Also Published As

Publication number Publication date
US7678653B2 (en) 2010-03-16
US20090170265A1 (en) 2009-07-02
US7687852B2 (en) 2010-03-30
US7511337B2 (en) 2009-03-31
KR100771539B1 (ko) 2007-10-31
US20090173996A1 (en) 2009-07-09
US20070152267A1 (en) 2007-07-05

Similar Documents

Publication Publication Date Title
US11114551B2 (en) Fin field-effect transistor having counter-doped regions between lightly doped regions and doped source/drain regions
KR20070071111A (ko) 리세스 게이트를 갖는 반도체 소자 및 그 제조방법
US7423321B2 (en) Double gate MOSFET device
KR100613294B1 (ko) 단채널 효과가 개선되는 모스 전계효과 트랜지스터 및 그제조 방법
KR101822267B1 (ko) Finfet 디바이스들 내의 펀치스루 스토퍼 영역들의 형성
JP6306313B2 (ja) 非平面半導体装置へのプラズマドーピング
US9355860B2 (en) Method for achieving uniform etch depth using ion implantation and a timed etch
US5536959A (en) Self-aligned charge screen (SACS) field effect transistors and methods
TWI617031B (zh) Ｆｉｎｆｅｔ結構及其製造方法
KR20070002902A (ko) 반도체 소자의 제조방법
KR100343472B1 (ko) 모스 트랜지스터의 제조방법
US6104064A (en) Asymmetrical transistor structure
US20180102437A1 (en) Fin-fet devices and fabrication methods thereof
KR101129978B1 (ko) 반도체 소자의 제조 방법
US8703564B2 (en) Method for manufacturing a transistor for preventing or reducing short channel effect
KR100613355B1 (ko) 모스 전계 효과 트랜지스터 및 그 제조 방법
KR101033411B1 (ko) 반도체 소자 및 반도체 소자의 제조 방법
KR100561977B1 (ko) 반도체 소자 제조 방법
KR100649836B1 (ko) 반도체 소자의 제조 방법
KR20080085338A (ko) 반도체 소자의 제조방법
KR20070078230A (ko) 반도체 소자의 트랜지스터 제조방법
KR20070034781A (ko) 반도체 소자의 제조방법
KR20070109133A (ko) 반도체 소자의 제조 방법
KR20100011801A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
G170 Re-publication after modification of scope of protection [patent]
FPAY Annual fee payment

Payment date: 20110923

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20120921

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee