DE2808257B2 - Halbleitervorrichtung und verfahren zu ihrer herstellung - Google Patents
Halbleitervorrichtung und verfahren zu ihrer herstellungInfo
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Description
IO
Die Erfindung betrifft eine Halbleiteranordnung zum Herstellen einer integrierten Schaltung mit einem
Halbleitersubstrat, in dem in einer bestimmten Tiefe von der Oberseite eine isolierende Compoundschicht eingebettet
ist, welche durch Implantation von Ionen und !5
Reaktion des Halbleitersubstrstmaterials mit den
implantierten Ionen gebildet ist und zwischen sich und der Oberseite des Halbleitersubstrats eine Halbleiterschicht
definiert, ferner mit Halbleiter-Bauelementen unter Verwendung der Halbleiterschicht, sowie ein
Verfahren zum Herstellen einer solchen Halbleiteranordnung.
Bei einem bekannten Verfahren zur Herstellung von monolithisch integrierten Halbleiterschaltungen
(DE-OS 26 26 739) werden die Compoundschicht und das Halbleitersubstrat zum Herstellen der Halbleiterschaltung
wieder abgetragen. Das hat zur Folge, daß innere Werkstoffspannungen, die durch die thermische
Behandlung der Halbleiteranordnung erzeugt worden sind und die auch bei noch so schonender Werkstoffbehandlung
nicht ganz vermieden werden können, freigesetzt werden und zu einem Verwerfen oder
Verziehen der Halbleiteranordnung nachträglich führen können.
Bei der Herstellung einer anderen bekannten J5
Halbleiteranordnung (DE-OS 26 17 397) werden in eine zuvor erzeugte Oberflächenschicht aus polykristallinem
Silicium, amorphem Silicium und/oder einkristallinem Silicium Sauerstoff- und/oder Stickstoffionen implantiert,
bis die Schicht in eine semi-isolierende Schicht umgewandelt ist Es besteht hierbei die Gefahr, daß
während des Implantierens der Ionen die Oberfläche des Substrats durch Kohlenstoff verschmutzt ist, der in
dem von dem Ionenstrahl passierten Raum enthalten ist. Ursache dieser Kohlenstoffverschmutzung sind die
Oldämpfe, die von dem Öl der zur V. ikuum-Erzeugung
benützten Diffusionspumpe herrühren. Wird die Oberfläclien-Siliciumschicht
nach dem Glühen des Substrats gebildet, dann werden aus diesem Grund Gitterdefekte,
wie falsche räumliche Aliordnungen und Stralenfehler so erzeugt, wenn der Grad der Verschmutzung hoch ist.
Wenn man dann einen Transistor, z. B. in MOS-Technik, herstellt, in den man eine Verunreinigung direkt in das
mit einer Isolationsschicht versehene Plättchen hineindiffundiert,
dann wirkt sich die verschmutzte Oberfläche direkt auf die Eigenschaften des MOS-Transistors aus.
Deshalb ist es bei der bekannten Halbleiteranordnung erforderlich, die Oberfläche des Substrats nach dem
Glühen zu ätzen.
Ferner ist ein Verfahren zum Herstellen integrierter Schaltungen in CMOS/SOS-Technik bekannt (IEEE-Transactions
on Electron Devices, Vol. ED-23, H. 9, Sept. 1976, Seiten 1110 bis 1112), bei dem einerseits bei
dem Aufbringen einer Silicium-lsolierschicht eine Al-Dotierung durch ein Saphir-Substrat erfolgt, durch
welche jedoch die Eigenschaften der Halbleiteranordnung im allgemeinen verschlechtert werden. Darüber
hinaus ist die Verbindung zwischen der Kanal-Oxidschicht
(SiO?|und dem Substrat (AbQi) nicht eng genug,
so daß sich «in Leckstrom bilden kann,
Der Erfindung liegt die Aufgabe zugrunde, eine
Halbleiteranordnung der eingangs genannten Art zu schaffen, die keine durch den Herstellungsprozeß
verursachte Verformungen oder StrukturfeWer aufweist
Diese Aufgabe wird bei einer Halbleiteranordnung der eingangs genannten Art erfindungsgemäß dadurch
gelöst, daß auf der Unterseite des Halbleitersubstrats eine Isolationsschicht vorgesehen ist und daß die
Compoundschicht und das Halbleitersubstrat auch bei der fertigen Halbleiterschaltung vorhanden ist
Ein erfindungsgemäßes Verfahren zum Herstellen einer Halbleiteranordnung ist in dem nebengeordneten
Patentanspruch 9 gekennzeichnet
Vorteilhafte Weiterbildungen der Erfindung sind in
den untergeordneten Patentansprüchen gekennzeichnet
Die Erfindung wird nunmehr anband bevorzugter Ausführungsbeispiele beschrieben. ;«&- der Zeichnung
zeigen
Fi g. 1 A— IH Querschnitte zur Darstellung aufeinanderfolgender
Herstellungsschritte einer Halbleiteranordnung mit einer eingebetteten isolierenden Compoundsonicht,
wobei ein MOS-Feldeffekttransistor entsteht
Fig.2 einen Querschnitt durch einen nach dem
Verfahren gemäß der Erfindung hergestellten bipolaren Transistor und
Fig.3A—3F Querschnitte, welche die aufeinanderfolgenden
Schritte zur Herstellung eines MOS-Feldeffekttransistofs
bei einem weiteren Ausführungsbeispiel der Erfindung zeigen.
Es wird nunmehr anhand der Fig. IA bis IH ein
bevorzugtes Ausführungsbeispiel der Halbleiteranordnung und eines Verfahrens zu ihrer Herstellung
beschrieben. Bei diesem Beispiel ist die Halbleiteranordnung ein MOS-Feldeffekttransistor.
Ein Phosphor-dotiertes Silicium-Plättchen 11 hat eine
Dicke von 350 μπι und einen spezifischen Widerstand von 1800 Ohm · cm.
Das Silicium-Plättchen 11 wird 50 Minuten lang bei einer Temperatur von 11000C in einer Sauerstoffatmosphäre
wärmebehandelt so daß sich auf dessen beiden Seiten die Siliciumoxidschichten 12 und 13 bilden.
Dieser Zustand ist in Fig. IA gezeigt Dann wird durch die obere Siliciumoxid-Schicht mit Hilfe eines Ionen-Implantation-Verfahrens
eine Substanz implantiert die dem Silicium-Plättchen Il isolationseigenschaften verleihen.
Bei diesem Ausführungsbeispiel werden Sauerstoff'Ionen im Siliciumplättchen 11 implantiert und
zwar mit einer Implantationsenergie von 150 KeV und einer Josis von 1,2 χ 10'*cmj2. Unter diesen Bedingungen
dringen die Sauerstoffionen durch die Siliciumoxidschicht
12 hindurch und haben eine solche Verteilung, daß die lonenkonzentration in einem bestimmten
Abstand von der Oberfläche des Siliciumplättchens 11 am größten ist aber nahe der Oberfläche klein ist Dann
wird das Siliciumplättchen 2 Stunden lang bei einer Temperatur von 11500C geglüht. Dadurch reagieren in
dem Siliciumsubstrat die Sauerstoffionen mit den Siliciumatomen und bilden so als eingebettete, isolierende
Compoundschicht die Silicium-Dioxidschicht 15 (S1O2), wie dies F155. IB zeigt. Die Silicium-Dioxidschicht
15 hat eine Dicke von 280 nm und ihre obere Fläche liegt in einer Tiefe von 260 nm, gemessen von der
Oberfläche der Silicium-Oxidschicht 12. Da die einander
gegenüberliegenden Flächen durch die Silicium-Oxidschichten 12, 13 bedeckt sind, vermindern diese
Schichten die mechanische Beanspruchung im Siliciumplättchen 11, die dadurch verursacht wird, wenn
Sauerstoffionen implantiert werden. Gemäß den vorliegenden Versuchen reicht eine Dicke von IO bis 30 nm
der Silicium-Oxidschichten 12, 13 dazu aus. Wäre die Silicium-Oxidschicht 12, durch die hindurch die Sauerstoffionen
implantiert werden, zu dick, dann würden auftreffende Sauerstoffionen sich zu sehr unmittelbar
unterhalb der Silicium-Oxidschicht 12 verteilen. Es würden in diesen Bereichen daher Kristallaufbaustörungen
auftreten, und wenn die Implantationsenergie konstant gehalten ist, würde die Tiefe der implantierten
Sauerstoffionen kleiner. Aus diesen Gründen kann die <
Dicke der Silicium-Oxidschicht 12 wesentlich kleiner als die Dicke der Silicium-Oxidschicht 13 sein.
Es sei darauf hingewiesen, daß die Silicium-Oxidcrhirht
12 auch durch andere isolierende Schichten ersetzt werden kann, wie z. B. Silicium-Nitrid-Schichten m
(S13N4). Es kann iiber auch eine Oberfläche des
Siliciumplättchens 1 Ii mit einer Silicium-Oxidschicht und die andere mit einer Silicium-Nitrid-Schicht bedeckt
sein.
Es wird nun die Silicium-Oxidschicht 12 durch ein ->"·
Ätzmittel entfernt, das aus Ammonium-Fluorid (NH4F) und Fluor-Wasserstoff (HF) besteht. Selbst jetzt, wenn
die Silicium-Oxidscliiicht 12 entfernt worden ist. biegt
üich das Siliciumplättchen 11 nicht aus den nachfolgend
gegebenen Gründen. Die Siiicium-Dioxidschicht 15 Jo (SiO2) wurde nämlich im Siliciumplättchen 11 knapp
unter dessen Oberfläche formiert Aus diesem Grund wird die bei der Herstellung der Siiicium-Dioxidschicht
15 entstehende Beanspruchung durch die auf der Rückseite des Siliciumplättchens 11 sich befindende η
Silicium-Oxidschicht 13 genügend aufgenommen und kompensiert, weshalb sich das Silicium-Plättchen 11
nicht verformt. Keine Verformung des Siliciumplättchens 11 wurde bei einem Beispiel festgestellt, bei dem
wärmemäßig oxydierte SiO2-Schichten einer Dicke von *»
25 nm auf beiden Seiten des Siliconplättchens hergestellt wurden und bei dem Sauerstoffionen durch eine
der SiO2-Schichten mit einer Implantationsenergie von
150KeV und einer Dosis von 1,2 χ IO"cm-2 implantiert
wurden und anschließend das Plättchen 2 Stunden ■<"·
lang bei einer Temperatur von 1050" C geglüht wurde.
Bei dieser Verfahrensweise bildet sich im Siliciumplättchen kein Riß und die Kristall-Defekte können auf
einem Minimum gehalten werden.
Beim nächsten Verfahrensschritt wird eine monokri- '*>
stalline Siliciumschicht 17 auf einer Siliciumschicht 16 des Siliciumpläitchens 11 gebildet und zwar mit Hilfe
von Aufdampf technik, wie dies Fi g. ID zeigt Da jetzt
die Oberfläche des Siliciumplättchens 11 nicht gebogen ist und da die Kristalldefekte ein Minimum sind, hat die
auf der Siliciumschicht 16 gebildete monokristalline Siliciumschicht 17 einen ausgezeichneten kristallinen
Aufbau. Die Dicke der monokristallinen Siliciumschicht 17 ist nicht auf die Größenordnung von 1 μπι
beschränkt sondern kann kleiner als 03 pm oder größer «>
als ΙΟμπ^εϊα
Daraufhin werden die Siliciumschichten 16, 17 mit Hilfe üblicher photolithographischer und selektiver
Ätzmethoden geätzt wie z. B. durch ein Gasplasma-Ätzverfahren, so daß sich eine kegelstumpfförmige t-5
Siüciuminse! 20 bildet wie dies Fig. !E zeigt Ein
Kegelstumpf wird deshalb hergestellt um durch die sanfte Neigung mit einer durchgehenden oberen Schicht
das Stufenproblem in den Griff zu bekommen.
Daraufhin wird eine Silicium-Oxidschicht 22 auf der Oberfläche der Siliciuminsel 20 gebildet, und zwar durch
einen Wärmeoxydationsprozeß. Zur Herstellung der Silicium-Oxidschicht 22 mit einer Dicke von 70 nm
braucht man eine Sauerstoffatmosphäre, 1100"C und
24 Minuten. Diese Oxidschicht umgibt dann zusammen mit der Siiicium-Dioxidschicht 13 vollständig die
Siliciuminsel 20. Dieser Aufbau könnte verglichen werden mit dem bekannten Silicium auf Saphir-Aufbau.
Da bei dem Silicium auf Saphir-Aufbau das Substrat aus Saphir ist und die auf dem Substrat gebildete Schicht aus
einem von Saphir unterschiedlichen Material besteht, wie z. B. Siliciumoxid, besteht hier die Möglichkeit, daß
sich Mikrolücken und Risse an der Grenzschicht zwischen Saphir und Siliciumdioxid bilden. Im Gegensatz
hierzu können gemäß dem beschriebenen Verfahren solche Schwierigkeiten vermieden werden, die
einem Silicium auf Saphir-Aufbau anhaften, da die Siliciumoxidschicht 22, die zusammen mit der eingebetteten
isolierenden Siiicium-Dioxidschicht die Siliciuminsel 20 umgibt, vom gleichen Typ ist wie die
Siiicium-Dioxidschicht 15. d.h. aus Silicium-Basismaterial.
Diese beiden Schichten sind miteinander verträglieh und verbinden sich miteinander gut. Um einen
MOS-Feldeffekttransistor vom Anreicherungstyp herzustellen,
ist beispielsweise eine Dicke der Silicium-Oxids"hicht
22 von 50 bis 100 nm vorteilhaft, sofern es erwünscht ist, daß die Schwellwertspannung des
Transistors genügend klein ist (I bis 2 V).
Draufhin werden in die Siliciuminsel 20 Phosphor-Ionen, die eine N-Verunreinigimg darstellen, implantiert,
so daß die Siliciuminsel 20 in einen einkristallinen Siliciumbereich vom N-Typ verwandelt wird, und zwar
unter Implantationsbedingungen, bei denen die Implantationsenergie 70 KeV und die Dosis I χ 10"cm-2ist
Daraufhin wird mit Hilfe einer chemischen Dampfniederschlagstechnik
auf der Silicium-Oxidschicht 22 eine phosphordotierte polykristalline Siliciumschicht
mit einer Dicke von 0,7 μιτι niedergeschlagen. Daraufhin
wird die mit Phosphor dotierte polykristalline Siliciumschicht in bestimmten Bereichen durch übliche photolithographische
und selektive Ätztechniken bekannter Art abgetragen, so daß ein Bereich 24 stehen bleibt, der
eine Tor-Elektrode bildet. Daraufhin werden in die Siliciuminsel 20 Bor-Ionen implantiert, und zwar mittels
der Selbstausrichtungstechnik, indem man den Bereich 24 als eine Maske unter den Bedingungen einer
Implantationsenergie von 60 KeV und einer Dosis von U χ 10l5cm-2benutzt
Auf diesen lonenimplantationsschritt hin wird das Siliciumplättchen 11 für 2V3 Stunden bei einer Temperatur
von 1000° C geglüht Mit Ausnahme desjenigen Bereichs, der unmittelbar unterhalb dem Bereich 24 liegt
und der später als Tor-Elektrode Verwendung findet werden die Bereiche 25 und 26 der Siliciuminsel 20 als
Source- und Drain-Bereiche vom P-Typ formiert wie dies Fig. IG zeigt Die implantierten Bor-Ionen
erreichen nicht den Bereich der Siliciuminsel 20, welcher unmittelbar unterhalb des Bereichs 24 liegt weil die
implantierten Bor-Ionen ihre Energie in dem poly-kristallinen Silicium-Bereich 24 verlieren und nicht die
Silicium-Oxidschicht 22 durchdringen und so die Siliciuminsel 20 erreichen können. Abgesehen von der
Herstellung eines Halbleiterbauelements in der Siliciuminsel 20 kann man auch dort wo es erwünscht ist
zwischen dieser und anderen Bereichen oder zwischen anderen Elementen Verbindungsleitungen herstellen.
Solche Verbindungen können hergestellt werden, indem man eine polykristalline Siliciumschicht in der gleichen
Weise verwendet, wie bei der Tor-Elektrode 24.
Danach wird mit Hilfe einer bekannten chemischen Dampfniederschlags-Technik eine Phosphorsilikat-Glas
(PSG)-Schicht 30 hergestellt, die eine große Menge Phosphor enthält und als zwischenliegende IsolationsscH;sht
wirkt.
Unnach werden öffnungen 27 und 28 zur Herstellung
der Source- und Drain-Elektroden durch die Silicium-Oxidschicht
22 und die Isolationsschicht 30 hindurch hergestellt, die über den Bereichen 25 und 26 der
Siliciuminsel 20 liegen. Danach werden Metall-Elektroden, die z. B. aus Aluminium sind, hierauf gebildet und
die Source- und Drain-Elektroden 3, 4 werden durch photolithographische und selektive Ätztechniken gebildet,
wodurch ein MOS-Feldeffekttransistor vollendet wird. Der oben beschriebene MOS-Feldeffekttransistor
hat eine Grenzzustandsdichte von 5 χ ΙΟ10cm-2, eine
Schwellwertspannung von —1,5 V und eine Feldeffektbeweglichkeit von 215 cmW see. Der Leckstrom dieses
MOS-Feldeffekttransistors ist etwa Vio desjenigen eines
Silicium auf Saphir-Aufbaus, der so ausgelegt wurde,
daß seine Einzelteile isoliert wurden. Es hat sich gezeigt, daß nach dem beschriebenen Verfahren hergestellte
Halbleiterbauelemente ausgezeichnete Eigenschaften haben. Da die Siliciuminsel 20 vollständig von der
Siliciumunterlage isoliert ist, ist die Sperrschichtkapazität zum Substrat hin kleiner als 1Ao verglichen mit
derjenigen eines Isolationsaufbaus, der einen PN-Flächenübergang
verwendet. Aus diesem Grund ist es möglich, die Arbeitsgeschwindigkeit des Halbleiterbauelements
zu vergrößern und die Bauelement-Bestandteile stark zu integrieren.
F i g. 2 zeigt ein abgewandeltes Ausführungsbeispiel der Erfindung zur Herstellung eines bipolaren Transistors.
In der Zeichnung sind gleiche Bauelement-Bestandteile wie in F i g. 1 mit den gleichen Bezugszeichen
bezeichnet. Der bipolare Transistor nach F i g. 2 hat einen Basisbereich 23, einen Emitterbereich 21, eine
Emitter-Elektrode 5, eine Basis-Elektrode 6 und eine
Kollektor· Elektrode 7. Zur Herstellung dieses bipolaren Transistors werden die Schritte nach Fig. IA bis IF
verwendet, die dort zur Herstellung des MOS-Feldeffekttransistors verwendet wurden. Auf den in F i g. 1F'
gezeigten Schritt hin wird der P-Typ-Basisbereich 23 und der N-Typ-Emitter-Bereich 21 gebildet, und zwar
durch übliche photolithographische und selektive Ätz-Techniken sowie durch die Diffusion einer Verunreinigung
in der gleichen Weise, wie bei bekannten Methoden zur Herstellung üblicher vertikaler bipolarer
Transistoren. Dann werden Öffnungen durch einen Siücium-Oxidfilm hindurch hergestellt, und zwar ebenfalls
durch übliche photolithographische und selektive Ätz-Techniken, um somit die Emitter-Elektrode 5, die
Basis-Elektrode 6 und die Kollektor-Elektrode 7 zu bilden.
Da auch hier die Siliciuminsel 20 vollständig von den Silicium-Oxidschichten 22 und 15 umgeben ist hat der
durch das obige Verfahren hergestellte bipolare Transistor noch bessere Element-Isolationseigenschaften
und eine kleinere Sperrschichtkapazität als übliche bipolare Transistoren.
Die Fig.3A bis 3F zeigen aufeinanderfolgende Schritte für ein weiteres Verfahren nach der Erfindung.
Ähnlich zum vorhergehenden Ausführungsbeispiel nach F i g. 1 hat ein Siliciumplättchen 31 vom N-Typ
eine Dicke von 350 μπι und einen spezifischen
Das Siliciumplättchen wird in einer Sauerstoffatmosphäre für 50 Minuten bei einer Temperatur von HOO0C
wärmebehandelt, so daß sich die Silicium-Oxidschichten 32 und 33 bilden, welche eine Dicke von 100 nm auf
beiden Seiten des Plättchens haben. Auf der Silicium-Oxidschicht 32 wird eine Silicium-Dioxidschicht (SiO2)
niedergeschlagen, die eine Dicke von 1 μηι hat, und dann wird das Plättchen üblichen photolithographischen
in und selektiven Ätzschritten unterworfen, so daß ein
Bereich der Silicium-Dioxidschicht 34 stehen bleibt, die als Maske verwendet wird, und zwar für einen solchen
Bereich, in den durch den folgenden Schritt keine Ionen implantiert werden sollen. Dieser Zustand ist in F i g. 3A
ts gezeigt. Die Silicium-Dioxidschicht kann durch eine
polykristalline Siliciumschicht oder eine Silicium-Nitrid-Schicht ersetzt werden. Die Ionen·Implantationsbedingungen
sind folgende: Eine Implantationsenergie mit einer Spannung, die kontinuierlich zwischen 30 und
2(i 150KeV schwankt und eine Dosis von 2 bis
4 χ IO"cm-: hat. Als Folge hiervon werden die
Bereiche 35 und 36 mit implantiertem Sauerstoff gebildet, die sich in eine Tiefe von etwa 0,45 μιη unter
der oberen Oberseite des Siliciumplättchens 31
ji erstrecken.
Danach werden die Silicium-Oxidschichten 32 und 34 auf dem Siliciumplättchen 31 entfernt. Man beläßt
jedoch die Silicium-Dioxidschicht 33. Würde diese Schicht fehlen, dann würde sich das Siliciumplättchen 31
in durch die Beanspruchung biegen, die auf das Plättchen
31 bei der Implantation von Sauerstoff-Ionen ausgeübt wird-
Daraufhin wird eine neue Silicium-Oxidschicht 37 mit einer Dicke von 70 nm auf der Oberfläche des
ii Siliciumplättchens 31 gebildet, indem man es für
24 Minuten in eine Sauerstoffatmosphäre bei einer Temperatur von 1100° C bringt. Zur gleichen Zeit wird
auch eine zusätzliche — nicht dargestellte — Oxidschicht mit einer Dicke von 35 nm ebenfalls auf der
Oxidschicht 33 auf der unteren Oberseite des Siliciumplättchens 31 gebildet. Die erste Oxidschicht 37 wird »'s
diejenige Schicht verwendet, die das Tor eines MOS-Feldeffekttransistors isoliert.
schritt zum Niederschlagen aus der Dampfphase dazu verwendet, eine mit Phosphor dotierte polykristalline
Siliciumschicht 38 auf der Oxidschicht 37 mit einer Dicke von etwa 400 bis 500 nm niederzuschlagen.
Weiterhin wird eine Silicium-Oxidschicht 39, die als
so Maske für das durch Ionen-Implantation zu implantierende
Material dient, auf der polykristallinen Siliciumschicht 38 niedergeschlagen, und zwar durch chemische
Dampfniederschlagstechnik. Durch diesen Verfahrensschritt werden die Sauerstoff-implantierten Bereiche 35
und 36 gemäß F i g. 3C in Silicium-Oxidbereiche 40 und 41 umgewandelt, die als Isolierbereiche dienen, und
zwar aufgrund der Hochtemperaturbehandlung zur Herstellung von Silicium-Oxidschichten 37. Dieser
Zustand ist in F i g. 3D gezeigt
Während dieses Schrittes verhindert die Silicium-Oxidschicht 33, daß das Siliciumplättchen 31 gebogen
wird aufgrund der Beanspruchung, die durch die Silicium-Oxidbereiche 40 und 41 des Siliconpiättchens
31 hervorgerufen werden.
Daraufhin werden die polykristalline Siliciumschicht 38 und die Silicium-Oxidschicht 39 mit Hilfe von
üblichen photolithographischen und selektiven Ätz-Techniken in eine Maske 42 umgewandelt die für die
lonen-implantation verwendet wird.
Diese Maske wird als Tor-Elektrode eines herzustellenden
MOS-Feldeffekttransistors verwendet. Danach werden Sauerstoff-Ionen mit einer Implantationsenergie
von 150 KeV und einer Dosis von 1,2 χ 10" cm-2
implantiert. Hieraur folgt ein zweistündiges Ausglühen bei einer Temperatur von 11500C. Als Folge hiervon
werden Silicium-Oxidbereiche 43 und 44 in einer bestimmten Tiefe unter der Oberfläche des Siliciumplättchens
31 gebildet, wie dies Fig.3E zeigt. Diese oxydierten Bereiche 43 und 44 dienen als Isolationsschichten, sind jedoch nicht in demjenigen Bereich des
Plättchens hergestellt, der direkt unterhalb der Maske 42 liegt. Obwohl diese oxydierten Bereiche 43 und 44
ebenfalls in bereits oxydierten Bereichen 40 und 41 gebildet werden, sind sie in der Zeichnung nicht
dargestellt. Danach wird durch eine bekannte Methode zur Herstellung von MOS-Feldeffekttransistoren diejenicrp
OviHcrhirht 7u/prlrc MprcteMiinar vnn DiffiicirincAff-
nungen selektiv entfernt, die über den Source- und Drain-Bereichen 46 und 47 liegen. Gleichzeitig wird
auch der SiO^-Bereich der Maske 42 entfernt. Dann wird
eine P-Typ-Verunreinigung — z. B. Bor — durch die öffnungen dotiert, und zwar mit einer Implantationsenergie von 50 KeV und einer Dosis von 8 χ 10M cm-2,
so daß Source- und Drain-Bereiche vom P-Typ hergestellt werden.
Beim nächsten Schritt wird eine Phosphorsilikat-Glas-Schicht 50 niedergeschlagen, und daraufhin wird
15 Minuten lang bei einer Temperatur von 9000C geglüht Danach wird in dieser isolierten Schicht 50 ein
Kontaktloch gebildet. Danach wird im Vakuum eine mit Metallschicht aus der Dampfphase auf dem Plättchen
niedergeschlagen. Diese Metallschicht wird selektiv weggeätzt, so daß man eine Source-Elektrode 51 und
eine Drain-Elektrode 52 erhält und ein MOS-Feldeffekttransistor nach F i g. 3F fertiggestellt wird.
Bei diesem Aufbau sind die Source- und Drain-Bereiche
vollständig mit oxydierten Siliciumbereichen 40,43, 44 und 41 umgeben, mit Ausnahme der Kanalseite, so
daß die Source- und Drain-Bereiche mit benachbarten Teil-Elementen keine PN-Sperrschicht bilden mit
Ausnahme der Kanalseite. Dementsprechend ist es möglich, die Sperrschicht-Kapazität sehr stark herabzusetzen,
wodurch eine hohe Arbeitsgeschwindigkeit des in diesem Bereich hergestellten Elements ermöglicht
wird.
Wie aus der obigen Beschreibung hervorgeht, besteht nicht die Gefahr, daß sich sogenannte Vogelschnäbel an
m den Enden der isolierenden Bereiche bilden, wie dies bei
der üblichen örtlichen Oxydationsmethode von Silicium
möglich ist. Hierdurch wird die Schwierigkeit vermieden, die mit der Degradierung an den Enden einhergeht.
Wenn man Halbleiteranordnungen nach dem Stand der Technik der Raumstrahlung aussetzt, dann verschlechtern
sich die Eigenschaften des PN-Übergangs erheblich, während es bei den Halbleiteranordnungen nach
der Erfindung möglich ist, die Zuverlässigkeit in dieser ι imophiintf stsrk 2u erhöhen USi der PM-LJber^s"" sehr
klein ist. Zusätzlich wird es möglich, die Unregelmäßigkeiten der Plättchenoberfläche gegenüber den bekannten
LOCOS (örtlich oxydierten Silicium)-Aufbauten zu verbessern. Dementsprechend ist es möglich, das
Brechen der Verdrahtungen auf dem Substrat zu verhindern und die Isolierbereiche der Bauelemente zu
verkleinern.
Anstatt die Oxidschicht 32 von F i g. 3B zu entfernen, wie dies Fig.3C zeigt, kann sie auch durch die
Oxidschicht 37 ersetzt werden, welche Fig.3D zeigt.
Man kann auch im Ausfuhrungsbeispiel nach F i g. 1 auf eine Siliciumschicht, die über einer eingebetteten
Isolationsschicht liegt, eine epitaxial gewachsene Siliciumschicht überlagern, um eine Siliciuminsel herzustellen.
Da die Kristallstruktur der Siliciumschicht, welche über der eingebetteten isolationsschicht liegt, ausgezeichnet
ist, so ist es in diesem Fall ebenfalls möglich, hochwertige Bauelemente auf der Insel herzustellen, die
ausgezeichnete Eigenschaften und Zuverlässigkeit haben. Statt eines Silicium-Substrats könnte man auch
andere Halbleiter-Substrate verwenden.
Claims (12)
1. Halbleiteranordnung zum Herstellen einer
integrierten Schaltung mit einen» Halbleiter-Substrat,
in dem in einer bestimmten Tiefe von der Oberseite eine isolierende Compoundscbicht eingebettet
ist, welche durch Implantation von Ionen und Reaktion des Halbleitersubstratmaterials mit den
implantierten Ionen gebildet ist und zwischen sich und der Oberseite des Halbleitersubstrats eine
Halbleiterschicht definiert, ferner mit Halbleiter-Bauelementen unter Verwendung der Halbleiterschicht,
dadurch gekennzeichnet, daß auf der Unterseite des Halblettersubstrats (Hf 31) eine
Isolationsschicht (13; 33) vorgesehen ist und daß die is Compoundschicht (15; 43,44) und das Halbleitersubstrat
(11; 31) auch bei der fertigen Halbleiterschaltung vorhanden ist
2. Halbleiteranordnung nach Anspruch 1, dadurch
gekennzeichnet, daß das Halbleitersubstrat (11; 31) aus einem-SilichHn-PIättchen «nd die Isolationsschicht (13; 33) sowie die Compoundschicht (15; 43,
44) aus Silirium-Dioxid bestehen.
3. Halbleiteranordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zwischen der Compoundschkht
(15) und der Oberseite des Halbleitersubstrats (11) ein Inselbereich (20) eingeschlossen ist,
der durch selektives Abätzen der Halbleiterschicht (16) hergestellt wird.
A. Halbleiteranordnung nach Anspruch 3, dadurch gekennzeichnet daß der Inselbereich (20) vollständig
von der Compundschicht (15) und einer anderen isolierendem Schicht (22) as. der Oberseite des
Halbleitersubstrats (11) umgeben ist.
5. Halbleiteranordnung nach kiispruch 4, dadurch
gekennzeichnet, daß der Inselbereich einen Source-Bereich
(25), einen Drain-Bereich (26) und einen Kanal-Bereich umfaßt, daß die Halbleiteranordnung
ferner eine Tor-Elektrode (24) umfaßt, die auf dem Kanal-Bereich durch die andere isolierende Schicht
(22) gebildet ist, daß. Source- und Drain-Elektroden
(3, 4f jeweils mit den Source- und Drain-Bereichen
bei Offnungen (27, 28) verbunden sind, die in der
anderen Isolationsschicht (22) vorgesehen sind
6. Halbleitervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der Inselbereich (20)
einen Kollektor-Bereich, einen Basis-Bereich (23) und einen Emitter-Bereich (21) umfaßt, die einen
vertikalen bipolaren Transistor bilden, und daß die Kollektor-, Basis- und Emitter-Bereiche mit einer 5»
Kollektor-Elektrode (T), einer Basis-Elektrode (6) und einer Emitter-Elektrode (5) jeweils Ober
öffnungen verbunden sind, die in der anderen Isolierschicht (22) vorgesehen sind.
7. Halbleiteranordnung nach Anspruch 1, dadurch gekennzeichnet, daß ein Bereich der Halbleiterschicht
zwischen deren Oberseite und der eingebetteten isolierenden Compoundschicht (43,44) in einen
isolierenden Compoundschichtbereich (40, 41) umgewandelt ist, daß ein Halbleiter-Bauelement (46,47) ro
in einen Inselbereich eingebaut ist, der von dem isolierenden Compoundschichtbereich (40, 41) und
der eingebetteten isolierenden Compoundschicht (43, 44) sowie der Oberfläche der Halbleiterschicht
und einer anderen Isolierschicht (37) auf der Oberfläche der Halbleiterschicht umgeben ist.
8. Halbleiteranordnung nach Anspruch 7, dadurch gekennzeichnet, daß ein Bereich der eingebetteten
isolierenden Compoundsphicht (43,44) eine Verbindung
zwischen dem Inselbereich und der zwischen der eingebetteten isolierenden Compoundschicht
(43, 44) und der Unterseite des Halbleitersubstrats (31) angeordneten Halbleiterschicht des Halbleitersubstrats
(31) umfaßt,
9. Verfahren zum Herstellen einer Halbleiteranordnung,
bei dem einem Halbleitersubstrat durch Ionenimplantations-Technik eine Substanz implantiert
wird, die dem Halbleitersubstrat in einer
bestimmten Tiefe von der Oberseite aus im Verlauf
der weiteren Verfahrehsschritte Isolationseigenschaften
verleiht, bei dem das Halbleitersubstrat geglüht wird, wobei sich in dem mit Ionen dieser
Substanz implantierten Bereich eine isolierende Compoundschicht bildet, und bei der eine Schaltung
eines gewünschten Halbleiter-Bauelements gebildet wird, indem die Halbleiterschicht zwischen der
Compoundschicht und der Oberseite des Halbleiter-Substrats
verwendet wird, dadurch gekennzeichnet, daß auf der Unterseite des Halbleitersubstrsts eine
Isolationsschicht gebildet wird mit einer Dicke, die ausreicht, um die beim Herstellen der Compoundschicht
auftretenden Verformungsspannungen auszugleichen, und daß eine auf der Oberseite des
Halbleitersubstrats gebildete weitere Isolationsschicht nach cem Implantationsschritt wieder
entfernt wird.
10. Verfahren nach Anspruch 9, dadurch gekennzeichnet, daß das Halbleitersubstrat aus Silicium und
die Isolationsschicht sowie die eingebettete Compoundschicht jeweils aus Silicium-Dioxid hergestellt
werden.
11. Verfahren nach Anspruch 9 oder 10, dadurch gekennzeichnet, daß eine epitaxial gewachsene
Schicht auf der Oberseite des Halbleitersubstrats gebildet wird, daß zum Herstellen eines Halbleiter-Inselbereichs
selektiv eine Halblejterschicht geätzt wird, die an die epitaxial gewachsene Schicht sowie
an die Oberseite des Halbleitersubstrats und an die eingebettete Compoundschicht grenzt, daß auf dem
exponierten Bereich des Halbleiter-Inselbereichs eine zusätzliche Isolationsschicht gebildet wird, daß
ein polykristallines Siliciumglied hergestellt wird, das als Tor-Elektrode auf der zusätzlichen isolationsschicht
dient, daß in den Halbleiter-Inselbereich eine Verunreinigung implantiert wird, um dadurch
Source- und Drain-Bereiche in dem Halbleiter-Inselbereich
herzustellen, indem man das polykristalline Siliciumglied als Maske verwendet und daß Source-
und Drain*Elektroden jeweils mit den Source- und Drain-Bereichen verbunden werden.
12. Verfahren nach einem der Ansprüche 9 bis 11,
dadurch gekennzeichnet, daß eine dritte Isolationsschicht eines bestimmten Musters auf der zweiten
Isolationsschicht gebildet wird, daß das Halbleitersubstrat wärmebehandelt wird zur Herstellung einer
vierten Isolationsschicht auf der Oberfläche des Haltleitersubstrats, daß eine polykristalline Siliciumschicht
auf der vierten Isolationsschicht niedergeschlagen wird, daß eine fünfte Isolationsschicht auf
der polykristallinen Siliciumschicht niedergeschlagen wird, dnß die polykristalline Siliciumschicht und
die fünfte Isolationsschicht zu einem Muster geätzt werden, in dem die polykristalline Siliciumschicht als
Tor-Elektrode verwendet werden kann, daß eine zweite isolierende Compoundschtcht in einer bestimmten
Tiefe von der Oberfläche des Halbleiter-
Substrats ausgebildet wird, wobei die gefttzte
polykristalline Siliciumschicht und die fünfte isolationsschicht
als Maske dienen, und daß die Source- und Drain^Bereiche in einem Halbleiter'Inselbereich
gebildet werden, der durch die erste und zweite isolierende Compoundschicht abgegrenzt ist
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5626467A (en) * | 1979-08-10 | 1981-03-14 | Toshiba Corp | Semiconductor device and the manufacturing process |
JPS5662369A (en) * | 1979-10-26 | 1981-05-28 | Toshiba Corp | Mos semiconductor device |
JPS56105652A (en) * | 1980-01-28 | 1981-08-22 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
JPS577161A (en) * | 1980-06-16 | 1982-01-14 | Toshiba Corp | Mos semiconductor device |
JPS5739579A (en) * | 1980-08-20 | 1982-03-04 | Toshiba Corp | Mos semiconductor device and manufacture thereof |
JPS5742161A (en) * | 1980-08-28 | 1982-03-09 | Fujitsu Ltd | Semiconductor and production thereof |
JPS5752167A (en) * | 1980-09-16 | 1982-03-27 | Nippon Telegr & Teleph Corp <Ntt> | Insulated gate type field effect transistor and manufacture thereof |
JPS5754370A (en) * | 1980-09-19 | 1982-03-31 | Nippon Telegr & Teleph Corp <Ntt> | Insulating gate type transistor |
GB2085224B (en) * | 1980-10-07 | 1984-08-15 | Itt Ind Ltd | Isolating sc device using oxygen duping |
JPS5854672A (ja) * | 1981-09-28 | 1983-03-31 | Fujitsu Ltd | 半導体装置 |
JPS58176967A (ja) * | 1982-04-12 | 1983-10-17 | Toshiba Corp | 半導体装置の製造方法 |
JPS59170555A (ja) * | 1983-03-15 | 1984-09-26 | Iseki & Co Ltd | 農作業機の動力伝導装置 |
JPS6035955U (ja) * | 1983-08-19 | 1985-03-12 | ヤンマー農機株式会社 | 農機の無段変速装置 |
FR2563377B1 (fr) * | 1984-04-19 | 1987-01-23 | Commissariat Energie Atomique | Procede de fabrication d'une couche isolante enterree dans un substrat semi-conducteur, par implantation ionique |
US4686758A (en) * | 1984-06-27 | 1987-08-18 | Honeywell Inc. | Three-dimensional CMOS using selective epitaxial growth |
JPS61177742A (ja) * | 1985-02-01 | 1986-08-09 | Mitsubishi Electric Corp | 半導体装置 |
FR2581795B1 (fr) * | 1985-05-10 | 1988-06-17 | Golanski Andrzej | Procede de fabrication d'une couche isolante continue enterree dans un substrat semi-conducteur, par implantation ionique |
US4717677A (en) * | 1985-08-19 | 1988-01-05 | Motorola Inc. | Fabricating a semiconductor device with buried oxide |
US4662059A (en) * | 1985-09-19 | 1987-05-05 | Rca Corporation | Method of making stabilized silicon-on-insulator field-effect transistors having 100 oriented side and top surfaces |
US4700454A (en) * | 1985-11-04 | 1987-10-20 | Intel Corporation | Process for forming MOS transistor with buried oxide regions for insulation |
US4683637A (en) * | 1986-02-07 | 1987-08-04 | Motorola, Inc. | Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing |
JPS632350A (ja) * | 1986-06-20 | 1988-01-07 | Fujitsu Ltd | 半導体装置の製造方法 |
US5043778A (en) * | 1986-08-11 | 1991-08-27 | Texas Instruments Incorporated | Oxide-isolated source/drain transistor |
US4862232A (en) * | 1986-09-22 | 1989-08-29 | General Motors Corporation | Transistor structure for high temperature logic circuits with insulation around source and drain regions |
JPS63119218A (ja) * | 1986-11-07 | 1988-05-23 | Canon Inc | 半導体基材とその製造方法 |
JPS63157475A (ja) * | 1986-12-20 | 1988-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
US5115289A (en) * | 1988-11-21 | 1992-05-19 | Hitachi, Ltd. | Semiconductor device and semiconductor memory device |
US5080730A (en) * | 1989-04-24 | 1992-01-14 | Ibis Technology Corporation | Implantation profile control with surface sputtering |
WO1992005580A1 (en) * | 1990-09-14 | 1992-04-02 | Westinghouse Electric Corporation | Monolithic microwave integrated circuit on high resistivity silicon |
US6884701B2 (en) * | 1991-04-27 | 2005-04-26 | Hidemi Takasu | Process for fabricating semiconductor device |
KR960002765B1 (ko) * | 1992-12-22 | 1996-02-26 | 금성일렉트론주식회사 | 절연체 위에 단결정 반도체 제조방법 |
US6228779B1 (en) | 1998-11-06 | 2001-05-08 | Novellus Systems, Inc. | Ultra thin oxynitride and nitride/oxide stacked gate dielectrics fabricated by high pressure technology |
US6383924B1 (en) | 2000-12-13 | 2002-05-07 | Micron Technology, Inc. | Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials |
US7142577B2 (en) | 2001-05-16 | 2006-11-28 | Micron Technology, Inc. | Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon |
US6898362B2 (en) * | 2002-01-17 | 2005-05-24 | Micron Technology Inc. | Three-dimensional photonic crystal waveguide structure and method |
US7041575B2 (en) * | 2003-04-29 | 2006-05-09 | Micron Technology, Inc. | Localized strained semiconductor on insulator |
US6987037B2 (en) * | 2003-05-07 | 2006-01-17 | Micron Technology, Inc. | Strained Si/SiGe structures by ion implantation |
US7501329B2 (en) | 2003-05-21 | 2009-03-10 | Micron Technology, Inc. | Wafer gettering using relaxed silicon germanium epitaxial proximity layers |
US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
US7273788B2 (en) | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
US7008854B2 (en) | 2003-05-21 | 2006-03-07 | Micron Technology, Inc. | Silicon oxycarbide substrates for bonded silicon on insulator |
US6929984B2 (en) | 2003-07-21 | 2005-08-16 | Micron Technology Inc. | Gettering using voids formed by surface transformation |
US7439158B2 (en) | 2003-07-21 | 2008-10-21 | Micron Technology, Inc. | Strained semiconductor by full wafer bonding |
US7153753B2 (en) | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
US7396779B2 (en) * | 2003-09-24 | 2008-07-08 | Micron Technology, Inc. | Electronic apparatus, silicon-on-insulator integrated circuits, and fabrication methods |
KR100604527B1 (ko) * | 2003-12-31 | 2006-07-24 | 동부일렉트로닉스 주식회사 | 바이폴라 트랜지스터 제조방법 |
US7544584B2 (en) | 2006-02-16 | 2009-06-09 | Micron Technology, Inc. | Localized compressive strained semiconductor |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3622382A (en) * | 1969-05-05 | 1971-11-23 | Ibm | Semiconductor isolation structure and method of producing |
US3666548A (en) * | 1970-01-06 | 1972-05-30 | Ibm | Monocrystalline semiconductor body having dielectrically isolated regions and method of forming |
US3840409A (en) * | 1970-03-16 | 1974-10-08 | Ibm | Insulating layer pedestal transistor device and process |
US3707765A (en) * | 1970-11-19 | 1973-01-02 | Motorola Inc | Method of making isolated semiconductor devices |
BE792589A (fr) * | 1971-10-06 | 1973-03-30 | Ibm | Procede d'obtention de structures semiconductrices par implantation d'ions |
US3791024A (en) * | 1971-10-21 | 1974-02-12 | Rca Corp | Fabrication of monolithic integrated circuits |
US3873373A (en) * | 1972-07-06 | 1975-03-25 | Bryan H Hill | Fabrication of a semiconductor device |
US3886587A (en) * | 1973-07-19 | 1975-05-27 | Harris Corp | Isolated photodiode array |
US3855009A (en) * | 1973-09-20 | 1974-12-17 | Texas Instruments Inc | Ion-implantation and conventional epitaxy to produce dielectrically isolated silicon layers |
JPS5068072A (de) * | 1973-10-17 | 1975-06-07 | ||
JPS5329551B2 (de) * | 1974-08-19 | 1978-08-22 | ||
JPS6041458B2 (ja) * | 1975-04-21 | 1985-09-17 | ソニー株式会社 | 半導体装置の製造方法 |
US3976511A (en) * | 1975-06-30 | 1976-08-24 | Ibm Corporation | Method for fabricating integrated circuit structures with full dielectric isolation by ion bombardment |
-
1977
- 1977-11-28 JP JP14159977A patent/JPS5721856B2/ja not_active Expired
-
1978
- 1978-02-22 CA CA297,435A patent/CA1095183A/en not_active Expired
- 1978-02-25 DE DE2808257A patent/DE2808257C3/de not_active Expired
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Also Published As
Publication number | Publication date |
---|---|
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GB1601676A (en) | 1981-11-04 |
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US4241359A (en) | 1980-12-23 |
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FR2410364A1 (fr) | 1979-06-22 |
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NL182999C (nl) | 1988-06-16 |
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