JPS632350A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS632350A JPS632350A JP14585286A JP14585286A JPS632350A JP S632350 A JPS632350 A JP S632350A JP 14585286 A JP14585286 A JP 14585286A JP 14585286 A JP14585286 A JP 14585286A JP S632350 A JPS632350 A JP S632350A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
フローティング状態に分離されたシリコンの素子形成領
域の形成において、 サイモックス（Ｓ ＩＭＯＸ）法による埋込み二酸化シ
リコン層を基板の表面まで延在させるようにすることに
より、 製造の簡素化を図ったものである。
域の形成において、 サイモックス（Ｓ ＩＭＯＸ）法による埋込み二酸化シ
リコン層を基板の表面まで延在させるようにすることに
より、 製造の簡素化を図ったものである。
本発明は、半導体装置の製造方法に係り、特に、フロー
ティング状態に分離されたシリコンの素子形成領域の形
成方法に関す。
ティング状態に分離されたシリコンの素子形成領域の形
成方法に関す。
フローティング状態に分離された素子形成領域に形成さ
れた素子は、他の領域との間の接合容量が無視出来る程
度に小さくなるので、寄生効果の少ない素子となる。
れた素子は、他の領域との間の接合容量が無視出来る程
度に小さくなるので、寄生効果の少ない素子となる。
このため上記素子形成領域は、半導体装置の高性能化に
利用されている。そしてその領域を形成する製造は簡素
化されるのが望まれる。
利用されている。そしてその領域を形成する製造は簡素
化されるのが望まれる。
（従来の技術〕
フローティング状態に分離されたシリコンの素子形成領
域の形成の従来方法は、第５図の工程順側面図（ａ）〜
（ｄ）に示す如くである。
域の形成の従来方法は、第５図の工程順側面図（ａ）〜
（ｄ）に示す如くである。
即ち、先ず〔図＋８）参照〕、シリコン基板１の素子間
分離領域に溝２を形成する。
分離領域に溝２を形成する。
次いで〔図（ｂ）参照〕、熱酸化法により二酸化シリコ
ン層３を形成する。
ン層３を形成する。
次いで〔図（Ｃ）参照〕、二酸化シリコン層３上に堆積
した多結晶シリコン層４を形成する。
した多結晶シリコン層４を形成する。
次いで〔図Ｔｄ＋ｄｌ〕、研摩またはエツチングにより
シリコン基板ｌを背面側（図の上側）から溝２の底位置
まで除去し、シリコン基板１の残り部分で二酸化シリコ
ン層３によりフローティング状態に分離された素子形成
領域５を形成する。その結果、多結晶シリコンＪｉｉ４
が基板本体となる。
シリコン基板ｌを背面側（図の上側）から溝２の底位置
まで除去し、シリコン基板１の残り部分で二酸化シリコ
ン層３によりフローティング状態に分離された素子形成
領域５を形成する。その結果、多結晶シリコンＪｉｉ４
が基板本体となる。
そしてトランジスタなどの回路素子は、この素子形成領
域５に形成される。回路素子がバイポーラトランジスタ
などの如く高ドープの埋込み層が必要な場合には、シリ
コン基板１上に高ドープ層を堆積してから溝２を形成す
る。
域５に形成される。回路素子がバイポーラトランジスタ
などの如く高ドープの埋込み層が必要な場合には、シリ
コン基板１上に高ドープ層を堆積してから溝２を形成す
る。
上述したようにフローティング状態に分離された素子形
成領域を形成する従来の方法は、■ シリコン基板１が
基板本体とならないため工程が複雑になる。
成領域を形成する従来の方法は、■ シリコン基板１が
基板本体とならないため工程が複雑になる。
■ 多結晶シリコンＮ４が基板本体となるためその堆積
を厚くする必要がある。
を厚くする必要がある。
■ シリコン基板１が厚いためその不要部除去に長時間
を要する。
を要する。
と言った製造上の問題を抱えている。
第１図は本発明方法の要旨を示す工程順側面図（ａｌ〜
（Ｃ）である。
（Ｃ）である。
上記問題点は、第１図に示す如く、シリコン基板１１の
素子間分離領域上に注入イオンを阻止するイオン阻止膜
１２を形成する工程（図（ａ）図示）と、該イオン阻止
膜１２をマスクにし該シリコン基板１１に酸素１３をイ
オン注入する工程（図山）図示）と、注入された酸素を
熱処理により反応させて埋込み二酸化シリコン層１５を
形成する工程（図（Ｃ）図示）とを含んで、フローティ
ング状態に分離された素子形成領域を形成する本発明の
製造方法によって解決される。
素子間分離領域上に注入イオンを阻止するイオン阻止膜
１２を形成する工程（図（ａ）図示）と、該イオン阻止
膜１２をマスクにし該シリコン基板１１に酸素１３をイ
オン注入する工程（図山）図示）と、注入された酸素を
熱処理により反応させて埋込み二酸化シリコン層１５を
形成する工程（図（Ｃ）図示）とを含んで、フローティ
ング状態に分離された素子形成領域を形成する本発明の
製造方法によって解決される。
本発明は、シリコン基板に酸素を深くイオン注入し、注
入された酸素を熱処理により反応させて埋込み二酸化シ
リコン層を形成することにより、絶縁物（上記二酸化シ
リコン層）上のシリコン層（Ｓ ＯＩ ： ５ｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）を形成するサイモソ
クス法を応用したものである。
入された酸素を熱処理により反応させて埋込み二酸化シ
リコン層を形成することにより、絶縁物（上記二酸化シ
リコン層）上のシリコン層（Ｓ ＯＩ ： ５ｉｌｉｃ
ｏｎ Ｏｎ Ｉｎ５ｕｌａｔｏｒ）を形成するサイモソ
クス法を応用したものである。
即ち、本発明方法の場合には、第１図（ｂｌにおいて、
酸素１３のイオン注入によりシリコン基板１１内に形成
され第１図（Ｃ１図示の二酸化シリコン層１５となるべ
き酸素注入層１４が、イオン阻止膜１２の存在により、
イオン阻止膜１２の縁部においてシリコン基板１１の表
面まで延在するようになる。それは、酸素注入層１４が
イオン阻止膜１２領域をも含めて横繋がりになるからで
ある。
酸素１３のイオン注入によりシリコン基板１１内に形成
され第１図（Ｃ１図示の二酸化シリコン層１５となるべ
き酸素注入層１４が、イオン阻止膜１２の存在により、
イオン阻止膜１２の縁部においてシリコン基板１１の表
面まで延在するようになる。それは、酸素注入層１４が
イオン阻止膜１２領域をも含めて横繋がりになるからで
ある。
このことから、形成された二酸化シリコン層１５は、縁
の全周がシリコン基板１１の表面に達している碗状ない
し皿状になり、その内側のシリコン領域１６は、二酸化
シリコン層１５によってフローティング状態に分離され
て、所望の素子形成領域に利用出来るものとなる。
の全周がシリコン基板１１の表面に達している碗状ない
し皿状になり、その内側のシリコン領域１６は、二酸化
シリコン層１５によってフローティング状態に分離され
て、所望の素子形成領域に利用出来るものとなる。
従って本発明方法によれば、シリコン基板１１が基板本
体となって過大な不要部が発生せず然も過大な堆積も必
要としないため、製造が従来方法より簡素になる。
体となって過大な不要部が発生せず然も過大な堆積も必
要としないため、製造が従来方法より簡素になる。
以下、本発明方法を用いた半導体装置製造の実施例につ
いて第２図〜第４図を用い説明する。企図を通じ同一符
号は同一機能対象物を示す。
いて第２図〜第４図を用い説明する。企図を通じ同一符
号は同一機能対象物を示す。
第２図は第一の実施例の工程順側面図（ａ）〜（ｄ）、
第３図は第二の実施例の工程順側面図（ａ）〜（ｄ）、
第４図は第三の実施例の工程順側面図（ａｌ〜（Ｃ）、
である。
第３図は第二の実施例の工程順側面図（ａ）〜（ｄ）、
第４図は第三の実施例の工程順側面図（ａｌ〜（Ｃ）、
である。
第２図Ｔａｌ〜（ｄｌに示す第一の実施例の場合の製造
手順は次の如くである。
手順は次の如くである。
即ち、先ず〔図（ａｌ参照〕、公知の方法によりシリコ
ン基板１１上に厚さ約３μｍの二酸化シリコン膜を形成
し、これが素子間分離領域のみを覆うようにパターン化
して二酸化シリコンのイオン阻止膜１２を形成する。こ
の際、イオン阻止膜１２の上面幅を下面幅より約２μｍ
狭くする。
ン基板１１上に厚さ約３μｍの二酸化シリコン膜を形成
し、これが素子間分離領域のみを覆うようにパターン化
して二酸化シリコンのイオン阻止膜１２を形成する。こ
の際、イオン阻止膜１２の上面幅を下面幅より約２μｍ
狭くする。
次いで〔図（ｂ）参照〕、全面に酸素１３をイオン注入
（注入エネルギー約１５０ Ｋ ｅＶ、ドーズ量的２×
１０”／１ＪＡ） Ｌ、熱処理（加熱温度約１２５０℃
、保持時間約１０時間）して埋込み二酸化シリコン層１
５を形成する。二酸化シリコン層１２は、縁がイオン阻
止膜１２の下面縁部に接して碗状（ないし皿状）をなし
、その内側にシリコン領域１６が形成される。
（注入エネルギー約１５０ Ｋ ｅＶ、ドーズ量的２×
１０”／１ＪＡ） Ｌ、熱処理（加熱温度約１２５０℃
、保持時間約１０時間）して埋込み二酸化シリコン層１
５を形成する。二酸化シリコン層１２は、縁がイオン阻
止膜１２の下面縁部に接して碗状（ないし皿状）をなし
、その内側にシリコン領域１６が形成される。
次いで〔図（Ｃ）参照〕、公知の方法によりシリコン領
域１６にアンチモンを拡散（キャリア濃度約２Ｘ ＩＱ
′９／ ｃｎ？） してｎ＋型となし、その上にｎ
−型シリコンをイオン阻止膜１２の高さまで選択エピタ
キシャルにより堆積してシリコン領域１７を形成する。
域１６にアンチモンを拡散（キャリア濃度約２Ｘ ＩＱ
′９／ ｃｎ？） してｎ＋型となし、その上にｎ
−型シリコンをイオン阻止膜１２の高さまで選択エピタ
キシャルにより堆積してシリコン領域１７を形成する。
さすれば、シリコン領域１６と１７とでフローティング
状態に分離された素子形成領域１８となり、シリコン領
域１６がその中の高ドープ埋込み層となる。
状態に分離された素子形成領域１８となり、シリコン領
域１６がその中の高ドープ埋込み層となる。
次いで〔図（ｄ）参照〕、公知の方法により、シリコン
領域１７にｐ型ベース領域２１、ｎ＋型エミッタ領域２
２、ｎ＋型コレクタコンタクト領域２３、ｐ＋型ベース
コンタクト領域２４、絶縁領域２５を形成し、更に、絶
縁層２６、エミッタ／ベース／コレクタ電極２７などを
形成して、他の領域から完全に分離されたバイポーラト
ランジスタを完成する。
領域１７にｐ型ベース領域２１、ｎ＋型エミッタ領域２
２、ｎ＋型コレクタコンタクト領域２３、ｐ＋型ベース
コンタクト領域２４、絶縁領域２５を形成し、更に、絶
縁層２６、エミッタ／ベース／コレクタ電極２７などを
形成して、他の領域から完全に分離されたバイポーラト
ランジスタを完成する。
この半導体装置の製造において形成された素子形成領域
１８は、先に述べた従来方法で形成される素子形成領域
５と同様にフローティング状態に分離されておりながら
、製造方法が従来方法より簡素である。
１８は、先に述べた従来方法で形成される素子形成領域
５と同様にフローティング状態に分離されておりながら
、製造方法が従来方法より簡素である。
第３図（ａ）〜（ｄｌに示す第二の実施例の場合の製造
手順は次の如くである。
手順は次の如くである。
即ち、先ず〔図（８１参照〕、シリコン基板１１上に第
一の実施例と同様であるが厚さを約０．４μｍにしたイ
オン阻止Ｎ１２を形成する。イオン阻止層１２の側面は
、傾斜が第一の実施例の場合と同程度であれば良い。
一の実施例と同様であるが厚さを約０．４μｍにしたイ
オン阻止Ｎ１２を形成する。イオン阻止層１２の側面は
、傾斜が第一の実施例の場合と同程度であれば良い。
次いで〔図（ｂｌ参照〕、第一の実施例と同じ加工条件
で埋込み二酸化シリコン層１５とシリコン領域１６とを
形成する。
で埋込み二酸化シリコン層１５とシリコン領域１６とを
形成する。
次いで〔図（Ｃ１参照〕、燐をイオン注入（ダブルチャ
ージＰ◆２イオン、注入エネルギー約１６０ Ｋ ｅＶ
、ドーズ量的５ ＸＩＯ”／ｃｄ） Ｌ、活性化の熱処
理（加熱温度約１０００℃、保持時間約３０分）をする
。さすれば、シリコン領域１６の二酸化シリコン層１５
に沿った部分にはｎ＋型シリコン１ｆ１９が形成され、
その内側のシリコン領域１６はｎ型領域となる。この第
二の実施例では、シリコン領域１６が素子形成領域１８
となり、ｎ＋型シリコン層１９が高ドープ埋込み層とし
て使用される。
ージＰ◆２イオン、注入エネルギー約１６０ Ｋ ｅＶ
、ドーズ量的５ ＸＩＯ”／ｃｄ） Ｌ、活性化の熱処
理（加熱温度約１０００℃、保持時間約３０分）をする
。さすれば、シリコン領域１６の二酸化シリコン層１５
に沿った部分にはｎ＋型シリコン１ｆ１９が形成され、
その内側のシリコン領域１６はｎ型領域となる。この第
二の実施例では、シリコン領域１６が素子形成領域１８
となり、ｎ＋型シリコン層１９が高ドープ埋込み層とし
て使用される。
次いで〔図（ｄ）参照〕、公知の方法により、シリコン
領域１６にｐ型ベース領域２１、ｎ＋型エミッタ領域２
２、環状のｎ＋型コレクタコンタクト領域２３、環状の
ｐ＋型ベースコンタクト領域２４、環状の絶縁領域２５
を形成し、更に、絶縁層２６、エミッタ／ベース／コレ
クタ電極２７などを形成して、他の領域から完全に分離
されたバイポーラトランジスタを完成する。
領域１６にｐ型ベース領域２１、ｎ＋型エミッタ領域２
２、環状のｎ＋型コレクタコンタクト領域２３、環状の
ｐ＋型ベースコンタクト領域２４、環状の絶縁領域２５
を形成し、更に、絶縁層２６、エミッタ／ベース／コレ
クタ電極２７などを形成して、他の領域から完全に分離
されたバイポーラトランジスタを完成する。
この半導体装置の製造において形成された素子形成領域
１日は、第一の実施例の場合と同様に、製造方法が従来
方法より簡素である。
１日は、第一の実施例の場合と同様に、製造方法が従来
方法より簡素である。
第４図＋８）〜（Ｃ）に示す第三の実施例の場合の製造
手順は次の如くである。
手順は次の如くである。
即ち、先ず〔図（ａ）参照〕、ｎ型シリコン基板１１上
に第二の実施例と同様な厚さ約０．４μｍのイオン阻止
膜１２を形成する。イオン阻止膜１２には幅の広い領域
１２ａを設ける。
に第二の実施例と同様な厚さ約０．４μｍのイオン阻止
膜１２を形成する。イオン阻止膜１２には幅の広い領域
１２ａを設ける。
次いで〔図（ｂ）参照〕、第一の実施例と同じ加工条件
で埋込み二酸化シリコン層１５とシリコン領域１６とを
形成する。シリコン領域１６は、そのまま素子形成領域
１８となる。
で埋込み二酸化シリコン層１５とシリコン領域１６とを
形成する。シリコン領域１６は、そのまま素子形成領域
１８となる。
次いで〔図（Ｃ）参照〕、シリコン領域１６に砒素を拡
散してｐ型にし、更にイオン阻止層１２を除去した後、
公知の方法により、ゲート絶縁膜３１、ゲート電極３２
、ｎ１型ソース／ドレイン領域３３、領域１２ａに位置
させたｎ“型基板コンタクト領域３４、絶縁層３５、ソ
ース／ドレイン電極３６、基板コンタクト領域に繋がる
基板電極３７などを形成して、他の領域から完全に分離
されたＭＯＳトランジスタを完成する。このトランジス
タは、基板電極３７を介して基板１１に電位を与えるこ
とにより、バンクチャネルの発生を完全に抑えることが
出来る。
散してｐ型にし、更にイオン阻止層１２を除去した後、
公知の方法により、ゲート絶縁膜３１、ゲート電極３２
、ｎ１型ソース／ドレイン領域３３、領域１２ａに位置
させたｎ“型基板コンタクト領域３４、絶縁層３５、ソ
ース／ドレイン電極３６、基板コンタクト領域に繋がる
基板電極３７などを形成して、他の領域から完全に分離
されたＭＯＳトランジスタを完成する。このトランジス
タは、基板電極３７を介して基板１１に電位を与えるこ
とにより、バンクチャネルの発生を完全に抑えることが
出来る。
この半導体装置の製造において形成された素子形成領域
１８は、第一および第二の実施例の場合より更に、製造
方法が従来方法より簡素である。
１８は、第一および第二の実施例の場合より更に、製造
方法が従来方法より簡素である。
以上説明したように本発明の構成によれば、半導体装置
の製造におけるフローティング状態に分離されたシリコ
ンの素子形成領域の形成において、最初のシリコン基板
が基板本体となって過大な不要部分が発生せず然も過大
な堆積も必要としないため、製造方法が従来方法より簡
素化される効果がある。
の製造におけるフローティング状態に分離されたシリコ
ンの素子形成領域の形成において、最初のシリコン基板
が基板本体となって過大な不要部分が発生せず然も過大
な堆積も必要としないため、製造方法が従来方法より簡
素化される効果がある。
第１図は本発明方法の要旨を示す工程順側面図（ａｌ〜
（Ｃ１、 第２図は本発明方法を用いた半導体装置製造の第一の実
施例の工程順側面図（ａｌ〜（ｄ）、第３図は本発明方
法を用いた半導体装置製造の第二の実施例の工程順側面
図（ａｌ〜ｆｄ）、第４図は本発明方法を用いた半導体
装置製造の第三の実施例の工程順側面図（ａｌ〜（Ｃ）
、第５図は本発明に係る素子形成領域の形成の従来方法
を示す工程順側面図（ａｌ〜（ｄ）、である。 図において、 １１はシリコン基板、 １２はイオン阻止膜、 １３は酸素、 １４は酸素注入層、 １５は埋込み二酸化シリコン層、 １６．１７はシリコン領域、 １８は素子形成領域、 １９はｎ＋型シリコン層、 である。 革２ 図 ＄４図
（Ｃ１、 第２図は本発明方法を用いた半導体装置製造の第一の実
施例の工程順側面図（ａｌ〜（ｄ）、第３図は本発明方
法を用いた半導体装置製造の第二の実施例の工程順側面
図（ａｌ〜ｆｄ）、第４図は本発明方法を用いた半導体
装置製造の第三の実施例の工程順側面図（ａｌ〜（Ｃ）
、第５図は本発明に係る素子形成領域の形成の従来方法
を示す工程順側面図（ａｌ〜（ｄ）、である。 図において、 １１はシリコン基板、 １２はイオン阻止膜、 １３は酸素、 １４は酸素注入層、 １５は埋込み二酸化シリコン層、 １６．１７はシリコン領域、 １８は素子形成領域、 １９はｎ＋型シリコン層、 である。 革２ 図 ＄４図
Claims (1)
- シリコン基板（１１）の素子間分離領域上に注入イオン
を阻止するイオン阻止膜（１２）を形成する工程と、該
イオン阻止膜（１２）をマスクにし該シリコン基板（１
１）に酸素（１３）をイオン注入する工程と、注入され
た酸素を熱処理により反応させて埋込み二酸化シリコン
層（１５）を形成する工程とを含んで、フローティング
状態に分離された素子形成領域を形成することを特徴と
する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585286A JPS632350A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14585286A JPS632350A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS632350A true JPS632350A (ja) | 1988-01-07 |
Family
ID=15394579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14585286A Pending JPS632350A (ja) | 1986-06-20 | 1986-06-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS632350A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6197656B1 (en) | 1998-03-24 | 2001-03-06 | International Business Machines Corporation | Method of forming planar isolation and substrate contacts in SIMOX-SOI. |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5153488A (ja) * | 1974-11-06 | 1976-05-11 | Hitachi Ltd | Handotaishusekikairoyokibanno seiho |
| JPS5474682A (en) * | 1977-11-28 | 1979-06-14 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor and its manufacture |
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| JPS6092631A (ja) * | 1983-10-27 | 1985-05-24 | Nec Corp | 誘電体分離形半導体集積回路 |
-
1986
- 1986-06-20 JP JP14585286A patent/JPS632350A/ja active Pending
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