DE102015104483B4 - Verfahren zur herstellung einer nanodrahtstruktur - Google Patents

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Abstract

Verfahren, umfassend:Anwenden eines ersten Strukturierungsprozesses auf eine erste Fotolackschicht (1108), wobei die erste Fotolackschicht (1108) über einer Opferschicht (1106) ausgebildet wird und wobei die Opferschicht (1106) über einem Substrat (1102) ausgebildet wird;Ausbilden erster Öffnungen in der Opferschicht (1106) durch einen ersten Ätzprozess;Anwenden eines zweiten Strukturierungsprozesses auf eine zweite Fotolackschicht (1308), wobei die zweite Fotolackschicht (1308) über der Opferschicht (1106) ausgebildet wird;Ausbilden zweiter Öffnungen in der Opferschicht (1106) durch einen zweiten Ätzprozess, wobei die zweiten Öffnungen und die ersten Öffnungen in einer alternierenden Weise angeordnet werden; undAusbilden erster Nanodrähte auf Basis der ersten Öffnungen sowie zweiter Nanodrähte auf Basis der zweiten Öffnungen.

Description

  • ALLGEMEINER STAND DER TECHNIK
  • Die Halbleiterindustrie hat dank kontinuierlicher Verbesserungen in der Integrationsdichte einer Vielfalt elektronischer Komponenten (z.B. Transistoren, Dioden, Widerständen, Kondensatoren usw.) ein schnelles Wachstum erfahren. Größtenteils ergeben sich diese Verbesserungen in der Integrationsdichte aus wiederholten Verringerungen in der minimalen Strukturgröße, die es ermöglichen, mehr Komponenten in einen gegebenen Bereich zu integrieren. Mit der kleineren Strukturabmessung können jedoch die Auflösungsgrenzen der 193-nm-Lithographie erreicht werden. Da die Nachfrage nach noch kleineren elektronischen Bauelementen in letzter Zeit gestiegen ist, ist es erforderlich, eine hohe Auflösung zu erreichen, um feine, hochdichte, hoch aufgelöste Strukturen aufzulösen.
  • Um die lithografischen Grenzen weiter voranzutreiben und immer kleinere Halbleiterbauelemente zu erzeugen, sind Mehrfachstrukturierungstechnologie(MPT)-Techniken in der Entwicklung. In einem Mehrfachstrukturierungsprozess wird ein Layout eines Halbleiterbauelements in mehrere Teilstrukturen zerlegt. Jede Teilstruktur wird auf einer Fotolackschicht definiert. Die Teilstruktur in der strukturierten Fotolackschicht wird auf die darunterliegenden Merkmale des Halbleiterbauelements übertragen.
    Hobbs, R. G. [u.a.]: Semiconductor Nanowire Fabrication by Bottom-Up and Top-Down Paradigms. In: Chemistry of Materials, 21.4.2012, 1975-1991, beschreibt grundsätzlich die Herstellung von vertikalen Nanodrähten aus einem Substrat mit mehreren Schichten unter Verwendung einer Fotolackmaske, die punktförmige oder polygonale Strukturen hat. Weiteren Stand der Technik ist in der US 2003 / 0 087 167 A1 und der US 2010 / 0 102 380 A1 zu finden.
    Die Erfindung sieht Verfahren gemäß den Ansprüchen 1, 12 und 18 vor. Ausgestaltungen sind in den abhängigen Ansprüchen angegeben.
  • Figurenliste
  • Ausbildungen der vorliegenden Offenbarung sind am besten anhand der nachfolgenden ausführlichen Beschreibung zu verstehen, wenn sie mit den beigefügten Figuren gelesen wird. Es wird angemerkt, dass im Einklang mit der üblichen Vorgehensweise in der Industrie die verschiedenen Merkmale nicht maßstabsgetreu gezeichnet sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale aus Gründen der Verständlichkeit der Darlegung beliebig vergrößert oder verkleinert sein.
    • 1 zeigt eine Draufsicht eines Halbleiterbauelements gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung;
    • 2 zeigt eine Querschnittsansicht des in 1 dargestellten Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung;
    • 3 zeigt eine Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist;
    • 4 zeigt eine weitere Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist;
    • 5 zeigt noch eine weitere Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist;
    • 6 zeigt eine Draufsicht eines Halbleiterbauelements mit Transistoren, die gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch zwei Nanodrähte ausgebildet sind;
    • 7 zeigt eine Draufsicht eines weiteren Halbleiterbauelements mit Transistoren, die gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch zwei Nanodrähte ausgebildet sind;
    • 8 zeigt eine Draufsicht eines Halbleiterbauelements mit einem Transistor, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch drei Nanodrähte ausgebildet ist;
    • 9 zeigt eine Draufsicht eines weiteren Halbleiterbauelements mit einem Transistor, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch drei Nanodrähte ausgebildet ist;
    • 10 zeigt eine Draufsicht eines Halbleiterbauelements mit einem Transistor, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch vier Nanodrähte ausgebildet ist;
    • Die 11A-22B zeigen Zwischenschritte zur Herstellung des in 4 dargestellten Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung; und
    • 23 zeigt ein Flussdiagramm eines Verfahrens zum Ausbilden von vier Vertikal-Rundumgate-Transistoren durch einen Vierfachstrukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung.
  • AUSFÜHRLICHE BESCHREIBUNG VERANSCHAULICHENDER AUSFÜHRUNGSFORMEN
  • Die nachfolgende Offenbarung liefert viele unterschiedliche Ausführungsformen oder Beispiele für die Realisierung unterschiedlicher Merkmale der Erfindung. Nachfolgend werden spezielle Beispiele für Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Selbstverständlich sind das nur Beispiele, und sie sind nicht zur Einschränkung vorgesehen. Zum Beispiel kann das Ausbilden eines ersten Merkmals über oder auf einem zweiten Merkmal in der nachfolgenden Beschreibung Ausführungsformen umfassen, bei denen das erste und zweite Merkmal in einem direkten Kontakt ausgebildet werden, und es kann auch Ausführungsformen umfassen, bei denen zwischen dem ersten und zweiten Merkmal zusätzliche Merkmale derart ausgebildet werden können, dass das erste und zweite Merkmal nicht in einem direkten Kontakt stehen können. Außerdem können in der vorliegenden Offenbarung in den verschiedenartigen Beispielen Bezugsziffern und/oder Zeichen wiederholt werden. Diese Wiederholung dient der Vereinfachung und Übersichtlichkeit und gibt von sich aus keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Konfigurationen vor.
  • 1 zeigt eine Draufsicht eines Halbleiterbauelements gemäß verschiedenartigen Ausbildungen der vorliegenden Offenbarung. Das Halbleiterbauelement 100 weist vier Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 auf. Jeder der Vertikal-Rundumgate-Transistoren (z.B. Transistor 110) kann vier Nanodrähte (z.B. die Nanodrähte 112, 114, 116 und 118) aufweisen. Die Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 sind in einer dielektrischen Zwischenlagenschicht 150 ausgebildet, wie in 1 dargestellt ist.
  • Die dielektrische Zwischenlagenschicht 150 kann dotiertes oder nicht dotiertes Siliziumoxid enthalten, obwohl alternativ andere Materialien, wie z.B. mit Siliziumnitrid dotiertes Silikatglas, High-k-Materialien, Kombinationen derselben und/oder dergleichen, verwendet werden können. Die dielektrische Zwischenlagenschicht 150 kann durch geeignete Herstellungsverfahren, wie z.B. Chemische Gasphasenabscheidung (CVD), Sputtern oder beliebige andere Verfahren, ausgebildet werden.
  • Wie in 1 dargestellt ist, weist ein erster Vertikal-Rundumgate-Transistor 110 die Nanodrähte 112, 114, 116 und 118 auf. Ein zweiter Vertikal-Rundumgate-Transistor 120 weist die Nanodrähte 122, 124, 126 und 128 auf. Ein dritter Vertikal-Rundumgate-Transistor 130 weist die Nanodrähte 132, 134, 136 und 138 auf. Ein vierter Vertikal-Rundumgate-Transistor 140 weist die Nanodrähte 142, 144, 146 und 148 auf. Die Struktur der Vertikal nano draht- Rundumgate-Transistoren (z.B. des ersten Vertikal-Rundumgate-Transistors 110) wird nachfolgend mit Bezugnahme auf 2 ausführlicher beschrieben.
  • Obwohl die 1 das Halbleiterbauelement 100 mit sechszehn Nanodrähten zeigt, sollte verständlich sein, dass das Halbleiterbauelement 100 eine beliebige Anzahl von Nanodrähten aufnehmen könnte.
  • Es sollte ferner angemerkt werden, dass die Nanodrähte (z.B. der Nanodraht 112) in der Form im Wesentlichen kreisförmig sind. Es liegt im Umfang der verschiedenartigen Ausführungsformen der vorliegenden Offenbarung, dass die Nanodrähte andere Formen, wie z.B. ovale, quadratische, rechteckige und/oder dergleichen, aufweisen, aber nicht darauf beschränkt sind.
  • 1 zeigt ferner einen Abstand zwischen zwei benachbarten Nanodrähten (z.B. Nanodrähte 112 und 118). Der Abstand wird als P festgelegt, wie in 1 dargestellt ist. In einigen Ausführungsformen ist P kleiner als oder gleich 20 nm. In alternativen Ausführungsformen liegt P in einem Bereich von circa 8 nm bis zu circa 20 nm. Demzufolge können die in 1 dargestellten Nanodrähte nicht unter Verwendung herkömmlicher Strukturierungstechniken, wie z.B. eines einzigen 193-nm-Lithografieprozesses, ausgebildet werden, da der Abstand (kleiner als oder gleich 20 nm) außerhalb der Auflösungsgrenze des 193-nm-Lithografieprozesses liegt, die circa 40 nm ist.
  • In einigen Ausführungsformen werden die in 1 dargestellten Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 durch einen Mehrfachstrukturierungsprozess ausgebildet. Insbesondere wird ein Vierfachstrukturierungsprozess eingesetzt, um die Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 auszubilden. Der Vierfachstrukturierungsprozess kann vier Masken umfassen. Jeder Nanodraht eines Vertikal-Rundumgate-Transistors kann einer Maske entsprechen. Zum Beispiel entspricht der Nanodraht 112 in dem ersten Vertikal-Rundumgate-Transistor 110 einer ersten Maske. Der Nanodraht 114 entspricht einer zweiten Maske. Der Nanodraht 116 entspricht einer dritten Maske. Der Nanodraht 118 entspricht einer vierten Maske.
  • Mit anderen Worten können die in 1 dargestellten Nanodrähte, die als letzte Ziffer eine 2 aufweisen, eine erste lithografische Struktur ausbilden. Die erste lithografische Struktur wird unter Verwendung der ersten Maske gedruckt. Desgleichen können die in 1 dargestellten Nanodrähte, die als letzte Ziffer eine 4 aufweisen, eine zweite lithografische Struktur ausbilden, die unter Verwendung der zweiten Maske gedruckt wird. Die in 1 dargestellten Nanodrähte, die als letzte Ziffer eine 6 aufweisen, können eine dritte lithografisches Struktur ausbilden, die unter Verwendung der dritten Maske gedruckt wird. Die in 1 dargestellten Nanodrähte, die als letzte Ziffer eine 8 aufweisen, können eine vierte lithografische Struktur ausbilden, die unter Verwendung der vierten Maske gedruckt wird. Die detaillierten Herstellungsschritte des Vierfachstrukturierungsprozesses werden nachfolgend mit Bezugnahme auf die 11-22 beschrieben.
  • Ein vorteilhaftes Merkmal der Herstellung der in 1 dargestellten Nanodrähte durch einen Vierfachstrukturierungsprozess besteht darin, dass der Vierfachstrukturierungsprozess hilft, das Problem der Strukturierung bei einem engen Abstand in einem einzigen 193-nm-Lithografieprozess zu lösen. Mit anderen Worten, die in 1 dargestellten Nanodrähte können in vier Strukturen eingeteilt werden. Jede Struktur wird unter Verwendung einer Maske gedruckt. Von daher kann der enge Abstand (kleiner als oder gleich 20 nm), der in 1 dargestellt ist, durch den Vierfachstrukturierungsprozess betriebssicher hergestellt werden.
  • 2 zeigt eine Querschnittsansicht des in 1 dargestellten Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung. Die Querschnittsansicht ist entlang der in 1 dargestellten Linie A-A' genommen. Wie in 2 dargestellt ist, können über einem Substrat 202 vier Nanodrähte 112, 118, 122 und 128 ausgebildet werden. Jeder Nanodraht kann aufweisen: einen ersten Drain-/Source-Bereich (z.B. die ersten Drain-/Source-Bereiche 212, 214, 216 und 218), einen Kanalbereich (z.B. die Kanalbereiche 222, 224, 226 und 228), der über einem entsprechenden ersten Drain-/Source-Bereich ausgebildet ist, einen zweiten Drain-/Source-Bereich (z.B. die zweiten Drain-/Source-Bereiche 232, 234, 236 und 238), der über einem entsprechenden ersten Drain-/Source-Bereich ausgebildet ist, eine Gatedielektrikum-Schicht (z.B. die Gatedielektrikum-Schicht 111), die einen entsprechenden Kanalbereich umhüllt, und eine Gate-Elektrode (z.B. die Gate-Elektrode 113), welche die Gatedielektrikum-Schicht umhüllt.
  • In einigen Ausführungsformen sind die ersten Drain-/Source-Bereiche (z.B. der Bereich 212) ein Source-Bereich. Die zweiten Drain-/Source-Bereiche (z.B. der Bereich 232) sind ein Drain-Bereich. In alternativen Ausführungsformen sind die ersten Drain-/Source-Bereiche die Source-Bereiche. Desgleichen sind die zweiten Drain-/Source-Bereiche die Source-Bereiche.
  • Das Halbleiterbauelement 100 kann ferner eine Source-Platte 210, eine Gate-Platte 220 und eine Drain-Platte 230 aufweisen. Wie in 2 dargestellt ist, sind die Source-Bereiche 212 und 214 an die Source-Platte 210 gekoppelt, über welche die Source-Bereiche 212 und 214 miteinander verbunden und außerdem an einen Source-Kontakt 215 gekoppelt sind. Desgleichen sind die Drain-Bereiche 232 und 234 an die Drain-Platte 230 gekoppelt, über welche die Drain-Bereiche 232 und 234 miteinander verbunden und außerdem an einen Drain-Kontakt 235 gekoppelt sind. Die Gate-Elektroden (z.B. die Gate-Elektrode 113 sind an die Gate-Platte 220 gekoppelt, über welche die Gate-Elektroden miteinander verbunden und außerdem an einen Gate-Kontakt 225 gekoppelt sind.
  • 2 zeigt, dass die Nanodrähte 112, 118, 122 und 128 über dem Substrat 202 ausgebildet sind. Außerdem sind die Nanodrähte 112, 118, 122 und 128 in die dielektrische Zwischenlagenschicht 150 eingebettet. Das Substrat 202 kann aus Silizium ausgebildet sein, obwohl es auch aus anderen Elementen der Gruppe III, Gruppe IV und/oder Gruppe V, wie z.B. Silizium, Germanium, Gallium, Arsen, einer beliebigen Kombination derselben und/oder dergleichen, ausgebildet sein kann. Das Substrat 202 kann Bulk-Silizium, dotiert oder undotiert, oder eine aktive Schicht eines Substrats aus Silizium auf einem Isolator (SOI) aufweisen. Andere Substrate, die verwendet werden können, schließen Mehrschichtsubstrate, Gradientensubstrate oder Hybridorientierungssubstrate ein.
  • Das Gate-Dielektrikum 111 kann ein dielektrisches Material, wie z.B. Siliziumoxid, Siliziumoxinitrid, Siliziumnitrid, ein Oxid, ein stickstoffhaltiges Oxid, eine Kombination derselben oder dergleichen sein. Das Gate-Dielektrikum 111 kann einen Wert der relativen Dielektrizitätskonstanten aufweisen, der größer als circa 4 ist. Andere Beispiele derartiger Materialien schließen Aluminiumoxid, Lanthanoxid, Hafniumoxid, Zirkonoxid, Hafniumoxinitrid oder Kombinationen derselben ein.
  • Die Gate-Elektrode 113 kann ein leitfähiges Material, wie z.B. ein Metall (z.B. Tantal, Titan, Molybdän, Wolfram, Platin, Aluminium, Hafnium, Ruthenium), ein Metallsilizid (z.B. Titansilizid, Kobaltsilizid, Nickelsilizid, Tantalsilizid), ein Metallnitrid (z.B. Titannitrid, Tantalnitrid), dotiertes polykristallines Silizium, andere leitfähige Materialien, Kombinationen derselben oder dergleichen aufweisen. In einer Ausführungsform, in der die Gate-Elektrode 113 Polysilizium ist, können die Gate-Elektroden 113 durch Abscheiden von dotiertem oder undotiertem Polysilizium mittels einer chemischen Dampfphasenabscheidung bei Niederdruck (LPCVD) ausgebildet werden.
  • Die ersten Drain-/Source-Bereiche (z.B. der Drain-/Source-Bereich 212) und die zweiten Drain-/Source-Bereiche (z.B. der Drain-/Source-Bereich 232) können in den Nanodrähten auf gegenüberliegenden Seiten der Kanalbereiche (z.B. des Kanalbereichs 222) ausgebildet werden. In einigen Ausführungsformen, in denen die Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 vom p-Typ sind, können die Drain-/Source-Bereiche (z.B. die Drain-/Source-Bereich 212 und 232) durch Einbringen geeigneter Dotierstoffe vom p-Typ, wie z.B. Bor, Gallium, Indium oder dergleichen, ausgebildet werden. Alternativ können in einigen Ausführungsformen, in denen die Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 vom n-Typ sind, die Drain-/Source-Bereiche (z.B. die Drain-/Source-Bereich 212 und 232) durch Einbringen geeigneter Dotierstoffe vom n-Typ, wie z.B. Phosphor, Arsen und/oder dergleichen, ausgebildet werden.
  • Die Kontakte (z.B. der Source-Kontakt 215) und die Platten (wie z.B. die Source-Platte 210) können über eine geeignete Halbleiterherstellungsprozesse, wie z.B. einen Damascene-Prozess, ausgebildet werden. Während des Damascene-Prozesses können mehrere Öffnungen in die dielektrische Zwischenlagenschicht 150 hinein geätzt werden. Zum Ausfüllen der Öffnungen kann ein geeignetes leitfähiges Material verwendet werden. Das geeignete leitfähige Material kann Wolfram, Kupfer und/oder dergleichen sein.
  • Es sollte angemerkt werden, dass die Kontakte (z.B. der Source-Kontakt 215) und die Platten (z.B. die Source-Platte 210) eine oder mehrere leitfähige Schichten aufweisen können. Zum Beispiel können die Kontakte (z.B. der Source-Kontakt 215) und die Platten (z.B. die Source-Platte 210) Sperrschichten, Haftschichten, mehrere leitfähige Schichten und/oder dergleichen umfassen.
  • Die 3 zeigt eine Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist. Wie in 3 dargestellt ist, sind die Durchmesser der Nanodrähte 112, 118, 122 und 128 entsprechend W1, W2, W3 und W4. Der Abstand zwischen den Nanodrähten 112 und 118 ist als X1 festgelegt. Der Abstand zwischen den Nanodrähten 118 und 122 ist als X2 festgelegt. Der Abstand zwischen den Nanodrähten 122 und 128 ist als X3 festgelegt.
  • Wie oben mit Bezugnahme auf 1 beschrieben ist, werden die Nanodrähte, welche die gleiche Endziffer aufweisen, in dem gleichen Strukturierungsprozess ausgebildet. Zum Beispiel werden die Nanodrähte 112 und 122 unter Verwendung einer ersten Maske in einem ersten Strukturierungsprozess ausgebildet. Die Nanodrähte 118 und 128 werden unter Verwendung einer vierten Maske in einem vierten Strukturierungsprozess ausgebildet. Da die Nanodrähte 112 und 122 unter Verwendung einer gleichen Maske ausgebildet werden, ist W 1 gleich W3. In alternativen Ausführungsformen kann W1 infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, annähernd gleich W3 sein. Die Prozessabweichungen liegen für einen 193-nm-Lithografieprozess in einem Bereich von circa -2 nm bis zu circa 2 nm.
  • Desgleichen ist W2 gleich W4. In alternativen Ausführungsformen kann W2 infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, annähernd gleich W4 sein.
  • Ferner ist X1 gleich X3. In alternativen Ausführungsformen kann X1 infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, annähernd gleich X3 sein.
  • 4 zeigt eine weitere Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist. Der Herstellungsprozess der Nanodrähte 412-418, 422-428, 432-438 und 442-448 ist ähnlich zu den in 1 dargestellten und wird folglich nicht erörtert, um eine Wiederholung zu vermeiden. Das Halbleiterbauelement 400 weist vier Vertikal-Rundumgate-Transistoren 110, 120, 130 und 140 auf. Diese vier Vertikal-Rundumgate-Transistoren sind von der gleichen Struktur. Der Einfachheit halber wird hier nur der erste Vertikal-Rundumgate-Transistor 110 ausführlich beschrieben.
  • Wie in 4 dargestellt ist, können in dem ersten Vertikal-Rundumgate-Transistor 110 vier Nanodrähte 412, 414, 416 und 418 vorhanden sein. Wie oben mit Bezugnahme auf 1 beschrieben wurde, werden diese vier Nanodrähte 412, 414, 416 und 418 unter Verwendung von vier unterschiedlichen lithografischen Strukturen ausgebildet. Der Abstand zwischen den Nanodrähten 412 und 414 wird als A1 festgelegt. Der Abstand zwischen den Nanodrähten 414 und 416 wird als B1 festgelegt. Der Abstand zwischen den Nanodrähten 416 und 418 wird als C1 festgelegt. Der Abstand zwischen den Nanodrähten 418 und 412 wird als D1 festgelegt. Der Winkel zwischen A1 und B1 wird als θ1 festgelegt. Der Winkel zwischen B1 und C1 wird als θ5 festgelegt. Die Definitionen der Abstände und Winkel in den Vertikal-Rundumgate-Transistoren 120, 130 und 140 sind ähnlich zu denen vom Vertikal-Rundumgate-Transistor 110 und werden deshalb hier nicht noch einmal erörtert.
  • In einigen Ausführungsformen können die Abmessungen des Halbleiterbauelements 400 den folgenden Gleichungen genügen: A 1 = A 2 = A 3 = A 4
    Figure DE102015104483B4_0001
     B 1 = B 2 = B 3 = B 4
    Figure DE102015104483B4_0002
     C 1 = C 2 = C 3 = C 4
    Figure DE102015104483B4_0003
     D 1 = D 2 = D 3 = D 4
    Figure DE102015104483B4_0004
     θ 1 = θ 2 = θ 3 = θ 4
    Figure DE102015104483B4_0005
     θ 5 = θ 6 = θ 7 = θ 8
    Figure DE102015104483B4_0006
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. A1) gleich einer anderen Abmessung (z.B. A2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, A1 annähernd gleich A2 sein kann.
  • Wie in 4 dargestellt ist, bilden die Nanodrähte des ersten Vertikal-Rundumgate-Transistors 110 eine erste Struktur aus. Die Nanodrähte des ersten Vertikal-Rundumgate-Transistors 110 können alternativ als eine erste Gruppe von Nanodrähten bezeichnet werden. Es sollte angemerkt werden, dass die vier Nanodrähte der ersten Gruppe einander unmittelbar benachbart sind.
  • Desgleichen bilden die Nanodrähte des zweiten Vertikal-Rundumgate-Transistors 120 eine zweite Struktur aus. Die Nanodrähte des zweiten Vertikal-Rundumgate-Transistors 120 können alternativ als eine zweite Gruppe von Nanodrähten bezeichnet werden. Die Nanodrähte des dritten Vertikal-Rundumgate-Transistors 130 bilden eine zweite Struktur aus. Die Nanodrähte des dritten Vertikal-Rundumgate-Transistors 130 können alternativ als eine dritte Gruppe von Nanodrähten bezeichnet werden. Die Nanodrähte des vierten Vertikal-Rundumgate-Transistors 140 bilden eine vierte Struktur aus. Die Nanodrähte des vierten Vertikal-Rundumgate-Transistors 140 können alternativ als eine vierte Gruppe von Nanodrähten bezeichnet werden. Da die in 4 dargestellten Strukturen die gleichen Abmessungen aufweisen wie die oben mit Bezugnahme auf die Gleichungen (1) - (6) beschriebenen, bilden diese Strukturen eine sich wiederholende Struktur aus, wie in 4 dargestellt ist.
  • Es sollte ferner angemerkt werden, dass die Gleichheitsbeziehung zwischen zwei Abmessungen und zwei Winkeln wegen Fertigungsabweichungen in einem bestimmten Umfang variieren kann. Bei einem 193-nm-Strukturierungsprozess liegt die Abweichung zum Beispiel in einem Bereich von circa -2 nm bis zu circa 2 nm. Die Abweichung im Winkel liegt in einem Bereich von circa -1 Grad bis zu circa 1 Grad.
  • 5 zeigt noch eine weitere Draufsicht, die Details zu den Abmessungen gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung aufweist. Die Transistoren und ihre zugeordneten Nanodrähte, die in 5 dargestellt sind, sind ähnlich zu denen, die in 4 dargestellt sind, außer dass jeder Transistor in 5 eine Rhombusform anstelle einer Quadratform aufweist. Die Abmessungen des Halbleiterbauelements 500 können den folgenden Gleichungen genügen: A 1 = A 2 = A 3 = A 4
    Figure DE102015104483B4_0007
     B 1 = B 2 = B 3 = B 4
    Figure DE102015104483B4_0008
     C 1 = C 2 = C 3 = C 4
    Figure DE102015104483B4_0009
     D 1 = D 2 = D 3 = D 4
    Figure DE102015104483B4_0010
     θ 1 = θ 2 = θ 3 = θ 4
    Figure DE102015104483B4_0011
     θ 5 = θ 6 = θ 7 = θ 8
    Figure DE102015104483B4_0012
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. A1) gleich einer anderen Abmessung (z.B. A2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, A1 annähernd gleich A2 sein kann.
  • 6 zeigt eine Draufsicht eines Halbleiterbauelements, das Transistoren umfasst, die gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch zwei Nanodrähte ausgebildet sind. Wie in 6 dargestellt ist, können drei Vertikal-Rundumgate-Transistoren T1, T2 und T3 vorhanden sein. T1 weist zwei Nanodrähte 612 und 614 auf. T1 weist einen Drain-Kontakt, einen Source-Kontakt und einen Gate-Kontakt auf, wie durch gestrichelte Kreise angezeigt ist. Desgleichen weist T2 zwei Nanodrähte 622 und 624 auf. T3 weist zwei Nanodrähte 632 und 634 auf. In einigen Ausführungsformen werden die Nanodrähte 612, 622 und 632 unter Verwendung einer ersten Maske ausgebildet. Die Nanodrähte 614, 624 und 634 werden unter Verwendung einer zweiten Maske ausgebildet. Mit anderen Worten, die in 6 dargestellten Nanodrähte werden unter Verwendung zweier unterschiedlicher Strukturierungsprozesse ausgebildet.
  • In einigen Ausführungsformen ist der Abstand zwischen den Nanodrähten 612 und 614 als Y1 festgelegt. Der Abstand zwischen den Nanodrähten 622 und 624 ist als Y2 festgelegt. Der Abstand zwischen den Nanodrähten 632 und 634 ist als Y3 festgelegt. Die Abmessungen des Halbleiterbauelements 600 können den folgenden Gleichungen genügen: Y 1 = Y 2 = Y 3
    Figure DE102015104483B4_0013
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. Y1) gleich einer anderen Abmessung (z.B. Y2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, Y1 annähernd gleich Y2 sein kann.
  • 7 zeigt eine Draufsicht eines weiteren Halbleiterbauelements, das Transistoren umfasst, die gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch zwei Nanodrähte ausgebildet sind. Wie in 7 dargestellt ist, können drei Vertikal-Rundumgate-Transistoren T1, T2 und T3 vorhanden sein. T 1 kann zwei Nanodrähte 712 und 714 aufweisen. T2 kann zwei Nanodrähte 722 und 724 aufweisen. T3 kann zwei Nanodrähte 732 und 734 aufweisen. In einigen Ausführungsformen werden die Nanodrähte 712, 722 und 732 unter Verwendung einer ersten Maske ausgebildet. Die Nanodrähte 714, 724 und 734 werden unter Verwendung einer zweiten Maske ausgebildet. Mit anderen Worten, die in 7 dargestellten Nanodrähte werden unter Verwendung zweier unterschiedlicher Strukturierungsprozesse ausgebildet.
  • In einigen Ausführungsformen ist der Abstand zwischen den Nanodrähten 712 und 714 als X1 festgelegt. Der Abstand zwischen den Nanodrähten 722 und 724 ist als X2 festgelegt. Der Abstand zwischen den Nanodrähten 732 und 734 ist als X3 festgelegt. Die Abmessungen des Halbleiterbauelements 700 können den folgenden Gleichungen genügen: X1 = X2 = X3
    Figure DE102015104483B4_0014
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. X1) gleich einer anderen Abmessung (z.B. X2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, X1 annähernd gleich X2 sein kann.
  • 8 zeigt eine Draufsicht eines Halbleiterbauelements, das einen Transistor umfasst, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch drei Nanodrähte ausgebildet ist. Wie in 8 dargestellt ist, können drei Vertikal-Rundumgate-Transistoren T1, T2 und T3 vorhanden sein. T1 kann drei Nanodrähte 812, 814 und 816 aufweisen, die vertikal zueinander ausgerichtet sind. T2 kann drei Nanodrähte 822, 824 und 826 aufweisen, die vertikal zueinander ausgerichtet sind. T3 kann drei Nanodrähte 832, 834 und 836 aufweisen, die vertikal zueinander ausgerichtet sind.
  • In einigen Ausführungsformen werden die Nanodrähte 812, 822 und 832 unter Verwendung einer ersten Maske ausgebildet. Die Nanodrähte 814, 824 und 834 werden unter Verwendung einer zweiten Maske ausgebildet. Die Nanodrähte 816, 826 und 836 werden unter Verwendung einer dritten Maske ausgebildet. Mit anderen Worten, die in 8 dargestellten Nanodrähte werden unter Verwendung eines Dreifachstrukturierungsprozesses ausgebildet.
  • In einigen Ausführungsformen ist der Abstand zwischen den Nanodrähten 812 und 814 als Y1 festgelegt. Der Abstand zwischen den Nanodrähten 822 und 824 ist als Y2 festgelegt. Der Abstand zwischen den Nanodrähten 832 und 834 ist als Y3 festgelegt. Der Abstand zwischen den Nanodrähten 814 und 816 ist als Y4 festgelegt. Der Abstand zwischen den Nanodrähten 824 und 826 ist als Y5 festgelegt. Der Abstand zwischen den Nanodrähten 834 und 836 ist als Y6 festgelegt. Die Abmessungen des Halbleiterbauelements 800 können den folgenden Gleichungen genügen: Y1 = Y2 = Y3
    Figure DE102015104483B4_0015
     Y4 = Y5 = Y6
    Figure DE102015104483B4_0016
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. Y1) gleich einer anderen Abmessung (z.B. Y2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, Y1 annähernd gleich Y2 sein kann.
  • 9 zeigt eine Draufsicht eines weiteren Halbleiterbauelements, das einen Transistor umfasst, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch drei Nanodrähte ausgebildet ist. Die in 9 dargestellten Vertikal-Rundumgate-Transistoren (z.B. T1) und ihre zugeordneten Nanodrähte (z.B. die Nanodrähten 912, 914 und 916) sind ähnlich zu den in 8 dargestellten Vertikal-Rundumgate-Transistoren (z.B. T1) und ihren zugeordneten Nanodrähten (z.B. den Nanodrähten 812, 814 und 816), außer dass die Nanodrähte (z.B. die Nanodrähte 912, 914 und 916) in 9 eine Dreieckform anstelle einer geraden Linie ausbilden. Die Abmessungen des Halbleiterbauelements 900 können den folgenden Gleichungen genügen: A1 = A2 = A 3
    Figure DE102015104483B4_0017
     B1 = B2 = B3
    Figure DE102015104483B4_0018
     θ 1 = θ 2 = θ 3
    Figure DE102015104483B4_0019
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. A1) gleich einer anderen Abmessung (z.B. A2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, A1 annähernd gleich A2 sein kann.
  • 10 zeigt eine Draufsicht eines Halbleiterbauelements, das einen Transistor umfasst, der gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung durch vier Nanodrähte ausgebildet ist. Die in 10 dargestellten Vertikal-Rundumgate-Transistoren (z.B. T1) sind ähnlich zu den in 9 dargestellten Vertikal-Rundumgate-Transistoren (z.B. T1), außer dass die Vertikal-Rundumgate-Transistoren in 10 einen Nanodraht mehr aufweisen können (z.B. den Nanodraht 918).
  • In einigen Ausführungsformen werden die zusätzlichen Nanodrähte 918, 928 und 938 durch eine vierte Maske ausgebildet. Mit anderen Worten, das in 10 dargestellte Halbleiterbauelement 1000 wird unter Verwendung eines Vierfachstrukturierungsprozesses ausgebildet. Außerdem können die vier Nanodrähte in jedem Vertikal-Rundumgate-Transistor (z.B. die Nanodrähte 912, 914, 916 und 918) ein Viereck ausbilden, wie in 10 dargestellt ist. Die Abmessungen des Halbleiterbauelements 1000 können den folgenden Gleichungen genügen: A1 = A2 = A3
    Figure DE102015104483B4_0020
     B1 = B2 = B3
    Figure DE102015104483B4_0021
     C1 = C2 = C 3
    Figure DE102015104483B4_0022
     θ 1 = θ 2 = θ 3
    Figure DE102015104483B4_0023
     θ 4 = θ 5 = θ 6
    Figure DE102015104483B4_0024
  • Obwohl die obigen Gleichungen zeigen, dass eine Abmessung (z.B. A1) gleich einer anderen Abmessung (z.B. A2) ist, sollte angemerkt werden, dass infolge von Prozessabweichungen, die durch eine Vielzahl von Faktoren, wie z.B. Materialeigenschaften und/oder dergleichen, verursacht werden, A1 annähernd gleich A2 sein kann.
  • Die 11-22 zeigen Zwischenschritte zur Herstellung des in 4 dargestellten Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung. 11 zeigt eine Draufsicht und eine perspektivische Ansicht eines Halbleiterbauelements, nachdem ein erster Strukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung auf das Halbleiterbauelement angewendet wurde. Die perspektivische Ansicht zeigt eine dielektrische Schicht 1104, die über einem Substrat 1102 ausgebildet ist. Über der dielektrischen Schicht 1104 ist eine Opferschicht 1106 ausgebildet.
  • In einigen Ausführungsformen kann die dielektrische Schicht 1104 eine Oxidschicht sein. Die Oxidschicht 1104 kann aus Siliziumoxid und/oder anderen Oxiden ausgebildet werden. Die Oxidschicht 1104 kann auch unter Verwendung der CVD, der plasmaverstärkten chemischen Dampfphasenabscheidung (PECVD) und/oder dergleichen ausgebildet werden. Die Opferschicht 1106 kann aus geeigneten Halbleitermaterialien, wie z.B. amorphem Silizium und/oder dergleichen, ausgebildet werden. Die Opferschicht kann auch unter Verwendung geeigneter Abscheidetechniken, wie z.B. PECVD und/oder dergleichen, ausgebildet werden.
  • Über der Opferschicht 1106 wird mittels geeigneter Abscheidetechniken eine Fotolackschicht 1108 abgeschieden. Mit Hinblick auf die Strukturen der Nanodrähte 412, 422, 432 und 442, die in 4 dargestellt sind, werden ausgewählte Bereiche der Fotolackschicht 1108 belichtet. Insbesondere kann die Fotolackschicht 1108 strukturiert werden, indem die Schicht durch eine erste Maske hindurch belichtet wird. Im Ergebnis wird das Fotolackmaterial in den Öffnungen 1112, 1114, 1116 und 1118, die in der Draufsicht dargestellt sind, entfernt, und oben auf der Opferschicht 1106 wird eine Vielzahl von Öffnungen (z.B. die Öffnungen 1112-1118) ausgebildet. Das Ausbilden der Öffnungen, wie z.B. der Öffnung 1112 in der Fotolackschicht 1108, schließt lithografische Arbeitsvorgänge ein, die gut bekannt sind und deshalb hier nicht ausführlicher dargestellt werden.
  • 12 zeigt eine Draufsicht und eine perspektivische Ansicht des in 11 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein Ätzprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Ein Ätzprozess kann auf die freiliegenden Teile der Opferschicht 1106 angewendet werden, um die Öffnungen 1212, 1214, 1216 und 1218 in der Opferschicht 1106 auszubilden. Die verbleibende Fotolackschicht, die in 11 dargestellt ist, kann unter Verwendung geeigneter Fotolack-Ablösetechniken, wie z.B. Reinigung mittels chemischem Lösungsmittel, Plasmaveraschen, Trockenablösung und/oder dergleichen, entfernt werden. Die Fotolack-Ablösetechniken sind gut bekannt und werden deshalb hier nicht ausführlicher erörtert, um eine Wiederholung zu vermeiden.
  • 13 zeigt eine Draufsicht und eine perspektivische Ansicht des in 12 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein zweiter Strukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Über der Opferschicht 1106 wird eine Fotolackschicht 1308 ausgebildet. Die Ausbildung der Fotolackschicht 1308 ist zu der in 11 dargestellten Ausbildung der Fotolackschicht 1108 ähnlich und wird deshalb hier nicht erörtert, um eine Wiederholung zu vermeiden.
  • Auf der Fotolackschicht 1308 wird ein zweiter Strukturierungsprozess ausgeführt, um die Öffnungen 1312, 1314, 1316 und 1318 auszubilden, wie in 13 dargestellt ist. Der zweite Strukturierungsprozess ist ähnlich zum ersten Strukturierungsprozess, der oben mit Bezugnahme auf 11 beschrieben wurde, außer dass die Struktur in der y-Richtung versetzt ist, wie in der perspektivischen Ansicht des Halbleiterbauelements dargestellt ist.
  • 14 zeigt eine Draufsicht und eine perspektivische Ansicht des in 13 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein Ätzprozess und ein Fotolack-Entfernungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurden. Ein Ätzprozess kann auf die freiliegenden Teile der Opferschicht 1106 angewendet werden, um die Öffnungen 1222, 1224, 1226 und 1228 in der Opferschicht 1106 auszubilden. Wie in der Draufsicht von 14 dargestellt ist, sind die Öffnungen (z.B. 1222 und 1228), die durch den zweiten Strukturierungsprozess ausgebildet wurden, und die Öffnungen (z.B. 1212 und 1218), die durch den ersten Strukturierungsprozess ausgebildet wurden, in einer alternierenden Weise angeordnet.
  • Die verbleibende Fotolackschicht, die in 13 dargestellt ist, kann unter Verwendung geeigneter Fotolack-Ablösetechniken, wie z.B. Reinigung mittels chemischem Lösungsmittel, Plasmaveraschen, Trockenablösung und/oder dergleichen, entfernt werden.
  • 15 zeigt eine Draufsicht und eine perspektivische Ansicht des in 14 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein dritter Strukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Über der Opferschicht 1106 wird eine Fotolackschicht 1508 ausgebildet. Die Ausbildung der Fotolackschicht 1508 ist zu der in 11 dargestellten Ausbildung der Fotolackschicht 1108 ähnlich und wird deshalb hier nicht erörtert, um eine Wiederholung zu vermeiden.
  • Auf der Fotolackschicht 1508 wird ein dritter Strukturierungsprozess ausgeführt, um die Öffnungen 1512, 1514, 1516 und 1518 auszubilden. Der dritte Strukturierungsprozess ist ähnlich zum ersten Strukturierungsprozess, der oben mit Bezugnahme auf 11 beschrieben wurde, außer dass die Struktur in der x-Richtung versetzt ist, wie in der perspektivischen Ansicht des Halbleiterbauelements dargestellt ist.
  • 16 zeigt eine Draufsicht und eine perspektivische Ansicht des in 15 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein Ätzprozess und ein Fotolack-Entfernungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurden. Ein Ätzprozess kann auf die freiliegenden Teile der Opferschicht 1106 angewendet werden, um die Öffnungen 1232, 1234, 1236 und 1238 in der Opferschicht 1106 auszubilden. Wie in der Draufsicht von 16 dargestellt ist, sind die Öffnungen (z.B. 1236 und 1238), die durch den dritten Strukturierungsprozess ausgebildet wurden, und die Öffnungen (z.B. 1226 und 1228), die durch den zweiten Strukturierungsprozess ausgebildet wurden, in einer alternierenden Weise angeordnet.
  • Die verbleibende Fotolackschicht, die in 15 dargestellt ist, kann unter Verwendung geeigneter Fotolack-Ablösetechniken, wie z.B. Reinigung mittels chemischem Lösungsmittel, Plasmaveraschen, Trockenablösung und/oder dergleichen, entfernt werden.
  • 17 zeigt eine Draufsicht und eine perspektivische Ansicht des in 16 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein vierter Strukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Über der Opferschicht 1106 wird eine Fotolackschicht 1708 ausgebildet. Die Ausbildung der Fotolackschicht 1708 ist zu der in 11 dargestellten Ausbildung der Fotolackschicht 1108 ähnlich und wird deshalb hier nicht erörtert, um eine Wiederholung zu vermeiden.
  • Auf der Fotolackschicht 1708 wird ein vierter Strukturierungsprozess ausgeführt, um die Öffnungen 1712, 1714, 1716 und 1718 auszubilden. Der vierte Strukturierungsprozess ist ähnlich zum ersten Strukturierungsprozess, der oben mit Bezugnahme auf 11 beschrieben wurde, außer dass die Struktur in der y-Richtung versetzt ist, wie in der perspektivischen Ansicht des Halbleiterbauelements dargestellt ist.
  • 18 zeigt eine Draufsicht und eine perspektivische Ansicht des in 17 dargestellten Halbleiterbauelements, nachdem auf das Halbleiterbauelement ein Ätzprozess und ein Fotolack-Entfernungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurden. Ein Ätzprozess kann auf die freiliegenden Teile der Opferschicht 1106 angewendet werden, um die Öffnungen 1242, 1244, 1246 und 1248 in der Opferschicht 1106 auszubilden. Wie in der Draufsicht von 18 dargestellt ist, sind die Öffnungen (z.B. 1244 und 1246), die durch den vierten Strukturierungsprozess ausgebildet wurden, und die Öffnungen (z.B. 1234 und 1236), die durch den dritten Strukturierungsprozess ausgebildet wurden, in einer alternierenden Weise angeordnet.
  • Die verbleibende Fotolackschicht, die in 17 dargestellt ist, kann unter Verwendung geeigneter Fotolack-Ablösetechniken, wie z.B. Reinigung mittels chemischem Lösungsmittel, Plasmaveraschen, Trockenablösung und/oder dergleichen, entfernt werden.
  • 19 zeigt eine Draufsicht und eine perspektivische Ansicht des in 18 dargestellten Halbleiterbauelements, nachdem eine dielektrische Schicht über dem Halbleiterbauelement gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung ausgebildet wurde. Wie in 19 dargestellt ist, sind die sechzehn Öffnungen mit dem dielektrischen Material ausgefüllt. Die dielektrische Schicht 1902 kann aus geeigneten dielektrischen Materialien, wie z.B. aus hochdichtem Plasma (HDP)-Siliziumnitrid (SiN) und/oder dergleichen, ausgebildet werden. Die dielektrische Schicht 1902 kann durch geeignete Abscheidungstechniken, wie z.B. CVD oder dergleichen, ausgebildet werden.
  • 20 zeigt eine Draufsicht und eine perspektivische Ansicht des in 19 dargestellten Halbleiterbauelements, nachdem ein chemisch-mechanischer Polier(CMP)-Prozess auf das Halbleiterbauelement gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Auf die Deckfläche des Halbleiterbauelements kann ein Planarisierungsprozess, wie z.B. ein CMP-Prozess, angewendet werden. In dem CMP-Prozess wird eine Kombination von Ätzmaterialien und Abreibmaterialien in einen Kontakt mit der Deckfläche des Halbleiterbauelements gebracht, und ein (nicht dargestelltes) Schleifkissen wird verwendet, um die HDP-SiN-Schicht wegzuschleifen, bis die Opferschicht 1106 und die Öffnungen freigelegt sind.
  • 21 zeigt eine Draufsicht und eine perspektivische Ansicht des in 20 dargestellten Halbleiterbauelements, nachdem ein Ätzprozess auf die Opferschicht des Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Die in 20 dargestellte Opferschicht 1106 kann unter Verwendung eines geeigneten Ätzprozesses, wie z.B. Nassätzen, Trockenätzen und/oder dergleichen, entfernt werden. Die Arbeitsgänge entweder des Trockenätzprozesses oder des Nassätzprozesses sind im Detail vom Stand der Technik her gut bekannt und werden deshalb hier nicht erörtert, um eine Wiederholung zu vermeiden.
  • 22 zeigt eine Draufsicht und eine perspektivische Ansicht des in 21 dargestellten Halbleiterbauelements, nachdem ein Ätzprozess auf die Oxidschicht und das Substrat des Halbleiterbauelements gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung angewendet wurde. Die in 21 dargestellte Oxidschicht 1104 kann unter Verwendung eines geeigneten Ätzprozesses, wie z.B. Nassätzen, Trockenätzen und/oder dergleichen, entfernt werden.
  • Durch Wegätzen des oberen Teils des Substrats 1102 können über dem Substrat 1102 mehrere Nanodrähte ausgebildet werden. Wie in 22 dargestellt ist, weist jeder Nanodraht eine Siliziumanteil 2202, einen Oxidanteil 2204 und einen Siliziumnitridanteil 2206 auf.
  • 23 zeigt ein Flussdiagramm eines Verfahrens zum Ausbilden von vier Vertikal-Rundumgate-Transistoren durch einen Vierfachstrukturierungsprozess gemäß verschiedenartigen Ausführungsformen der vorliegenden Offenbarung. Das Flussdiagramm ist lediglich ein Beispiel, das den Umfang der Ansprüche nicht unzulässig einschränken sollte. Eine Person mit den üblichen Fachkenntnissen würde viele Varianten, Alternativen und Abänderungen erkennen. Zum Beispiel kann manch ein Schritt gemäß der Darstellung in 23 hinzugefügt, herausgenommen, ersetzt, umgeordnet und wiederholt werden.
  • Im Schritt 2302 wird ein erster Strukturierungsprozess auf ein Halbleiterbauelement angewendet. Das Halbleiterbauelement weist ein Substrat, eine über dem Substrat ausgebildete Oxidschicht und eine Opferschicht auf, die über der Oxidschicht ausgebildet wurde. Ausgewählte Bereiche einer ersten Fotolackschicht, die über der Opferschicht ausgebildet wurde, werden belichtet. Im Ergebnis werden in der ersten Fotolackschicht vier Öffnungen ausgebildet.
  • Im Schritt 2304 kann ein erster Ätzprozess auf die freiliegenden Teile der Opferschicht angewendet werden, um vier Öffnungen in der Opferschicht auszubilden. Die verbleibende Fotolackschicht kann unter Verwendung geeigneter Fotolack-Ablösetechniken entfernt werden.
  • Im Schritt 2306 wird ein zweiter Strukturierungsprozess auf das Halbleiterbauelement angewendet. Ausgewählte Bereiche einer zweiten Fotolackschicht, die über der Opferschicht ausgebildet wurde, werden belichtet. Im Ergebnis werden in der ersten Fotolackschicht vier Öffnungen ausgebildet. Die Öffnungen, die im Schritt 2306 ausgebildet wurden, sind gegen die Öffnungen, die im Schritt 2302 ausgebildet wurden, in einer y-Richtung versetzt.
  • Im Schritt 2308 kann ein zweiter Ätzprozess auf die freiliegenden Teile der Opferschicht angewendet werden, um die Öffnungen in der Opferschicht auszubilden. Die verbleibende Fotolackschicht kann unter Verwendung geeigneter Fotolack-Ablösetechniken entfernt werden. Die Öffnungen, die durch den zweiten Strukturierungsprozess ausgebildet wurden, und die Öffnungen, die durch den ersten Strukturierungsprozess ausgebildet wurden, sind in einer alternierenden Weise angeordnet.
  • Im Schritt 2312 wird ein dritter Strukturierungsprozess auf ein Halbleiterbauelement angewendet. Ausgewählte Bereiche einer dritten Fotolackschicht, die über der Opferschicht ausgebildet wurde, werden belichtet. Im Ergebnis werden in der dritten Fotolackschicht vier Öffnungen ausgebildet. Die Öffnungen, die im Schritt 2312 ausgebildet wurden, sind gegen die Öffnungen, die im Schritt 2306 ausgebildet wurden, in einer x-Richtung versetzt.
  • Im Schritt 2314 kann ein dritter Ätzprozess auf die freiliegenden Teile der Opferschicht angewendet werden, um vier Öffnungen in der Opferschicht auszubilden. Die verbleibende Fotolackschicht kann unter Verwendung geeigneter Fotolack-Ablösetechniken entfernt werden. Die Öffnungen, die durch den dritten Strukturierungsprozess ausgebildet wurden, und die Öffnungen, die durch den zweiten Strukturierungsprozess ausgebildet wurden, sind in einer alternierenden Weise angeordnet.
  • Im Schritt 2316 wird ein vierter Strukturierungsprozess auf das Halbleiterbauelement angewendet. Ausgewählte Bereiche einer vierten Fotolackschicht, die über der Opferschicht ausgebildet wurde, werden belichtet. Im Ergebnis werden in der vierten Fotolackschicht vier Öffnungen ausgebildet. Die Öffnungen, die im Schritt 2316 ausgebildet wurden, sind gegen die Öffnungen, die im Schritt 2312 ausgebildet wurden, in der y-Richtung versetzt.
  • Im Schritt 2318 kann ein vierter Ätzprozess auf die freiliegenden Teile der Opferschicht angewendet werden, um vier Öffnungen in der Opferschicht auszubilden. Die verbleibende Fotolackschicht kann unter Verwendung geeigneter Fotolack-Ablösetechniken entfernt werden. Die Öffnungen, die durch den vierten Strukturierungsprozess ausgebildet wurden, und die Öffnungen, die durch den dritten Strukturierungsprozess ausgebildet wurden, sind in einer alternierenden Weise angeordnet.
  • Im Schritt 2322 kann eine dielektrische Schicht über dem Halbleiterbauelement ausgebildet werden. Die dielektrische Schicht kann aus geeigneten dielektrischen Materialien, wie z.B. hochdichtem Plasma (HDP)-Siliziumnitrid (SiN) und/oder dergleichen, ausgebildet werden. Die dielektrische Schicht kann durch geeignete Abscheidetechniken, wie z.B. CVD und/oder dergleichen ausgebildet werden.
  • Im Schritt 2324 wird ein CMP-Prozess auf das Halbleiterbauelement angewendet. Der CMP-Prozess wird verwendet, um die dielektrische Schicht wegzuschleifen, bis die Opferschicht und die Öffnungen freigelegt sind.
  • Im Schritt 2326 wird ein fünfter Ätzprozess auf die Opferschicht des Halbleiterbauelements angewendet, um die Opferschicht zu entfernen. Der fünfte Ätzprozess kann ein geeigneter Ätzprozess, wie z.B. Nassätzen, Trockenätzen und/oder dergleichen, sein.
  • Im Schritt 2328 wird ein sechster Ätzprozess auf die Oxidschicht und das Substrat des Halbleiterbauelements angewendet. Die Oxidschicht und ein oberer Teil des Substrats können unter Verwendung eines geeigneten Ätzprozesses, wie z.B. Nassätzen, Trockenätzen und/oder dergleichen, entfernt werden.

Claims (18)

  1. Verfahren, umfassend: Anwenden eines ersten Strukturierungsprozesses auf eine erste Fotolackschicht (1108), wobei die erste Fotolackschicht (1108) über einer Opferschicht (1106) ausgebildet wird und wobei die Opferschicht (1106) über einem Substrat (1102) ausgebildet wird; Ausbilden erster Öffnungen in der Opferschicht (1106) durch einen ersten Ätzprozess; Anwenden eines zweiten Strukturierungsprozesses auf eine zweite Fotolackschicht (1308), wobei die zweite Fotolackschicht (1308) über der Opferschicht (1106) ausgebildet wird; Ausbilden zweiter Öffnungen in der Opferschicht (1106) durch einen zweiten Ätzprozess, wobei die zweiten Öffnungen und die ersten Öffnungen in einer alternierenden Weise angeordnet werden; und Ausbilden erster Nanodrähte auf Basis der ersten Öffnungen sowie zweiter Nanodrähte auf Basis der zweiten Öffnungen.
  2. Verfahren nach Anspruch 1, ferner umfassend: Entfernen eines verbleibenden Teils der ersten Fotolackschicht (1108) nach dem Schritt zum Ausbilden der ersten Öffnungen in der Opferschicht (1106) durch den ersten Ätzprozess.
  3. Verfahren nach Anspruch 1 oder Anspruch 2, ferner umfassend: Abscheiden eines dielektrischen Materials (1902) über dem Substrat (1102) vor dem Ausbilden der ersten Nanodrähte auf Basis der ersten Öffnungen sowie der zweiten Nanodrähte auf Basis der zweiten Öffnungen, wobei die ersten Öffnungen und die zweiten Öffnungen mit dem dielektrischen Material (1902) gefüllt werden.
  4. Verfahren nach Anspruch 3, wobei das Ausbilden der ersten Nanodrähte und der zweiten Nanodrähte das Entfernen der Opferschicht (1106) umfasst.
  5. Verfahren nach Anspruch 4, wobei zwischen der Opferschicht (1106) und dem Substrat (1102) eine Oxidschicht (1104) ausgebildet wird und wobei das Ausbilden der ersten Nanodrähte und der zweiten Nanodrähte das Entfernen der Oxidschicht (1104) umfasst.
  6. Verfahren nach Anspruch 4 oder 5, wobei das Ausbilden der ersten Nanodrähte und der zweiten Nanodrähte nach dem Entfernen der Opferschicht (1106) das Entfernen eines oberen Teils des Substrats (1102) umfasst.
  7. Verfahren nach einem der vorangehenden Ansprüche, wobei die ersten und zweiten Öffnungen mit Abstand zueinander ausgebildet werden.
  8. Verfahren nach einem der vorhergehenden Ansprüche, wobei: der erste Strukturierungsprozess ein 193-nm-Lithografieprozess ist; und der zweite Strukturierungsprozess der 193-nm-Lithografieprozess ist.
  9. Verfahren nach einem der vorhergehenden Ansprüche, ferner umfassend: Anwenden eines dritten Strukturierungsprozesses auf eine dritte Fotolackschicht, wobei die dritte Fotolackschicht (1508) über der Opferschicht (1106) ausgebildet ist und wobei die Opferschicht (1106) über einem Substrat (1102) ausgebildet ist; Ausbilden dritter Öffnungen in der Opferschicht (1106) durch einen dritten Ätzprozess, wobei die dritten Öffnungen und die zweiten Öffnungen in einer alternierenden Weise angeordnet werden; Anwenden eines vierten Strukturierungsprozesses auf eine vierte Fotolackschicht, wobei die vierte Fotolackschicht (1708) über der Opferschicht (1106) ausgebildet ist, Ausbilden vierter Öffnungen in der Opferschicht (1106) durch einen vierten Ätzprozess, wobei die vierten Öffnungen und die dritten Öffnungen in einer alternierenden Weise angeordnet werden; und Ausbilden erster Nanodrähte auf Basis der dritten Öffnungen sowie vierter Nanodrähte auf Basis der vierten Öffnungen.
  10. Verfahren nach Anspruch 9, wobei: der dritte Strukturierungsprozess ein 193-nm-Lithografieprozess ist; und der vierte Strukturierungsprozess der 193-nm-Lithografieprozess ist.
  11. Verfahren nach Anspruch 9 oder 10, wobei: die ersten Nanodrähte, die zweiten Nanodrähte, die dritten Nanodrähte und die vierten Nanodrähte eine sich wiederholende Struktur ausbilden.
  12. Verfahren, umfassend: Abscheiden einer ersten Fotolackschicht (1108) über einer Opferschicht (1106), wobei die Opferschicht (1106) über einem Substrat (1102) ausgebildet ist; Anwenden eines ersten 193-nm-Lithografieprozesses auf die erste Fotolackschicht; Ausbilden erster Öffnungen in der Opferschicht (1106) durch einen ersten Ätzprozess; Abscheiden einer zweiten Fotolackschicht (1308) über der Opferschicht (1106) ; Anwenden eines zweiten 193-nm-Lithografieprozesses auf die zweite Fotolackschicht; Ausbilden zweiter Öffnungen in der Opferschicht (1106) durch einen zweiten Ätzprozess, wobei die zweiten Öffnungen und die ersten Öffnungen in einer alternierenden Weise angeordnet werden; und Ausbilden erster Nanodrähte auf Basis der ersten Öffnungen sowie zweiter Nanodrähte auf Basis der zweiten Öffnungen.
  13. Verfahren nach Anspruch 12, ferner umfassend: Abscheiden einer dritten Fotolackschicht (1508) über der Opferschicht (1106) ; Anwenden eines dritten 193-nm-Lithografieprozesses auf die dritte Fotolackschicht; Ausbilden dritter Öffnungen in der Opferschicht (1106) durch einen dritten Ätzprozess, wobei die dritten Öffnungen und die zweiten Öffnungen in einer alternierenden Weise angeordnet werden; Abscheiden einer vierten Fotolackschicht (1708) über der Opferschicht (1106) ; Anwenden eines vierten 193-nm-Lithografieprozesses auf die vierte Fotolackschicht; Ausbilden vierter Öffnungen in der Opferschicht (1106) durch einen vierten Ätzprozess, wobei die vierten Öffnungen und die dritten Öffnungen in einer alternierenden Weise angeordnet werden; und Ausbilden dritter Nanodrähte auf Basis der dritten Öffnungen sowie vierter Nanodrähte auf Basis der vierten Öffnungen.
  14. Verfahren nach Anspruch 12 oder 13, ferner umfassend: Ausbilden eines ersten Transistors, der einen ersten Nanodraht, einen zweiten Nanodraht, einen dritten Nanodraht und einen vierten Nanodraht aufweist, wobei der erste Transistor eine erste Struktur hat.
  15. Verfahren nach Anspruch 14, ferner umfassend: Ausbilden eines zweiten Transistors, der einen ersten Nanodraht, einen zweiten Nanodraht, einen dritten Nanodraht und einen vierten Nanodraht aufweist, wobei der zweite Transistor eine zweite Struktur hat.
  16. Verfahren nach Anspruch 15, wobei: die erste Struktur und die zweite Struktur eine sich wiederholende Struktur ausbilden.
  17. Verfahren nach einem der Ansprüche 12 bis 16, ferner umfassend: Entfernen der ersten Fotolackschicht (1108) nach dem Schritt zum Ausbilden der ersten Öffnungen in der Opferschicht (1106) durch den ersten Ätzprozess; und Entfernen der zweiten Fotolackschicht (1308) nach dem Schritt zum Ausbilden der zweiten Öffnungen in der Opferschicht (1106) durch den zweiten Ätzprozess.
  18. Verfahren, umfassend: Ausbilden einer ersten dielektrischen Schicht (1104) auf einem Substrat (1102); Ausbilden einer Opferschicht (1106) auf der ersten dielektrischen Schicht; Ausbilden einer ersten Fotoresistschicht (1008) über der Opferschicht (1106) ; Anwenden eines ersten Strukturierungsprozesses auf die erste Fotoresistschicht, um eine erste Gruppe von Öffnungen auszubilden; Ausbilden einer zweiten Fotoresistschicht (1308) über der Opferschicht (1106) ; Anwenden eines zweiten Strukturierungsprozesses auf die zweite Fotoresistschicht, um eine zweite Gruppe von Öffnungen auszubilden; Ausbilden einer dritten Fotoresistschicht (1508) über der Opferschicht (1106) ; Anwenden eines dritten Strukturierungsprozesses auf die dritte Fotoresistschicht, um eine dritte Gruppe von Öffnungen auszubilden; und Ausbilden einer vierten Fotoresistschicht (1708) über der Opferschicht (1106) ; Anwenden eines vierten Strukturierungsprozesses auf die vierte Fotoresistschicht, um eine vierte Gruppe von Öffnungen auszubilden; wobei die die Öffnungen der ersten, der zweiten, der dritten und der vierten Gruppe ein sich wiederholendes Muster bilden.
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