CN105321991A - 纳米线结构及其制造方法 - Google Patents

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Abstract

本发明的实施例提供了一种器件，器件包括具有第一图案的第一组纳米线、具有第二图案的第二组纳米线、具有第三图案的第三组纳米线和具有第四图案的第四组纳米线，其中，第一图案、第二图案、第三图案和第四图案形成重复图案。本发明还涉及纳米线结构及其制造方法。

Description

纳米线结构及其制造方法
技术领域
本发明涉及纳米线结构及其制造方法。
背景技术
由于各种电子组件(例如，晶体管、二极管、电阻器、电容器等)的集成度不断提高，半导体产业已经经历了快速的发展。在大多数情况下，这种集成度的提高源自最小部件尺寸的重复减小，这使得更多的组件集成在给定的区域内。然而，更小的部件尺寸可能达到193nm光刻的分辨率限制。随着近来对甚至更小电子器件的需求的增长，需要实现高分辨率以解决精细、高密度，高分辨率图案。
为了推动光刻限制进步并且为了创建甚至更小的半导体器件，正在开发多重图案化技术(MPT)技术。在多重图案化工艺中，半导体器件的布局分解成多个子图案。每个子图案限定在光刻胶层上。将图案化的光刻胶层中的子图案转印到下面的半导体器件的部件。
发明内容
为了解决现有技术中的问题，根据本发明的一些实施例，提供了一种方法，包括：对第一光刻胶层应用第一图案化工艺，其中，在牺牲层上方形成所述第一光刻胶层，并且其中，在衬底上方形成所述牺牲层；通过第一蚀刻工艺在所述牺牲层中形成第一开口；对第二光刻胶层应用第二图案化工艺，其中，在所述牺牲层上方形成所述第二光刻胶层；通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
根据本发明的另一些实施例，提供了一种器件，包括：多条纳米线，形成在衬底上方，其中，两条相邻的纳米线之间的间距小于或等于20nm；第一组纳米线，包括形成第一图案的四条纳米线；第二组纳米线，包括形成第二图案的四条纳米线；第三组纳米线，包括形成第三图案的四条纳米线；以及第四组纳米线，包括形成第四图案的四条纳米线，并且其中，所述第一图案、所述第二图案、所述第三图案和所述第四图案形成重复图案。
根据本发明的又一些实施例，提供了一种方法，包括：在牺牲层上方沉积第一光刻胶层，其中，所述牺牲层形成在所述衬底上方；对所述第一光刻胶层应用第一193nm光刻工艺；通过第一蚀刻工艺在所述牺牲层中形成第一开口；在所述牺牲层上方沉积第二光刻胶层；对所述第二光刻胶层应用第二193nm光刻工艺；通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的各个方面的半导体器件的顶视图；
图2示出了根据本发明的各个实施例的图1中示出的半导体器件的截面图；
图3示出了根据本发明的各个实施例的包括尺寸细节的顶视图；
图4示出了根据本发明的各个实施例的包括尺寸细节的另一顶视图；
图5示出了根据本发明的各个实施例的包括尺寸细节的又另一顶视图；
图6示出了根据本发明的各个实施例的包括通过两条纳米线形成的晶体管的半导体器件的顶视图；
图7示出了根据本发明的各个实施例的包括通过两条纳米线形成的晶体管的另一半导体器件的顶视图；
图8示出了根据本发明的各个实施例的包括通过三条纳米线形成的晶体管的半导体器件的顶视图；
图9示出了根据本发明的各个实施例的包括通过三条纳米线形成的晶体管的另一半导体器件的顶视图；
图10示出了根据本发明的各个实施例的包括通过四条纳米线形成的晶体管的半导体器件的顶视图；
图11A至图22B示出了根据本发明的各个实施例的制造图4中示出的半导体器件的中间步骤；以及
图23示出了根据本发明的各个实施例的用于通过四重图案化工艺形成四个垂直全环栅晶体管的方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1示出了根据本发明的各个方面的半导体器件的顶视图。半导体器件100包括四个垂直全环栅晶体管110、120、130和140。每个垂直全环栅晶体管(例如，晶体管110)可以包括四条纳米线(例如，纳米线112、114、116和118)。如图1所示，在层间介电层150中形成垂直全环栅晶体管110、120、130和140。
层间介电层150可以包括掺杂或未掺杂的氧化硅，但是可以可选地利用诸如氮化硅掺杂的硅酸盐玻璃、高k材料、这些的组合等的其他材料。可以通过诸如化学汽相沉积(CVD)、溅射或任何其他方法的合适的制造技术形成层间介电层150。
如图1所示，第一垂直全环栅晶体管110包括纳米线112、114、116和118。第二垂直全环栅晶体管120包括纳米线122、124、126和128。第三垂直全环栅晶体管130包括纳米线132、134、136和138。第四垂直全环栅晶体管140包括纳米线142、144、146和148。将在下文中结合图2进一步详细地描述垂直纳米线全环栅晶体管(例如，第一垂直全环栅晶体管110)的结构。
应该认识到，虽然图1示出了半导体器件100具有十六条纳米线，但是半导体器件100可以容纳任意数量的纳米线。
还应该注意到，纳米线(例如，纳米线112)具有基本上圆形形状。对于包括其他形状(诸如但不限于椭圆形、正方形、矩形等)的纳米线也包括在本发明的各个实施例的范围内。
图1进一步示出了两条邻近的纳米线(例如，纳米线112和118)之间的间距。如图1所示，将间距限定为P。在一些实施例中，P小于或等于20nm。在可选实施例中，P是在从约8nm至约20nm的范围内。因为间距(小于或等于20nm)超出了单个193nm光刻工艺的分辨率限制(其为约40nm)，因此不能通过使用诸如193nm光刻工艺的传统的图形化技术来形成图1中示出的纳米线。
在一些实施例中，通过多重图案化工艺形成图1中所示的垂直全环栅晶体管110、120、130和140。更具体地，采用四重图案化工艺以形成垂直全环栅晶体管110、120、130和140。四重图案化工艺可以包括四个掩模。垂直全环栅晶体管的每条纳米线可以对应于一个掩模。例如，在第一垂直全环栅晶体管110中，纳米线112对应于第一掩模。纳米线114对应于第二掩模。纳米线116对应于第三掩模。纳米线118对应于第四掩模。
换句话说，在图1中示出的具有最后以2结尾的数字的纳米线可以形成第一光刻图案。使用第一掩模印刷第一光刻图案。同样，在图1中示出的具有最后以4结尾的数字的纳米线可以形成第二光刻图案，使用第二掩模印刷第二光刻图案。在图1中示出的具有最后以6结尾的数字的纳米线可以形成第三光刻图案，使用第三掩模印刷第三光刻图案。在图1中示出的具有最后以8结尾的数字的纳米线可以形成第四光刻图案，使用第四掩模印刷第四光刻图案。将在下文中结合图11至图22来描述四重图案化工艺的详细的制造步骤。
通过四重图案化工艺形成图1所示的纳米线的一个有利特征是四重图案化工艺帮助解决单个193nm光刻工艺的窄间距图案化问题。换句话说，如图1所示的纳米线可以被分成四个图案。使用掩模印刷每个图案。因此，通过四重图案化工艺制造的图1中示出的窄间距(小于或等于20nm)可以缓解。
图2示出了根据本发明的各个实施例的图1中示出的半导体器件的截面图。沿着图1中示出的线A-A’截取该截面图。如图2所示，在衬底202上方可以形成有四条纳米线112、118、122和128。每条纳米线可以包括第一漏极/源极区(例如，第一漏极/源极区212、214、216和218)、形成在相应的第一源极/漏极区上方的沟道区(例如，沟道区222、224、226和228)、形成在相应的沟道区上方的第二漏极/源极区(例如，第二漏极/源极区232、234、236和238)、环绕相应的沟道区的栅极介电层(例如，栅极介电层111)和环绕相应的栅极介电层的栅电极(例如，栅电极113)。
在一些实施例中，第一漏极/源极区(例如，区域212)是源极区。第二漏极/源极区(例如，区域232)是漏极区。在可选实施例中，第一源极/漏极区是漏极区。同样，第二漏极/源极区是源极区。
半导体器件100还包括源极焊盘210、栅极焊盘220和漏极焊盘230。如图2所示，源极区212和214连接至源极焊盘210，源极区212和214通过源极焊盘210连接在一起并且进一步连接至源极接触件215。同样，漏极区232和234连接至漏极焊盘230，漏极区232和234通过漏极焊盘230连接在一起并且进一步连接至漏极接触件235。栅电极(例如，栅电极113)连接至栅极焊盘220，栅电极通过栅极焊盘220连接在一起并且进一步连接至栅极接触件225。
图2示出了在衬底202上方形成纳米线112、118、122和128。此外，纳米线112、118、122和128嵌入在层间介电层150中。衬底202可以由硅形成，但是其也可以由诸如硅、锗、镓、砷、它们的任何组合等的其他III族、IV族和/或V族元素形成。衬底202可以包括掺杂或未掺杂的块状硅或绝缘体上硅(SOI)衬底的有源层。可以使用的其他衬底包括多层衬底、梯度衬底或混合取向衬底。
栅极电介质111可以是介电材料，诸如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、它们的组合等。栅极电介质111可以具有大于约4的相对介电常数值。这种材料的其他实例包括氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪或它们的组合。
栅电极113可以包括导电材料，诸如金属(例如，钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如，硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如，氮化钛、氮化钽)、掺杂的多晶硅、其他导电材料、它们的组合等。在栅电极113是多晶硅的实施例中，可以通过低压化学汽相沉积(LPCVD)沉积掺杂或未掺杂的多晶硅来形成栅电极113。
可以在沟道区(例如，沟道区222)的相对两侧上的纳米线中形成第一漏极/源极区(例如，源极/漏极区212)和第二漏极/源极区(例如，源极/漏极区232)。在其中垂直全环栅晶体管110、120、130和140为p型的一些实施例中，可以通过注入诸如硼、镓、铟等的合适的p型掺杂剂来形成漏极/源极区(例如，源极/漏极区212和232)。可选地，在其中垂直全环栅晶体管110、120、130和140为n型的一些实施例中，可以通过注入诸如磷、砷等的合适的n型掺杂剂来形成漏极/源极区(例如，源极/漏极区212和232)。
可以通过诸如镶嵌工艺的合适的半导体制造工艺来形成接触件(例如，源极接触件215)和焊盘(例如，源极焊盘210)。在镶嵌工艺期间，可以在层间介电层150内蚀刻多个开口。合适的导电材料可以用于填充开口。合适的导电材料可以是钨、铜等。
应该指出的是，接触件(例如，源极接触件215)和焊盘(例如，源极焊盘210)可以包括一个或多个导电层。例如，接触件(例如，源极接触件215)和焊盘(例如，源极焊盘210)可以包括阻挡层、粘合层、多个导电层等。
图3示出了根据本发明的各个实施例的包括尺寸细节的顶视图。如图3所示，纳米线112、118、122和128的直径分别为W1、W2、W3和W4。将纳米线112和118之间的距离限定为X1。将纳米线118和122之间的距离限定为X2。将纳米线122和128之间的距离限定为X3。
如结合图1的以上描述，末位数字相同的纳米线在相同的图案化工艺中形成。例如，通过在第一图案化工艺中使用第一掩模形成纳米线112和122。通过在第四图案化工艺中使用第四掩模形成纳米线118和128。由于纳米线112和122都是由同一掩模形成的，因此W1等于W3。在可选实施例中，由于由诸如材料的性能等的多种因素造成的工艺变化，W1可以大约等于W3。对于193nm光刻工艺，工艺变化在从约-2nm到约2nm的范围内。
同样，W2等于W4。在可选实施例中，由于由诸如材料的性能等的多种因素造成的工艺变化，W2大约等于W4。
此外，X1等于X3。在可选实施例中，由于由诸如材料的性能等的多种因素造成的工艺变化，因此X1大约等于X3。
图4示出了根据本发明的各个实施例的包括尺寸细节的另一顶视图。纳米线412-418、422-428、432-438和442-448的制造工艺类似于图1所示的那些工艺，并且因此不再次论述以避免重复。半导体器件400包括四个垂直全环栅晶体管110、120、130和140。这四个垂直全环栅晶体管具有相同的结构。为简单起见，在本文中仅详细描述第一垂直全环栅晶体管110。
如图4所示，在第一垂直全环栅晶体管110中可以存在四条纳米线412、414、416和418。如结合图1的以上描述，通过使用四种不同的光刻图案形成这四条纳米线412、414、416和418。将纳米线412和414之间的距离限定为A1。将纳米线414和416之间的距离限定为B1。将纳米线416和418之间的距离限定为C1。将纳米线418和412之间的距离限定为D1。将A1和B1之间的角限定为θ1。将B1和C1之间的角限定为θ5。在垂直全环栅晶体管120、130和140中的距离和角的限定类似于垂直全环栅晶体管110的那些距离和角的限定，并且因此本文中不再论述。
在一些实施例中，半导体器件400的尺寸可以满足以下等式：
A1＝A2＝A3＝A4(1)
B1＝B2＝B3＝B4(2)
C1＝C2＝C3＝C4(3)
D1＝D2＝D3＝D4(4)
θ1＝θ2＝θ3＝θ4(5)
θ5＝θ6＝θ7＝θ8(6)
应该注意，虽然以上等式示出了一个尺寸(例如，A1)等于另一个尺寸(例如，A2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此A1可以近似等于A2。
如图4所示，第一垂直全环栅晶体管110的纳米线形成第一图案。第一垂直全环栅晶体管110的纳米线可以可选地称为第一组纳米线。应当注意的是，第一组的四条纳米线是直接彼此相邻的。
同样，第二垂直全环栅晶体管120的纳米线形成第二图案。第二垂直全环栅晶体管120的纳米线可以可选地称为第二组纳米线。第三垂直全环栅晶体管130的纳米线形成第三图案。第三垂直全环栅晶体管130的纳米线可以可选地称为第三组纳米线。第四垂直全环栅晶体管140的纳米线形成第四图案。第四垂直全环栅晶体管140的纳米线可以可选地称为第四组纳米线。由于在图4中示出的图案具有与以上结合等式(1)-(6)所描述的相同的尺寸，因此这些图案形成如图4所示的重复的图案。
应进一步注意，由于制造差异，两个尺寸和两个角度之间的相等关系可以在某些程度有所不同。例如，在193nm图案化工艺下，尺寸的变化在从约-2nm到约2nm的范围内。角度变化在从约-1度到1度的范围内。
图5示出了根据本发明的各个实施例的包括尺寸细节的又另一顶视图。除了图5中的每个晶体管是金刚石形状而非方形形状，在图5中示出的晶体管及其相关的纳米线类似于在图4中示出的那些。半导体器件500的尺寸可以满足如下等式：
A1＝A2＝A3＝A4(7)
B1＝B2＝B3＝B4(8)
C1＝C2＝C3＝C4(9)
D1＝D2＝D3＝D4(10)
θ1＝θ2＝θ3＝θ4(11)
θ5＝θ6＝θ7＝θ8(12)
应该注意，虽然以上等式示出了一个尺寸(例如，A1)等于另一个尺寸(例如，A2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此A1可以近似等于A2。
图6示出了根据本发明的各个实施例的包括通过两条纳米线形成的晶体管的半导体器件的顶视图。如图6所示，可以存在三个垂直全环栅晶体管T1、T2和T3。T1包括两条纳米线612和614。T1包括如虚线圆圈表示的漏极接触件、源极接触件和栅极接触件。同样地，T2包括两条622和624纳米线。T3包括两条纳米线632和634。在一些实施例中，通过使用第一掩模形成纳米线612、622和632。通过使用第二掩模形成纳米线614、624和634。换句话说，通过使用两个不同的图案化工艺形成如图6所示的纳米线。
在一些实施例中，将纳米线612和614之间的距离限定为Y1。将纳米线622和624之间的距离限定为Y2。将纳米线632和634之间的距离限定为Y3。半导体器件600的尺寸可以满足如下等式：
Y1＝Y2＝Y3(13)
应该注意，虽然以上等式示出了一个尺寸(例如，Y1)等于另一个尺寸(例如，Y2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此Y1可以近似等于Y2。
图7示出了根据本发明的各个实施例的包括通过两条纳米线形成的晶体管的另一半导体器件的顶视图。如图7所示，可以存在三个垂直全环栅晶体管T1、T2和T3。T1可以包括两条纳米线712和714。T2可以包括两条纳米线722和724。T3可以包括两条纳米线732和734。在一些实施例中，通过使用第一掩模形成纳米线712、722和732。通过使用第二掩模形成纳米线714、724和734。换句话说，通过使用两个不同的图案化工艺形成如图7所示的纳米线。
在一些实施例中，将纳米线712和714之间的距离限定为X1。将纳米线722和724之间的距离限定为X2。将纳米线732和734之间的距离限定为X3。半导体器件700的尺寸可以满足如下等式：
X1＝X2＝X3(14)
应该注意，虽然以上等式示出了一个尺寸(例如，X1)等于另一个尺寸(例如，X2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此X1可以近似等于X2。
图8示出了根据本发明的各个实施例的包括通过三条纳米线形成的晶体管的半导体器件的顶视图。如图8所示，可以存在三个垂直全环栅晶体管T1、T2和T3。T1可以包括彼此垂直对准的三条纳米线812、814和816。T2可以包括彼此垂直对准的三条纳米线822、824和826。T3可以包括彼此垂直对准的三条纳米线832、834和836。
在一些实施例中，通过使用第一掩模形成纳米线812，822和832。通过使用第二掩模形成纳米线814、824和834。通过使用第三掩模形成纳米线816、826和836。换句话说，通过使用三重图案化工艺形成如图8所示的纳米线。
在一些实施例中，将纳米线812和814之间的距离限定为Y1。将纳米线822和824之间的距离限定为Y2。将纳米线832和834之间的距离限定为Y3。将纳米线814和816之间的距离限定为Y4。将纳米线824和826之间的距离限定为Y5。将纳米线834和836之间的距离限定为Y6。半导体器件800的尺寸可以满足如下等式：
Y1＝Y2＝Y3(15)
Y4＝Y5＝Y6(16)
应该注意，虽然以上等式示出了一个尺寸(例如，Y1)等于另一个尺寸(例如，Y2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此Y1可以近似等于Y2。
图9示出了根据本发明的各个实施例的包括通过三条纳米线形成的晶体管的另一半导体器件的顶视图。除了图9中示出的纳米线(例如，纳米线912、914、916)形成三角形形状而不是直线，图9中示出的垂直全环栅晶体管(例如，T1)和其相关的纳米线(例如，纳米线912、914、916)类似于在图8中示出的垂直全环栅晶体管(例如，T1)和其相关的纳米线(例如，纳米线812、814、816)。该半导体器件900的尺寸可满足如下等式：
A1＝A2＝A3(17)
B1＝B2＝B3(18)
θ1＝θ2＝θ3(19)
应该注意，虽然以上等式示出了一个尺寸(例如，A1)等于另一个尺寸(例如，A2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此A1可以近似等于A2。
图10示出了根据本发明的各个实施例的包括通过四条纳米线形成的晶体管的半导体器件的顶视图。除了图10中示出的垂直全环栅晶体管可以包括一个以上的纳米线(例如，纳米线918)，图10中示出的垂直全环栅晶体管(例如，T1)类似于在图9中示出的垂直全环栅晶体管(例如，T1)。
在一些实施例中，通过第四掩模形成额外的纳米线918、928和938。换句话说，通过使用四重图案化工艺形成图10所示的半导体器件1000。此外，每个垂直全环栅晶体管中的四条纳米线(例如，纳米线912、914、916和918)可以形成如图10所示的四边形。
半导体器件1000的尺寸可满足如下等式：
A1＝A2＝A3(20)
B1＝B2＝B3(21)
C1＝C2＝C3(22)
θ1＝θ2＝θ3(23)
θ4＝θ5＝θ6(24)
应该注意，虽然以上等式示出了一个尺寸(例如，A1)等于另一个尺寸(例如，A2)，但是由于通过诸如材料性能等的各种因素引起的工艺变化，因此A1可以近似等于A2。
图11至图22示出了根据本发明的各个实施例的制造图4中示出的半导体器件的中间步骤。图11示出了根据本发明的各个实施例的在对半导体器件应用第一图案化工艺之后的半导体器件的顶视图和透视图。透视图示出了介电层1104形成在衬底1102上方。牺牲层1106形成在介电层1104上方。
在一些实施例中，介电层1104可以是氧化物层。氧化物层1104可以由氧化硅和/或其他氧化物形成。也可以使用CVD、等离子体增强化学汽相沉积(PECVD)等形成氧化物层1104。牺牲层1106可以由诸如非晶硅等的合适的半导体材料形成。牺牲层也可以通过诸如PECVD等的合适的沉积技术形成。
通过合适的沉积技术在牺牲层1106上方形成光刻胶层1108。考虑到如图4中示出的纳米线412、422、432和442的图案，将光刻胶层1108的选择性区域暴露于光。更具体地，可以穿过第一掩模将该层暴露于光来图案化光刻胶层1108。结果，去除顶视图中示出的开口1112、1114、1116和1118中的光刻胶材料并且在牺牲层1106的顶部上形成各个开口(例如，开口1112-1118)。诸如光刻胶层1108中的开口1112的开口的形成涉及众所周知的光刻操作，并且因此本文中不再进一步详细讨论。
图12示出了根据本发明的各个实施例的在对半导体器件应用蚀刻工艺之后的图11中示出的半导体器件的顶视图和透视图。可以对牺牲层1106的暴露部分应用蚀刻工艺以在牺牲层1106中形成开口1212、1214、1216和1218。可以通过使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的光刻胶剥离技术来去除如图11所示的剩余的光刻胶层。光刻胶剥离技术是众所周知的，并且因此本文不再进一步详细讨论以避免重复。
图13示出了根据本发明的各个实施例的对半导体器件应用第二图案化工艺之后的图12中所示的半导体器件的顶视图和透视图。在牺牲层1106上方形成光刻胶层1308。光刻胶层1308的形成类似于图11所示的光刻胶1108层的形成，并且因此本文中不再论述以避免重复。
如图13所示，对光刻胶层1308实施第二图案化工艺以形成开口1312、1314、1316和1318。第二图案化工艺类似于上述结合图11的第一图案化工艺，除了如半导体器件的透视图中所示图案在y方向上偏移。
图14示出了根据本发明的各个实施例的在对半导体器件应用蚀刻工艺和光刻胶去除工艺之后的图13中所示的半导体器件的顶视图和透视图。可以对牺牲层1106的暴露部分应用蚀刻工艺以在牺牲层1106中形成开口1222、1224、1226和1228。如图14中的顶视图所示，通过第二图案化工艺形成的开口(例如，1222和1228)和通过第一图案化工艺形成的开口(例如，1212和1218)以交替的方式布置。
可以通过使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的光刻胶剥离技术去除如图13所示的剩余的光刻胶层。
图15示出了根据本发明的各个实施例的对半导体器件应用第三图案化工艺之后的图14中所示的半导体器件的顶视图和透视图。在牺牲层1106上方形成光刻胶层1508。光刻胶层1508的形成类似于图11所示的光刻胶1108层的形成，并且因此本文中不再论述以避免重复。
对光刻胶层1508实施第三图案化工艺以形成开口1512、1514、1516和1518。第三图案化工艺类似于上述结合图11描述的第一图案化工艺，除了如半导体器件的透视图中所示图案在x方向上偏移。
图16示出了根据本发明的各个实施例的在对半导体器件应用蚀刻工艺和光刻胶去除工艺之后的图15中所示的半导体器件的顶视图和透视图。可以对牺牲层1106的暴露部分应用蚀刻工艺以在牺牲层1106中形成开口1232、1234、1236和1238。如图16中的顶视图所示，通过第三图案化工艺形成的开口(例如，1236和1238)和通过第二图案化工艺形成的开口(例如，1226和1228)以交替的方式布置。
可以通过使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的光刻胶剥离技术去除如图15所示的剩余的光刻胶层。
图17示出了根据本发明的各个实施例的对半导体器件应用第四图案化工艺之后的图16中所示的半导体器件的顶视图和透视图。在牺牲层1106上方形成光刻胶层1708。光刻胶层1708的形成类似于图11所示的光刻胶1108层的形成，并且因此本文中不再论述以避免重复。
对光刻胶层1708实施第四图案化工艺以形成开口1712、1714、1716和1718。第四图案化工艺类似于上述结合图11的第一图案化工艺，除了如半导体器件的透视图中所示图案在y方向上偏移。
图18示出了根据本发明的各个实施例的在对半导体器件应用蚀刻工艺和光刻胶去除工艺之后的图17中所示的半导体器件的顶视图和透视图。可以对牺牲层1106的暴露部分应用蚀刻工艺以在牺牲层1106中形成开口1242、1244、1246和1248。如图18中的顶视图所示，通过第四图案化工艺形成的开口(例如，1244和1246)和通过第三图案化工艺形成的开口(例如，1234和1236)以交替的方式布置。
可以通过使用诸如化学溶剂清洗、等离子体灰化、干剥离等的合适的光刻胶剥离技术去除如图17所示的剩余的光刻胶层。
图19示出了根据本发明的各个实施例的在半导体器件上方形成介电层之后的图18所示的半导体器件的顶视图和透视图。如图19所示，用介电材料填充十六个开口。介电层1902可以由诸如高密度等离子体(HDP)氮化硅(SiN)等的合适的介电材料形成。可以通过诸如CVD等的合适的沉积技术形成介电层1902。
图20示出了根据本发明的各个实施例的在对半导体器件应用化学机械抛光(CMP)工艺之后的图19中所示的半导体器件的顶视图和透视图。可以对半导体器件的顶面应用诸如CMP工艺的平坦化工艺。在CMP工艺中，蚀刻材料和研磨材料的组合与半导体器件的顶侧接触以及研磨垫(未示出)用于将HDPSiN层研磨掉直到暴露牺牲层1106和开口。
图21示出了根据本发明的各个实施例的在对半导体器件的牺牲层应用蚀刻工艺之后的图20中所示的半导体器件的顶视图和透视图。可以通过使用诸如湿蚀刻、干蚀刻等的合适的蚀刻工艺去除图20中所示的牺牲层1106。无论是干蚀刻工艺或者湿蚀刻工艺的详细操作都是本领域已知的，并且因此本文中不再论述以避免重复。
图22示出了根据本发明的各个实施例的对半导体器件的氧化物层和衬底应用蚀刻工艺之后的图21中所示的半导体器件的顶视图和透视图。可以通过使用诸如湿蚀刻、干蚀刻等的合适的蚀刻工艺去除图21中所示的氧化物层1104。
通过蚀刻掉衬底1102的上部在衬底1102上方形成多条纳米线。如图22所示，每条纳米线包括硅部分2202、氧化物部分2204和氮化硅部分2206。
图23示出了根据本发明的各个实施例的用于通过四重图案化工艺形成四个垂直全环栅晶体管的方法的流程图。流程图仅仅是实例，它不应该不适当地限制权利要求的范围。本领域普通技术人员会认识到许多变化，替代和修改。例如，可以添加、去除、替换、重排和重复图23所示的各个步骤。
在步骤2302中，对半导体器件应用第一图案化工艺。该半导体器件包括衬底、形成在衬底上方的氧化物层和形成在氧化物层上方的牺牲层。将形成在牺牲层上方的第一光刻胶层的选择性区域暴露于光。结果，在第一光刻胶层中形成四个开口。
在步骤2304中，可以对牺牲层的暴露部分应用第一蚀刻工艺以在牺牲层中形成四个开口。可以通过使用合适的光刻胶剥离技术去除剩余的光刻胶层。
在步骤2306中，对半导体器件应用第二图案化工艺。将形成在牺牲层上方的第二光刻胶层的选择性区域暴露于光。结果，在第二光刻胶层中形成四个开口。在步骤2306中形成的开口在y方向上与在步骤2302中形成的开口偏移。
在步骤2308中，可以对牺牲层的暴露部分应用第二蚀刻工艺以在牺牲层中形成开口。可以通过使用合适的光刻胶剥离技术去除剩余的光刻胶层。通过第二图案化工艺形成的开口和通过第一图案化工艺形成的开口以交替的方式布置。
在步骤2312中，对半导体器件应用第三图案化工艺。将形成在牺牲层上方的第三光刻胶层的选择性区域暴露于光。结果，在第三光刻胶层中形成四个开口。在步骤2312中形成的开口在x方向上与在步骤2306中形成开口偏移。
在步骤2314中，可以对牺牲层的暴露部分应用第三蚀刻工艺以在牺牲层中形成四个开口。可以通过使用合适的光刻胶剥离技术去除剩余的光刻胶层。通过第三图案化工艺形成的开口和通过第二图案化工艺形成的开口以交替的方式布置。
在步骤2316中，对半导体器件应用第四图案化工艺。将形成在牺牲层上方的第四光刻胶层的选择性区域暴露于光。结果，在第四光刻胶层中形成四个开口。在步骤2316中形成的开口在y方向与在步骤2312中形成开口偏移。
在步骤2318中，可以对牺牲层的暴露部分应用第四蚀刻工艺以在牺牲层中形成四个开口。可以通过使用合适的光刻胶剥离技术去除剩余的光刻胶层。通过第四图案化工艺形成的开口和通过第三图案化工艺形成的开口以交替的方式布置。
在步骤2322中，可以在半导体器件上方形成介电层。介电层可以由诸如高密度等离子体(HDP)氮化硅(SiN)等的合适的介电材料形成。可以通过诸如CVD等的合适的沉积技术形成介电层。
在步骤2324中，对半导体器件应用CMP工艺。CMP工艺用于将介电层研磨掉直到暴露牺牲层和开口。
在步骤2326中，对半导体器件的牺牲层应用第五蚀刻工艺以去除牺牲层。第五蚀刻工艺可以是诸如湿蚀刻、干蚀刻等的合适的蚀刻工艺。
在步骤2328中，对半导体器件的氧化物层和衬底应用蚀刻工艺。可以通过使用诸如湿蚀刻、干蚀刻等的合适的蚀刻工艺去除氧化物层和衬底的上部。
根据一个实施例，一种方法包括：对第一光刻胶层应用第一图案化工艺，其中，在牺牲层上方形成第一光刻胶层，并且其中，在衬底上方形成牺牲层；通过第一蚀刻工艺在牺牲层中形成第一开口；对第二光刻胶层应用第二图案化工艺，其中，在牺牲层上方形成第二光刻胶层；通过第二蚀刻工艺在牺牲层中形成第二开口，其中，第二开口和第一开口以交替方式布置；以及基于第一开口形成第一纳米线和基于第二开口形成第二纳米线。
根据一个实施例，一种器件包括：形成在衬底上方的多条纳米线，其中，两个相邻的纳米线之间的间距小于或等于20nm；包括形成第一图案的四条纳米线的第一组纳米线；包括形成第二图案的四条纳米线的第二组纳米线；包括形成第三图案的四条纳米线的第三组纳米线；以及包括形成第四图案的四条纳米线的第四组纳米线，并且其中，第一图案、第二图案、第三图案和第四图案形成重复图案。
根据一个实施例，一种方法包括：在牺牲层上方沉积第一光刻胶层，其中，在衬底上方形成牺牲层；对第一光刻胶层应用第一193nm光刻工艺；通过第一蚀刻工艺在牺牲层中形成第一开口；在牺牲层上方沉积第二光刻胶层；对第二光刻胶层应用第二193nm光刻工艺；通过第二蚀刻工艺在牺牲层中形成第二开口，其中，第二开口和第一开口以交替方式布置；以及基于第一开口形成第一纳米线和基于第二开口形成第二纳米线。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。
根据本发明的一些实施例，提供了一种方法，包括：对第一光刻胶层应用第一图案化工艺，其中，在牺牲层上方形成所述第一光刻胶层，并且其中，在衬底上方形成所述牺牲层；通过第一蚀刻工艺在所述牺牲层中形成第一开口；对第二光刻胶层应用第二图案化工艺，其中，在所述牺牲层上方形成所述第二光刻胶层；通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
在上述方法中，还包括：在通过所述第一蚀刻工艺在所述牺牲层中形成所述第一开口的步骤之后，去除所述第一光刻胶层的剩余部分。
在上述方法中，还包括：在基于所述第一开口形成所述第一纳米线并基于所述第二开口形成所述第二纳米线的步骤之前，在所述衬底上方沉积介电材料，其中，用所述介电材料填充所述第一开口和所述第二开口。
在上述方法中，其中：所述第一图案化工艺是193nm光刻工艺；以及所述第二图案化工艺是所述193nm光刻工艺。
在上述方法中，还包括：对第三光刻胶层应用第三图案化工艺，其中，在所述牺牲层上方形成所述第三光刻胶层；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；对第四光刻胶层应用第四图案化工艺，其中，在所述牺牲层上方形成所述第四光刻胶层；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线。
在上述方法中，还包括：对第三光刻胶层应用第三图案化工艺，其中，在所述牺牲层上方形成所述第三光刻胶层；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；对第四光刻胶层应用第四图案化工艺，其中，在所述牺牲层上方形成所述第四光刻胶层；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线；其中：所述第三图案化工艺是193nm光刻工艺；以及所述第四图案化工艺是所述193nm光刻工艺。
在上述方法中，还包括：对第三光刻胶层应用第三图案化工艺，其中，在所述牺牲层上方形成所述第三光刻胶层；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；对第四光刻胶层应用第四图案化工艺，其中，在所述牺牲层上方形成所述第四光刻胶层；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线；其中：所述第一纳米线、所述第二纳米线、所述第三纳米线和所述第四纳米线形成重复图案。
根据本发明的另一些实施例，提供了一种器件，包括：多条纳米线，形成在衬底上方，其中，两条相邻的纳米线之间的间距小于或等于20nm；第一组纳米线，包括形成第一图案的四条纳米线；第二组纳米线，包括形成第二图案的四条纳米线；第三组纳米线，包括形成第三图案的四条纳米线；以及第四组纳米线，包括形成第四图案的四条纳米线，并且其中，所述第一图案、所述第二图案、所述第三图案和所述第四图案形成重复图案。
在上述器件中，其中：每条纳米线均包括形成在所述衬底上方的第一漏极/源极区、形成在所述第一漏极/源极区上方的沟道区，以及形成在所述沟道区上方的第二漏极/源极区，其中，所述沟道区由栅极介电层和栅电极层围绕。
在上述器件中，其中：所述第一图案、所述第二图案、所述第三图案和所述第四图案是相同的方形形状。
在上述器件中，其中：所述第一图案、所述第二图案、所述第三图案和所述第四图案是相同的金刚石形状。
在上述器件中，其中：所述第一图案、所述第二图案、所述第三图案和所述第四图案是相同的金刚石形状；其中：所述第一图案、所述第二图案、所述第三图案和所述第四图案是相同的四边形形状。
在上述器件中，其中：在所述器件的顶视图中，所述第一图案、所述第二图案、所述第三图案和所述第四图案形成重复图案。
在上述器件中，其中：所述第一组纳米线形成第一晶体管；所述第二组纳米线形成第二晶体管；所述第三组纳米线形成第三晶体管；以及所述第四组纳米线形成第四晶体管。
根据本发明的又一些实施例，提供了一种方法，包括：在牺牲层上方沉积第一光刻胶层，其中，所述牺牲层形成在所述衬底上方；对所述第一光刻胶层应用第一193nm光刻工艺；通过第一蚀刻工艺在所述牺牲层中形成第一开口；在所述牺牲层上方沉积第二光刻胶层；对所述第二光刻胶层应用第二193nm光刻工艺；通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
在上述方法中，还包括：在所述牺牲层上方沉积第三光刻胶层；对所述第三光刻胶层应用第三193nm光刻工艺；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；在所述牺牲层上方沉积第四光刻胶层；对所述第四光刻胶层应用第四193nm光刻工艺；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线。
在上述方法中，还包括：在所述牺牲层上方沉积第三光刻胶层；对所述第三光刻胶层应用第三193nm光刻工艺；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；在所述牺牲层上方沉积第四光刻胶层；对所述第四光刻胶层应用第四193nm光刻工艺；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线；还包括：形成第一晶体管，所述第一晶体管包括一条所述第一纳米线、一条所述第二纳米线、一条所述第三纳米线和一条所述第四纳米线，其中，所述第一晶体管是第一图案。
在上述方法中，还包括：在所述牺牲层上方沉积第三光刻胶层；对所述第三光刻胶层应用第三193nm光刻工艺；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；在所述牺牲层上方沉积第四光刻胶层；对所述第四光刻胶层应用第四193nm光刻工艺；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线；还包括：形成第一晶体管，所述第一晶体管包括一条所述第一纳米线、一条所述第二纳米线、一条所述第三纳米线和一条所述第四纳米线，其中，所述第一晶体管是第一图案；还包括：形成第二晶体管，所述第二晶体管包括一条所述第一纳米线、一条所述第二纳米线、一条所述第三纳米线和一条所述第四纳米线，其中，所述第二晶体管是第二图案。
在上述方法中，还包括：在所述牺牲层上方沉积第三光刻胶层；对所述第三光刻胶层应用第三193nm光刻工艺；通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；在所述牺牲层上方沉积第四光刻胶层；对所述第四光刻胶层应用第四193nm光刻工艺；通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线；还包括：形成第一晶体管，所述第一晶体管包括一条所述第一纳米线、一条所述第二纳米线、一条所述第三纳米线和一条所述第四纳米线，其中，所述第一晶体管是第一图案；还包括：形成第二晶体管，所述第二晶体管包括一条所述第一纳米线、一条所述第二纳米线、一条所述第三纳米线和一条所述第四纳米线，其中，所述第二晶体管是第二图案；其中：所述第一图案和所述第二图案形成重复图案。
在上述方法中，还包括：在通过所述第一蚀刻工艺在所述牺牲层中形成所述第一开口的步骤之后，去除所述第一光刻胶层；以及在通过所述第二蚀刻工艺在所述牺牲层中形成所述第二开口的步骤之后，去除所述第二光刻胶层。

Claims (10)

1.一种方法，包括：
对第一光刻胶层应用第一图案化工艺，其中，在牺牲层上方形成所述第一光刻胶层，并且其中，在衬底上方形成所述牺牲层；
通过第一蚀刻工艺在所述牺牲层中形成第一开口；
对第二光刻胶层应用第二图案化工艺，其中，在所述牺牲层上方形成所述第二光刻胶层；
通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及
基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
2.根据权利要求1所述的方法，还包括：
在通过所述第一蚀刻工艺在所述牺牲层中形成所述第一开口的步骤之后，去除所述第一光刻胶层的剩余部分。
3.根据权利要求1所述的方法，还包括：
在基于所述第一开口形成所述第一纳米线并基于所述第二开口形成所述第二纳米线的步骤之前，在所述衬底上方沉积介电材料，其中，用所述介电材料填充所述第一开口和所述第二开口。
4.根据权利要求1所述的方法，其中：
所述第一图案化工艺是193nm光刻工艺；以及
所述第二图案化工艺是所述193nm光刻工艺。
5.根据权利要求1所述的方法，还包括：
对第三光刻胶层应用第三图案化工艺，其中，在所述牺牲层上方形成所述第三光刻胶层；
通过第三蚀刻工艺在所述牺牲层中形成第三开口，其中，所述第三开口和所述第二开口以交替方式布置；
对第四光刻胶层应用第四图案化工艺，其中，在所述牺牲层上方形成所述第四光刻胶层；
通过第四蚀刻工艺在所述牺牲层中形成第四开口，其中，所述第四开口和所述第三开口以交替方式布置；以及
基于所述第三开口形成第三纳米线并基于所述第四开口形成第四纳米线。
6.根据权利要求5所述的方法，其中：
所述第三图案化工艺是193nm光刻工艺；以及
所述第四图案化工艺是所述193nm光刻工艺。
7.根据权利要求5所述的方法，其中：
所述第一纳米线、所述第二纳米线、所述第三纳米线和所述第四纳米线形成重复图案。
8.一种器件，包括：
多条纳米线，形成在衬底上方，其中，两条相邻的纳米线之间的间距小于或等于20nm；
第一组纳米线，包括形成第一图案的四条纳米线；
第二组纳米线，包括形成第二图案的四条纳米线；
第三组纳米线，包括形成第三图案的四条纳米线；以及
第四组纳米线，包括形成第四图案的四条纳米线，并且其中，所述第一图案、所述第二图案、所述第三图案和所述第四图案形成重复图案。
9.根据权利要求8所述的器件，其中：
每条纳米线均包括形成在所述衬底上方的第一漏极/源极区、形成在所述第一漏极/源极区上方的沟道区，以及形成在所述沟道区上方的第二漏极/源极区，其中，所述沟道区由栅极介电层和栅电极层围绕。
10.一种方法，包括：
在牺牲层上方沉积第一光刻胶层，其中，所述牺牲层形成在所述衬底上方；
对所述第一光刻胶层应用第一193nm光刻工艺；
通过第一蚀刻工艺在所述牺牲层中形成第一开口；
在所述牺牲层上方沉积第二光刻胶层；
对所述第二光刻胶层应用第二193nm光刻工艺；
通过第二蚀刻工艺在所述牺牲层中形成第二开口，其中，所述第二开口和所述第一开口以交替方式布置；以及
基于所述第一开口形成第一纳米线并基于所述第二开口形成第二纳米线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072536A (zh) * 2023-03-03 2023-05-05 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9412614B2 (en) * 2014-05-29 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Nano wire structure and method for fabricating the same
CN107424930B (zh) * 2016-05-23 2021-11-02 联华电子股份有限公司 半导体结构的制作方法
CN109494249B (zh) * 2017-09-11 2022-05-24 联华电子股份有限公司 半导体元件及其制造方法
US11031298B2 (en) * 2018-11-30 2021-06-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194467A1 (en) * 2003-06-20 2007-08-23 Peidong Yang Nanowire array and nanowire solar cells and methods for forming the same
US20120094192A1 (en) * 2010-10-14 2012-04-19 Ut-Battelle, Llc Composite nanowire compositions and methods of synthesis
CN103213933A (zh) * 2013-03-27 2013-07-24 厦门大学 一种硅基三维微电池纳米电极结构
CN103378230A (zh) * 2012-04-23 2013-10-30 奈米晶光电股份有限公司 低缺陷密度平坦基板的制造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1083989A (ja) * 1996-07-16 1998-03-31 Matsushita Electric Ind Co Ltd パターン形成方法
DE10154820B4 (de) 2001-11-08 2005-06-02 Infineon Technologies Ag Verfahren zum Herstellen einer Maske für Halbleiterstrukturen
EP2064745A1 (en) 2006-09-18 2009-06-03 QuNano AB Method of producing precision vertical and horizontal layers in a vertical semiconductor structure
US9000353B2 (en) 2010-06-22 2015-04-07 President And Fellows Of Harvard College Light absorption and filtering properties of vertically oriented semiconductor nano wires
US8183104B2 (en) 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
US8350251B1 (en) 2011-09-26 2013-01-08 Glo Ab Nanowire sized opto-electronic structure and method for manufacturing the same
US9006087B2 (en) * 2013-02-07 2015-04-14 International Business Machines Corporation Diode structure and method for wire-last nanomesh technologies
US9412614B2 (en) * 2014-05-29 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Nano wire structure and method for fabricating the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070194467A1 (en) * 2003-06-20 2007-08-23 Peidong Yang Nanowire array and nanowire solar cells and methods for forming the same
US20120094192A1 (en) * 2010-10-14 2012-04-19 Ut-Battelle, Llc Composite nanowire compositions and methods of synthesis
CN103378230A (zh) * 2012-04-23 2013-10-30 奈米晶光电股份有限公司 低缺陷密度平坦基板的制造方法
CN103213933A (zh) * 2013-03-27 2013-07-24 厦门大学 一种硅基三维微电池纳米电极结构

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116072536A (zh) * 2023-03-03 2023-05-05 长鑫存储技术有限公司 半导体结构制备方法及半导体结构

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