TWI601264B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明實施例是關於半導體裝置及其製造方法，特別是有關於半導體裝置內使用熔絲(fuse)的結構及其製造方法。
當半導體裝置的尺寸縮小，在半導體裝置內的每一個個別組件的尺寸也應該縮小，否則整體來說，此組件對於裝置更進一步地縮小會有成為瓶頸的風險。舉例而言，當電晶體或主動元件的尺寸縮小，半導體裝置的其他部分，例如提供主動元件互連性(interconnectivity)的介電層和金屬化層，也應該在尺寸上縮小。在其他的情況下，裝置的整體尺寸可維持原樣。
然而，介電層和金屬化層的縮小本身會產生一些問題。舉例而言，當金屬化層被縮小比例，任何形成於金屬化層內的元件，例如包含電容、電阻、熔絲等的被動元件也將被縮小比例。不過，縮小這些元件的比例可能會修改其特性至預期的效能範圍以外。如此，為了進一步微型化(miniaturization)這些組件，形成和使用金屬化層以及金屬化層內的元件的新方法為目前致力的方向。
一些實施例中，提供半導體裝置的製造方法。此半導體裝置的製造方法包含在半導體基底的第一區上形成多個閘極電極，這些閘極電極在第一方向上延伸，在第一區的這些閘極電極上形成第一金屬層，其中第一區的第一金屬層內每一條個別的線係在與第一方向垂直的第二方向上延伸，其中第一金屬層無熔絲。此半導體裝置的製造方法包含在第一區的第一金屬層上形成第二金屬層，其中第一區的第二金屬層內每一條個別的線係在第一方向上延伸，其中第二金屬層無熔絲。此半導體裝置的製造方法更包含在第一區的第二金屬層上形成第三金屬層，其中第一區的第三金屬層內每一條個別的線係在第二方向上延伸，其中第三金屬層包括多條熔絲。
一些實施例中，提供半導體裝置的製造方法。此半導體裝置的製造方法包含在半導體基底上形成一系列的主動元件，在此系列的主動元件上沉積第一金屬層，在俯視圖中，第一金屬層排列為垂直於此系列的主動元件。此半導體裝置的製造方法包含在第一金屬層上沉積第二金屬層，在俯視圖中，第二金屬層排列為垂直於第一金屬層。此半導體裝置的製造方法更包含在第二金屬層上沉積一系列的熔絲在第三金屬層內，在俯視圖中，第三金屬層排列為垂直於第二金屬層。
一些實施例中，提供半導體裝置。此半導體裝置包含多個主動元件在半導體基底的第一區內，這些主動元件在第一方向上延伸。此半導體裝置更包含第一金屬層在這些主動元件上，第一金屬層包含多條第一金屬線在第一區內且在垂直於第一方向的第二方向上排列。此半導體裝置包含第二金屬層 在第一金屬層上，第二金屬層包含多條第二金屬線在第一區內且在第一方向上排列。此半導體裝置更包含第三金屬層在第二金屬層上，第三金屬層包含多條第三金屬線和多條熔絲，其中這些第三金屬線在第二方向上排列。
100‧‧‧半導體裝置
101‧‧‧半導體基底
102‧‧‧第一區
103‧‧‧主動元件
104‧‧‧接觸插塞
105‧‧‧層間介電層
106‧‧‧閘極電極
107‧‧‧第一介電層
108‧‧‧間隙物
108’‧‧‧第一縱軸
109‧‧‧第一金屬層
110‧‧‧第二縱軸
111‧‧‧第一方向
113‧‧‧第二方向
201‧‧‧第二金屬層
205‧‧‧虛線
203‧‧‧第二介電層
207‧‧‧第三縱軸
301‧‧‧第三金屬層
303‧‧‧第三介電層
305‧‧‧第四縱軸
307‧‧‧第一熔絲
309‧‧‧第二熔絲
311‧‧‧第三熔絲
401‧‧‧第四金屬層
403‧‧‧第四介電層
405‧‧‧第五縱軸
501‧‧‧第五金屬層
503‧‧‧第五介電層
505‧‧‧第六縱軸
L1‧‧‧第一長度
T1‧‧‧第一厚度
T2‧‧‧第二厚度
T3‧‧‧第三厚度
T4‧‧‧第四厚度
T5‧‧‧第五厚度
T6‧‧‧第六厚度
T7‧‧‧第七厚度
T8‧‧‧第八厚度
T9‧‧‧第九厚度
T10‧‧‧第十厚度
T11‧‧‧第十一厚度
W1‧‧‧第一寬度
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度
藉由以下的詳述配合所附圖式，可以更加理解本揭露的內容。需強調的是，根據工業上的標準慣例，許多特徵部件(feature)並未按照比例繪製且僅用於闡述目的。事實上，為了能清楚地討論，不同特徵部件的尺寸可能被增加或減少。
第1A-1B圖是根據一些實施例，顯示主動元件和第一金屬層之形成；第2A-2B圖是根據一些實施例，顯示第二金屬層之形成；第3A-3B圖是根據一些實施例，顯示第三金屬層之形成；第4A-4B圖是根據一些實施例，顯示第四金屬層之形成；第5A-5B圖是根據一些實施例，顯示第五金屬層之形成。
以下揭露提供了很多不同的實施例或範例，用於實施本發明之不同特徵部件。組件和配置的具體範例描述如下，以簡化本揭露。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一特徵部件形成於第二特徵部件之上，可能包含第一和第二特徵部件直接接觸的實施例，也可能包含額外的特徵部件形成於第一和第二特徵部件之間，使得它們不直接接觸的實施例。此外，本揭露在不同的範例中可重複參考數字及/或字母，此重複是為了簡化和清楚， 並非在討論的不同實施例及/或組態之間指定其關係。
再者，空間上相關的措辭，例如「在......之下」、「在......下方」、「下方的」、「在......上方」、「上方的」和其他類似的用語可用於此，以簡化一元件或特徵部件與其他元件或特徵部件之間如圖所示之關係的陳述。此空間上相關的措辭意欲包含除圖式描繪之方向外，使用或操作中的裝置之不同方向。裝置可以其他方向定位(旋轉90度或其他定位方向)，且在此使用的空間相關描述可同樣依此解讀。
參見第1A-1B圖，其中第1B圖顯示沿第1A圖之B-B’線的第1A圖之俯視圖，其繪示出一部分的半導體裝置100，包含半導體基底101、主動元件103、層間介電層(interlayer dielectric，ILD)105，第一介電層107和第一介電層107內的第一金屬層(M1)109。半導體基底101可包括塊狀矽，摻雜或未摻雜，或絕緣層上覆矽(silicon-on-insulator，SOI)基底的主動層。一般而言，絕緣層上覆矽基底包括一層半導體材料，例如矽(Si)、鍺(Ge)、矽鍺(SiGe)、絕緣層上覆矽(SOI)、絕緣層上覆矽鍺(silicon germanium on insulator，SGOI)或前述之組合。其他可使用的基底包含多層(multi-layered)基底、梯度(gradient)基底或混合定向(hybrid orientation)基底。
半導體基底101可包含主動元件103。在本技術領域中具通常知識者可理解，各式各樣的主動元件和被動元件，例如電晶體、電容、電阻或這些之組合，和其他相似者可用於達成半導體裝置100之設計預期的結構和功能上的要求。主動元件103可使用任何合適的方法形成。
在一特殊實施例中，主動元件103可包括閘極介電(未單獨繪示於第1A圖中)、閘極電極106和間隙物108於通道區(未單獨繪示於第1A圖中)上，在閘極電極106的兩側具有源/汲極區(也未單獨繪示於第1A圖中)。閘極介電和閘極電極106可藉由任何在本技術領域中已知的合適製程來形成和圖案化於半導體基底101上。閘極介電可為高介電常數(high-K)的介電材料，例如氧化矽、氮氧化矽、氮化矽、氧化物、含氮氧化物、氧化鋁、氧化鑭、氧化鉿、氧化鋯、氮氧化鉿、前述之組合或其他相似者。閘極介電最好具有大於約4的相對介電常數(permittivity)值。
在一實施例中，閘極介電包括氧化層，閘極介電可藉由任何的氧化製程形成，例如在包括氧化物、水(H2O)、一氧化氮(NO)或前述之組合的環境中進行溼式或乾式熱氧化，或藉由使用四乙氧基矽烷(tetra-ethyl-ortho-silicate，TEOS)和氧氣作為前驅物(precursor)的化學氣相沉積(chemical vapor deposition，CVD)技術形成。在一實施例中，閘極介電的厚度在約8Å到約50Å之間，例如厚度約16Å。
閘極電極106包括導電材料，例如金屬(比如鉭、鈦、鉬、鎢、鉑、鋁、鉿、釕)、金屬矽化物(比如鈦矽化物、鈷矽化物、鎳矽化物、鉭矽化物)、金屬氮化物(比如鈦氮化物、鉭氮化物)、摻雜的多晶矽、其他導電材料或前述之組合。在一範例中，沉積非晶矽並且再結晶以產生多晶矽(poly-silicon)。在一實施例中，閘極電極106為多晶矽，閘極電極106可藉由低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)法將摻雜或未摻雜的多晶矽沉積而形成，閘極電極106的厚度在約100Å至約2500Å的範圍內，例如約1500Å。
在閘極介電和閘極電極106的側壁形成間隙物108。間隙物108通常係藉由毯覆地沉積間隙物層(未繪示)於先前形成的結構上而形成。間隙物層可包括氮化矽(SiN)、氮氧化物、碳化矽(SiC)、氮氧化矽(SiON)、氧化物或其他相似者，且係藉由一般常用的方法而形成，例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)，濺鍍(sputter)或其他本技術領域中已知的方法。接著，圖案化間隙物層以形成間隙物108，例如藉由非等向性地蝕刻以自結構的水平表面移除間隙物層。
在半導體基底101內於閘極介電的相反兩側形成源/汲極區。在一實施例中半導體基底101為n型基底，藉由植入適當的p型摻雜物，例如硼、鎵、銦或其他相似者，以形成源/汲極區。在另一實施例中半導體基底101為p型基底，藉由植入適當的n型摻雜物，例如磷、砷或其他相似者，以形成源/汲極區。使用閘極介電、閘極電極106和間隙物108當作遮罩植入形成源/汲極區。
需強調的是，在本技術領域中具通常知識者將理解，許多其他的製程、步驟或其他相似者可用以形成這些源/汲極區。舉例而言，在本技術領域中具通常知識者將理解，為了形成有具體形狀或適合特殊目的之特性的源/汲極區，可使用各種間隙物和襯墊的組合以實施多種植入。任何的這些製程 都可用來形成源/汲極區，且以上描述並非用以限制本實施例至前述的步驟。
參見第1B圖，在一實施例中，在第一區(在第1B圖中以標記102的虛線方框表示)內形成每一個主動元件103的閘極電極106，使得彼此在相同的方向上延伸，且在一特殊的實施例中，第一區102可為熔絲位元單元(fuse bit cell)區。在一實施例中，第一區102可為在第三金屬層301內形成熔絲的半導體基底101的區域(在第1B圖中未繪示，但討論和顯示於以下關於第3圖的描述)。如此，當第一區102可包含整體的半導體基底101的同時，第一區102也可包含半導體基底101的分部，例如具有第一寬度W1和第一長度L1的區域，第一寬度W1在約200μm和約400μm之間，例如為約300μm，且第一長度L1在約100μm和約300μm之間，例如為約200μm。然而，任何合適的尺寸皆可使用。
此外，在第1B圖的俯視圖中，至少有一些主動元件103位於第一區102內。位於第一區102內的每一個主動元件103(在此俯視圖中)皆有具第一縱軸(在第1B圖中以標記108’的虛線表示)的閘極電極106，且前述之閘極電極106平行於第一區102內其他的閘極電極106。再者，第一區102內的每一個閘極電極106的第一縱軸在第一方向上延伸(在第1B圖中以標記111的箭頭表示)。
往回參見第1A圖，為了保護和隔離主動元件103，層間介電層105係形成於主動元件103上。在一實施例中，層間介電層105可包括例如為硼磷矽酸鹽玻璃(boron phosphorous silicate glass，BPSG)的材料，雖然任何合適的介電材料皆可使用於任一層。層間介電層105的形成可使用例如為電漿增強化學氣相沉積(PECVD)的製程，也可使用其他的製程，例如低壓化學氣相沉積(LPCVD)。形成之層間介電層105的厚度在約100Å至約3000Å之間。
形成層間介電層105之後，可穿過層間介電層105形成接觸插塞104，以使主動元件103與上方的第一金屬層109電性連接。在一實施例中，接觸插塞104的形成可藉由先穿過層間介電層105形成接觸插塞開口，以暴露源/汲極區或主動元件103的其他閘極電極106。在一實施例中，使用合適的微影遮罩和蝕刻製程以形成接觸插塞開口。
形成接觸插塞開口之後，可開始形成第一黏膠層(未單獨繪示於第1A圖中)。在一實施例中，利用第一黏膠層幫助剩餘的接觸插塞104黏著至下方的結構，且第一黏膠層可例如為鎢、氮化鈦、氮化鉭或其他相似者，使用例如化學氣相沉積(CVD)、電漿增強化學氣相沉積(PECVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)及/或其他相似的製程而形成。
形成第一黏膠層之後，形成剩餘的接觸插塞104接觸於第一黏膠層。在一實施例中，接觸插塞104的材料可為鎢，而其他合適的材料，例如鋁、銅、這些的組合或其他相似者也可使用。接觸插塞104的材料可使用例如為化學氣相沉積的製程形成，而其他合適的製程，例如電漿增強化學氣相沉積(PECVD)、物理氣相沉積(PVD)、原子層沉積(ALD)及其他相似 的製程也可使用。
填充完後，實施接觸插塞104的平坦化製程，以移除層間介電層105外的接觸插塞104的材料，形成接觸插塞104(其中一者繪示於第1A圖中)。在一實施例中，平坦化製程為化學機械研磨(chemical mechanical polish，CMP)，在化學機械研磨中使得蝕刻材料和研磨(abrading)材料的組合接觸於接觸插塞104的材料，且使用研磨墊(未單獨繪示)以磨除接觸插塞104的材料，直至移除所有在層間介電層105上的接觸插塞104的材料。
在層間介電層105上形成第一介電層107。第一介電層107可由一或多種合適的介電材料形成，例如摻碳氧化物等低介電常數的介電材料；例如多孔的摻碳二氧化矽、氧化矽、氮化矽等極低介電常數(extremely low-k)的介電材料；例如聚亞醯胺(polyimide)等高分子；前述之組合或其他相似者。第一介電層107的形成可藉由例如旋轉塗佈(spin-on)或化學氣相沉積(CVD)的製程，也可利用任何其他合適的製程，且第一介電層107可具有在約400Å和約1000Å之間的第一厚度T1，例如約600Å。
第1A-1B圖另外顯示了第一介電層107內第一金屬層109的形成。在一實施例中，第一金屬層109的形成可使用例如鑲嵌製程(damascene process)，於第一介電層107內先形成開口。在一實施例中，此開口的形成係藉由先在第一介電層107上放置和圖案化光阻材料，再利用例如為反應離子蝕刻(reactive ion etch)的乾蝕刻製程，自圖案化的光阻將圖案轉移 至下方的第一介電層107。
轉移所需的圖案之後，為了在第一介電層107內形成第一金屬層109，可將導電材料填入開口。在一實施例中，導電材料的形成可先沉積阻障層(未單獨繪示於第1A-1B圖中)。阻障層可為阻障材料，例如氮化鈦或氮化鉭，且可使用例如為化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)或其他相似的沉積製程來沉積。然而，任何合適的沉積材料或方法皆可用於阻障層之形成。
形成阻障層之後，可沉積導電材料以填入及/或填滿至超出第一介電層107內的開口。在一實施例中，導電材料可例如為銅、鋁或鎢，且例如使用晶種層(未繪示)和鍍覆製程(例如電化學鍍覆)以形成，而其他的製程或形成方式，例如濺鍍、蒸鍍(evaporation)、或電漿增強化學氣相沉積(PECVD)製程也可視所需的材料做使用。在填入導電材料於作為第一金屬層109的開口之後，可移除任何超出作為第一金屬層109的開口的導電材料，且可使用例如化學機械研磨(CMP)將第一金屬層109和第一介電層107平坦化。此外，由於移除了所有超出開口的導電材料，第一金屬層109將具有與第一介電層107相同的厚度，例如具有第一厚度T1。
往回參見第1B圖，利用第一金屬層109以互連不同的主動元件103(藉由接觸插塞104)和針對半導體裝置100功能上的需求做佈線連接。此外，第一區102的第一金屬層109內每一條個別的導電線皆具有第二縱軸(在第1B圖中以標記110的虛線表示)，此第二縱軸平行於第一區102的第一金屬層109內 其他的導電線。再者，第二縱軸110係在沿著垂直於第一方向111的第二方向(在第1B圖中以標記113的箭頭表示)上延伸。如此，第一金屬層109係垂直於主動元件103的閘極電極106對齊排列。
第2A-2B圖係各自顯示在第二介電層203內形成第二金屬層201(M2)之後的半導體裝置100的剖面圖和俯視圖，其中第2B圖顯示沿第2A圖之B-B’線的俯視圖。在一實施例中，可在第二金屬層201形成前先形成第二介電層203，且第二介電層203的形成方式可如同前述關於第一介電層107的形成方式。舉例而言，第二介電層203可為使用旋轉塗佈製程形成的低介電常數之介電材料。然而，在此製程中，第二介電層203可具有在約1000Å至約2000Å之間的第二厚度T2，例如約1300Å。
形成第二介電層203之後，可在第二介電層203內形成第二金屬層201。在一實施例中，第二金屬層201的形成可例如為在第二介電層203內先形成第二金屬層201的開口，此開口可使用例如雙鑲嵌(dual damascene)製程，其利用兩個微影遮罩和兩個蝕刻製程以形成下導孔部和上溝槽部。在一實施例中，為了形成第二金屬層201的下導孔部之形狀(在第2A圖中藉由虛線205與第二金屬層201的上部分開)，可先使用第一遮罩和第一蝕刻製程，以形成第二金屬層201的開口。
在一實施例中，第一遮罩可例如為藉由旋轉塗佈製程設置的光阻。一旦設置完成，可將光阻以圖案化光源進行曝光和顯影，以形成第二金屬層201之下導孔部所需圖案的圖 案化光阻。然而，第一遮罩也可為硬遮罩，例如氮化矽。任何合適的遮罩材料和圖案化此遮罩材料的製程皆可使用。
設置和圖案化第一遮罩後，轉移第一遮罩的圖案至第二介電層203。在一實施例中，可利用具方向性的蝕刻製程，例如反應離子蝕刻，以在蝕刻過程中使用第一遮罩作為遮罩的同時，移除第二介電層203的材料。如此僅移除暴露出來和未受保護的材料，藉此將第一遮罩的圖案轉移至第二介電層203。
將第一遮罩的圖案轉移至第二介電層203之後，可移除第一遮罩。在一實施例中，第一遮罩為光阻，第一遮罩的移除可使用例如灰化(ashing)製程，通過增加第一遮罩的溫度直至產生熱裂解(thermal decomposition)，以移除光阻。然而，任何其他合適的移除製程也可使用，例如溼式蝕刻製程。
一旦形成第二金屬層201之下導孔部的開口形狀，可同時延伸下導孔部的開口，以形成第二介電層203內的上溝槽部。在一實施例中，藉由第一遮罩和蝕刻形成第二金屬層201之下部的形狀後，使用第二遮罩和第二蝕刻製程以延伸第二金屬層201之開口至第一金屬層109，以及形成第二金屬層201的上溝槽部，其中第二金屬層201將用於佈線傳遞電子訊號、電力和接地連接。
第二遮罩可相似於前述之第一遮罩。舉例而言，第二遮罩可以是光阻，其藉由將一層光阻組成物(未個別繪示)曝光和顯影而圖案化成為第二金屬層201之上溝槽部所需的圖案。然而，第二遮罩也可為硬遮罩，例如氮化矽。任何合適的 遮罩材料及圖案化遮罩材料之製程皆可使用。
設置和圖案化第二遮罩之後，可將第二遮罩的圖案轉移至第二介電層203。在一實施例中，可利用具方向性的蝕刻製程，例如反應離子蝕刻，以在蝕刻過程中使用第二遮罩作為遮罩的同時，移除第二介電層203的材料。如此僅移除暴露出來的和未受保護的材料，藉此將第二遮罩的圖案轉移至第二介電層203。此製程形成了第二金屬層201之擴大的上溝槽部，以及延伸第二金屬層201之下部的形狀穿過第二介電層203，以暴露第一金屬層109。
前述一旦完成之後，可移除第二遮罩，並填充開口以形成第二金屬層201。在一實施例中，第二遮罩為光阻，第二遮罩的移除可使用例如灰化製程，藉由增加第二遮罩之材料的溫度直至第二遮罩的材料熱裂解即可移除。然而，任何合適的移除製程也可使用，例如蝕刻或使用合適的溶劑。
移除第二遮罩之後，使用第一晶種層(未繪示)和鍍覆製程，例如電化學鍍覆，或視所需的材料使用其他的製程，例如濺鍍、蒸鍍、或電漿增強化學氣相沉積(PECVD)製程，在下導孔部和上溝槽部內形成第二金屬層201。第二金屬層201可包括銅或使用其他材料，例如鋁或鎢。填入導電材料於第二金屬層201的開口之後，可移除任何超出第二金屬層201之開口的導電材料，並且可使用例如化學機械研磨平坦化第二金屬層201和第二介電層203。
在一實施例中，第二金屬層201的下導孔部可形成為具有在約400Å至約800Å之間的第三厚度T3，例如約500Å。 此外，第二金屬層201的上溝槽部可形成為具有大於第一厚度T1的第四厚度T4。第四厚度T4在約600Å至約1200Å之間，例如約800Å。然而，可以任何合適的厚度形成第二金屬層201。
第2B圖顯示第2A圖之結構的俯視圖，圖中顯示在第一區102內的第二金屬層201中，第二金屬層201之個別的線(例如上溝槽部)將具有彼此平行的第三縱軸(在第2B圖中以標記207的虛線表示)。再者，這些第三縱軸207在第一方向111上對齊。如此，第二金屬層201之個別的線如同主動元件103的閘極電極106一樣在相同的方向上對齊。
第3A-3B圖顯示在第二金屬層201上形成第三金屬層301(M3)和第三介電層303，而第3B圖顯示第3A圖中沿B-B’線的俯視圖。在一實施例中，可使用與前述有關第二介電層203相似的方法和材料形成第三介電層303。舉例而言，第三介電層303可為使用旋轉塗佈製程形成的低介電常數之介電材料。然而，任何合適的製程皆可用以形成第三介電層303。第三介電層303可形成為具有在約800Å至約1400Å之間的第五厚度T5，例如約1100Å。
形成第三介電層303之後，在第三介電層303內形成第三金屬層301。在一實施例中，可使用與前述有關第二金屬層201相似的方法和相似的材料形成第三金屬層301。舉例而言，可使用雙鑲嵌製程，兩步驟之製程在第三介電層303內先形成第一開口，然後延伸第一開口穿過第三介電層303，以形成下導孔部，同時不穿過第三介電層303且在第三介電層303內形成上溝槽部的第二開口。形成開口之後，可沉積例如為銅的 導電材料填入及/或填滿超出開口，且可使用平坦化製程移除任何超出開口的導電材料。然而，任何合適的製程方法皆可利用以形成第三金屬層301。
在一實施例中，第三金屬層301的上溝槽部具有小於第四厚度T4(第二金屬層201的厚度)的第六厚度T6，第六厚度T6在約400Å至約1000Å之間，例如約600Å。此外，可形成第三金屬層301的下導孔部，使其具有在約400Å至約800Å之間的第七厚度T7，例如約500Å。然而，任何合適的厚度皆可使用。
藉由形成具有小於第四厚度T4之第六厚度T6的第三金屬層301的上溝槽部，可降低在熔絲編程期間的整體電阻。特別而言，在一實施例中，第二金屬層201較第三金屬層301厚，第二金屬層201的低電阻導致藉由連接第二金屬層201與第三金屬層301內的熔絲(例如第一熔絲307、第二熔絲309和第三熔絲311)而供給的熔絲連接電流(fuse connection current)增加。
第3B圖顯示第3A圖之結構的俯視圖，圖中顯示在第一區102內的第三金屬層301中，個別的線具有彼此平行的第四縱軸(在第3B圖中以標記305的虛線表示)。此外，這些第四縱軸305在第二方向113上對齊。如此，第三金屬層301與第一金屬層109對齊，並且也垂直於主動元件103的閘極電極106，以及垂直於第二金屬層201對齊。藉由將第四縱軸305形成為垂直於閘極電極106，使得此結構容易被微影。
第3B圖額外顯示了在第三金屬層301內形成熔絲(例如第一熔絲307、第二熔絲309和第三熔絲311)。在一實施例 中，藉由在形成第三金屬層301的開口的期間，使用例如遮罩和蝕刻製程以調整第三金屬層301之個別的線的部分的寬度，在第三金屬層301內形成第一熔絲307、第二熔絲309和第三熔絲311。舉例而言，在一特殊的實施例中，第一區102內的第三金屬層301之個別的線具有第二寬度W2，第二寬度W2在約350Å至約550Å之間，例如約450Å。第一熔絲307可形成為具有小於第二熔絲309和第三熔絲311的第三寬度W3，第三寬度W3例如在約200Å至約400Å之間，例如約300Å。此外，第二熔絲309可形成為具有大於第一熔絲307且小於第三熔絲311的第四寬度W4，第四寬度W4例如在約250Å至約450Å之間，例如約350Å。最後，第三熔絲311可形成為具有大於第一熔絲307和第二熔絲309的第五寬度W5，第五寬度W5例如在約300Å至約500Å之間，例如約400Å。然而，任何合適的尺寸皆可使用。
此外，雖然第3B圖中僅顯示三條熔絲，這些僅作為代表並未限定於本揭露之實施例。另外，任何合適的熔絲數量(多於、等於或少於圖示的數量)皆可使用，且所有的數量都可被包含至本揭露之實施例的範圍。
藉由在第三金屬層301內形成熔絲(例如第一熔絲307、第二熔絲309和第三熔絲311)而沒有額外的佈線，以及藉由不在第一金屬層109內、不在第二金屬層201內(其具有佈線)或在上方的金屬層內(描述於下方)形成熔絲，可縮小內含熔絲的第一區102的尺寸，且可移除在第二金屬層201內可能需要的佈線(除了熔絲之外)。舉例而言，可縮小第一區102的尺寸(在俯視圖中)至具有約20000μm2至約120000μm2之間的面積，例如 約60000μm2。藉由縮小內含熔絲的第一區102的尺寸，半導體裝置100的整體尺寸也可縮小。
第4A-4B圖顯示在第四介電層403內第四金屬層401(M4)的形成。在一實施例中，可使用與前述有關第二介電層203相似的方法和材料形成第四介電層403。舉例而言，第四介電層403可為使用旋轉塗佈製程形成的具有第八厚度T8的低介電常數之介電材料，第八厚度T8在約1000Å至約2000Å之間，例如約1300Å。然而，任何合適的製程和合適的厚度皆可用以形成第四介電層403。
形成第四介電層403之後，可在第四介電層403內形成第四金屬層401。在一實施例中，可使用與前述有關第二金屬層201相似的方法和相似的材料形成第四金屬層401。舉例而言，可使用雙鑲嵌製程之兩步驟的製程在第四介電層403內先形成下導孔部的第一開口，然後延伸第一開口穿過第四介電層403，同時不穿過第四介電層403且在第四介電層403內形成第四金屬層401之上溝槽部的第二開口。形成開口之後，可沉積例如為銅的導電材料填入及/或填滿超出開口，且可使用平坦化製程移除任何超出開口的導電材料。然而，可利用任何合適的製程方法以形成第四金屬層401。
在一實施例中，第四金屬層401的上溝槽部可形成具有第九厚度T9，第九厚度T9在約600Å至約1200Å之間，例如約800Å。此外，下導孔部可具有在約400Å至約800Å之間的第十厚度T10，例如約500Å。然而，任何合適的厚度皆可使用，以形成第四金屬層401的上溝槽部和第四金屬層401的下導孔 部。
第4B圖顯示第4A圖之結構沿B-B’線之俯視圖(為方便說明，將主動元件103另外由虛線繪示)，圖中顯示在第四金屬層401內，第四金屬層401之個別的線(例如第四金屬層401之上溝槽部)具有彼此對齊的第五縱軸(在第4B圖中以標記405的虛線表示)。再者，這些第五縱軸405也在第一方向111上對齊。如此，第四金屬層401與第二金屬層201和主動元件103的閘極電極106平行對齊。此外，第四金屬層401垂直於第三金屬層301和第一金屬層109。
第5A-5B圖顯示在第五介電層503內第五金屬層501(M5)的形成，其中第5B圖顯示第5A圖中沿B-B’線的俯視圖。在一實施例中，可使用與前述有關第二介電層203相似的方法和材料形成第五介電層503。舉例而言，第五介電層503可為使用旋轉塗佈製程形成的具有第十一厚度T11的低介電常數之介電材料，第十一厚度T11在約2000Å至約4000Å之間，例如約3000Å。然而，任何合適的製程皆可用以形成第五介電層503。
形成第五介電層503之後，可在第五介電層503內形成第五金屬層501。在一實施例中，可使用與前述有關第二金屬層201相似的方法和相似的材料形成第五金屬層501。舉例而言，可使用雙鑲嵌製程之兩步驟的製程在第五介電層503內先形成第五金屬層501之下導孔部的第一開口，然後延伸第一開口穿過第五介電層503，同時不穿過第五介電層503且在第五介電層502內形成第五金屬層501之上溝槽部的第二開口。形成開口之後，可沉積例如為銅的導電材料填入及/或填滿超出開 口，且可使用平坦化製程移除任何超出開口的導電材料。然而，可利用任何合適的製程方法以形成第五金屬層501。
第5B圖顯示第5A圖之結構沿B-B’線的俯視圖(為了方便說明將主動元件103另外由虛線繪示)，圖中顯示在第一區102的第五金屬層501內，第五金屬層501之個別的線(例如第五金屬層501之上溝槽部)具有彼此對齊的第六縱軸(在第5B圖中以標記505的虛線表示)。再者，這些第六縱軸505也在第二方向113上對齊。如此，第五金屬層501與第二金屬層201和主動元件103的閘極電極106垂直對齊。此外，第五金屬層501平行於第三金屬層301和第一金屬層109。
形成第五金屬層501之後，可藉由接觸墊、鈍化層和可連接半導體裝置100至外部裝置的外部連接器(前述皆未分開繪示於圖式)的形成，以及將半導體裝置100自其形成於上的晶圓分離，而完成半導體裝置100。此外，可使用任何合適的額外結構、封裝或其他外部裝置並連接至半導體裝置100，以使半導體裝置100符合最終的消費者使用需求。
此外，當半導體裝置100可被使用時，可將此半導體裝置100編程為燒斷某些熔絲(例如第一熔絲307、第二熔絲309和第三熔絲311)，以將半導體裝置100進行編程。在一實施例中，可使用例如為電子熔絲(EFUSE)製程，或任何合適的製程，以依序燒斷第一熔絲307、第二熔絲309和第三熔絲311。舉例而言，在一實施例中，利用電子熔絲製程對第三金屬層301(例如經過第二金屬層201)施加約1.6V至約2.0V的電壓，例如約1.8V，並持續約2μs至約10μs的時間，例如約6μs。當此電 壓施加至符合前述尺寸之第三金屬層301時，此電壓將依序燒斷第一熔絲307(具有最小的寬度)，然後燒斷第二熔絲(具有中間寬度)和最後燒斷第三熔絲311。如此，藉由控制電壓和編程電流施加至熔絲的時間，可依序燒斷熔絲的控制編程製程可被用於燒斷一條熔絲(例如第一熔絲307)、兩條熔絲(例如第一熔絲307和第二熔絲309)或全部的三條熔絲(例如第一熔絲307、第二熔絲309和第三熔絲311)。如此，可如預期的對半導體裝置100進行編程。
然而，以在此所述的方法製造金屬層和熔絲，可以增加用以編程第三金屬層301內的熔絲的整體編程電流，這是因為對第三金屬層301供給編程電流的第二金屬層201之厚度增加，使得電阻減少的緣故。如此，施加至第三金屬層301的編程電流可在約20μA至約100μA之間，例如約60μA。然而，任何合適的編程電流皆可使用。
根據一實施例，提供半導體裝置的製造方法。此半導體裝置的製造方法包含在半導體基底的第一區上形成多個閘極電極，這些閘極電極在第一方向上延伸，在第一區的這些閘極電極上形成第一金屬層，其中第一區的第一金屬層內每一條個別的線係在與第一方向垂直的第二方向上延伸，其中第一金屬層無熔絲。此半導體裝置的製造方法包含在第一區的第一金屬層上形成第二金屬層，其中第一區的第二金屬層內每一條個別的線係在第一方向上延伸，其中第二金屬層無熔絲。此半導體裝置的製造方法更包含在第一區的第二金屬層上形成第三金屬層，其中第一區的第三金屬層內每一條個別的線係在 第二方向上延伸，其中第三金屬層包括多條熔絲。
根據另一實施例，提供半導體裝置的製造方法。此半導體裝置的製造方法包含在半導體基底上形成一系列的主動元件，在此系列的主動元件上沉積第一金屬層，在俯視圖中，第一金屬層排列為垂直於此系列的主動元件。此半導體裝置的製造方法包含在第一金屬層上沉積第二金屬層，在俯視圖中，第二金屬層排列為垂直於第一金屬層。此半導體裝置的製造方法更包含在第二金屬層上沉積一系列的熔絲在第三金屬層內，在俯視圖中，第三金屬層排列為垂直於第二金屬層。
根據又一實施例，提供半導體裝置。此半導體裝置包含多個主動元件在半導體基底的第一區內，這些主動元件在第一方向上延伸。此半導體裝置更包含第一金屬層在這些主動元件上，第一金屬層包含多條第一金屬線在第一區內且在垂直於第一方向的第二方向上排列。此半導體裝置包含第二金屬層在第一金屬層上，第二金屬層包含多條第二金屬線在第一區內且在第一方向上排列。此半導體裝置更包含第三金屬層在第二金屬層上，第三金屬層包含多條第三金屬線和多條熔絲，其中這些第三金屬線在第二方向上排列。
以上概述數個實施例之特徵，以便在本發明所屬技術領域中具有通常知識者可以更理解本揭露的觀點。在發明所屬技術領域中具有通常知識者應該理解他們能以本揭露為基礎，設計或修改其他製程和結構以達到與在此介紹的實施例相同之目的及/或優勢。在發明所屬技術領域中具有通常知識者也應該理解到，此類等效的結構並無悖離本揭露的精神與範 圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
102‧‧‧第一區
103‧‧‧主動元件
106‧‧‧閘極電極
108’‧‧‧第一縱軸
111‧‧‧第一方向
113‧‧‧第二方向
301‧‧‧第三金屬層
303‧‧‧第三介電層
305‧‧‧第四縱軸
307‧‧‧第一熔絲
309‧‧‧第二熔絲
311‧‧‧第三熔絲
W2‧‧‧第二寬度
W3‧‧‧第三寬度
W4‧‧‧第四寬度
W5‧‧‧第五寬度

Claims (14)

  1. 一種半導體裝置的製造方法，包括：在一半導體基底的一第一區上形成複數個閘極電極，該些閘極電極在一第一方向上延伸；在該第一區的該些閘極電極上形成一第一金屬層，其中該第一區的該第一金屬層內每一條個別的線係在與該第一方向垂直的一第二方向上延伸，其中該第一金屬層無熔絲；在該第一區的該第一金屬層上形成一第二金屬層，其中該第一區的該第二金屬層內每一條個別的線係在該第一方向上延伸，其中該第二金屬層無熔絲；以及在該第一區的該第二金屬層上形成一第三金屬層，其中該第一區的該第三金屬層內每一條個別的線係在該第二方向上延伸，其中該第三金屬層包括複數條熔絲。
  2. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括在該第一區的該第三金屬層上形成一第四金屬層，其中該第一區的該第四金屬層內每一條個別的線係在該第一方向上延伸。
  3. 如申請專利範圍第2項所述之半導體裝置的製造方法，更包括在該第一區的該第四金屬層上形成一第五金屬層，其中該第一區的該第五金屬層內每一條個別的線係在該第二方向上延伸。
  4. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該第二金屬層具有一第一厚度，且其中形成該第三金屬層具有不同於該第一厚度的一第二厚度。
  5. 如申請專利範圍第4項所述之半導體裝置的製造方法，其中該第二厚度小於該第一厚度。
  6. 如申請專利範圍第1項所述之半導體裝置的製造方法，其中形成該第三金屬層包括至少一部份的雙鑲嵌製程。
  7. 如申請專利範圍第1項所述之半導體裝置的製造方法，更包括編程該些熔絲。
  8. 一種半導體裝置的製造方法，包括：在一半導體基底上形成一系列的主動元件；在該系列的主動元件上沉積一第一金屬層，在一俯視圖中，該第一金屬層排列為垂直於該系列的主動元件；在該第一金屬層上沉積一第二金屬層，在該俯視圖中，該第二金屬層排列為垂直於該第一金屬層；以及在該第二金屬層上沉積一系列的熔絲在一第三金屬層內，在該俯視圖中，該第三金屬層排列為垂直於該第二金屬層。
  9. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中沉積該系列的熔絲具有一第一厚度，且其中沉積該第二金屬層具有不同於該第一厚度的一第二厚度，且該第一厚度小於該第二厚度。
  10. 如申請專利範圍第8項所述之半導體裝置的製造方法，其中該第二金屬層無熔絲。
  11. 一種半導體裝置，包括：複數個主動元件，在一半導體基底的一第一區內，該些主動元件在一第一方向上延伸；一第一金屬層，在該些主動元件上，該第一金屬層包括複 數條第一金屬線在該第一區內且在垂直於該第一方向的一第二方向上排列；一第二金屬層，在該第一金屬層上，該第二金屬層包括複數條第二金屬線在該第一區內且在該第一方向上排列；以及一第三金屬層，在該第二金屬層上，該第三金屬層包括複數條第三金屬線和複數條熔絲，其中該些第三金屬線在該第二方向上排列。
  12. 如申請專利範圍第11項所述之半導體裝置，其中該些第三金屬線具有一第一厚度，該第二金屬層具有一第二厚度，且該第一厚度小於該第二厚度。
  13. 如申請專利範圍第11項所述之半導體裝置，更包括一第四金屬層，在該第三金屬層上，該第四金屬層包括複數條第四金屬線在該第一方向上排列。
  14. 如申請專利範圍第13項所述之半導體裝置，更包括一第五金屬層，在該第四金屬層上，該第五金屬層包括複數條第五金屬線在該第二方向上排列。
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