KR102173038B1 - 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법에 관한 것으로서, 특히 안티퓨즈 어레이의 면적소모를 최소화할 수 있는 안티퓨즈 어레이 기술에 관한 것이다.
본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 어레이는,반도체 기판 상에 매트릭스 구조로 연결되어 형성되는 복수개의 제 1 트랜지스터; 상기 매트릭스 구조 중 제 1 방향으로 상기 복수개의 제 1 트랜지스터의 제 1 끝단 각각에 형성되는 복수개의 제 2 트랜지스터; 및 상기 제 1 방향과 수직하는 제 2 방향으로 상기 복수개의 제 1 트랜지스터의 제 2 끝단 각각에 형성되는 복수개의 제 3 트랜지스터를 포함할 수 있다.

Description

반도체 소자의 안티퓨즈 어레이 및 그 동작 방법{ANTI-FUSE OF SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 반도체 소자의 안티퓨즈 어레이 및 그 동작 방법에 관한 것으로서, 특히 안티퓨즈 어레이의 면적소모를 최소화할 수 있는 안티퓨즈 어레이 기술에 관한 것이다.
최근에 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력이 요구된다. 이에 따라 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전하고 있다.
이러한 반도체 장치는 제조 공정 시 불량이 발생할 수 있으며, 이러한 불량한 상태를 갖는 셀들을 조기에 발견하고 리페어(Repair) 공정을 통해 재생할 수 있다.
이러한 리페어 공정을 위해 안티퓨즈가 필요하며, 안티 퓨즈는 패키지 레벨에서 리페어(repair)를 가능하게 할 뿐만 아니라 넷 다이 증가, 제품 특성의 개선 및 고집적화에 따른 기존의 레이저 퓨즈의 장비 및 공정의 의존도를 극복하기 위하여 많이 이용되고 있는 추세이다.
본 발명의 실시예는 안티퓨즈 어레이의 면적을 감소시켜 생산율을 향상시키는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 소자의 안티퓨즈 어레이는,반도체 기판 상에 매트릭스 구조로 연결되어 형성되는 복수개의 제 1 트랜지스터; 상기 매트릭스 구조 중 제 1 방향으로 상기 복수개의 제 1 트랜지스터의 제 1 끝단 각각에 형성되는 복수개의 제 2 트랜지스터; 및 상기 제 1 방향과 수직하는 제 2 방향으로 상기 복수개의 제 1 트랜지스터의 제 2 끝단 각각에 형성되는 복수개의 제 3 트랜지스터를 포함할 수 있다.
또한, 본 발명에 따른 안티퓨트 어레이의 동작 방법은, 반도체 기판 상에 매트릭스 구조로 연결되어 형성되는 복수개의 제 1 트랜지스터; 상기 매트릭스 구조 중 제 1 방향으로 상기 복수개의 제 1 트랜지스터의 제 1 끝단 각각에 형성되는 복수개의 제 2 트랜지스터; 및 상기 제 1 방향과 수직하는 제 2 방향으로 상기 복수개의 제 1 트랜지스터의 제 2 끝단 각각에 형성되는 복수개의 제 3 트랜지스터를 포함하는 안티퓨즈 어레의 동작방법에 있어서, 상기 복수개의 제 2 트랜지스터 중 적어도 하나에 제 1 전압을 인가하는 단계; 상기 복수개의 제 3 트랜지스터 중 적어도 하나에 제 2 전압을 인가하는 단계; 상기 제 1 전압이 인가된 제 2 트랜지스터와 상기 제 2 전압이 인가된 제 3 트랜지스터에 의해 교차되는 지점의 제 1 트랜지스터가 상기 제 1 전압 및 상기 제 2 전압 차에 의해 파열(rupture)되는 단계를 포함할 수 있다.
본 기술은 반도체 장치의 공정의 추가 없이 안티퓨즈 어레이의 면적을 감소시켜 생산율을 향상시키는 효과가 있다.
도 1는 본 발명의 실시예에 따른 안티퓨즈 어레이의 회로도이다.
도 2은 본 발명의 실시예에 따른 안티퓨즈 어레이의 평면도이다.
도 3는 도 3의 평면도를 X-X'축으로 자른 안티퓨즈 어레이의 단면도이다.
도 4은 도 3의 평면도를 Y-Y'축으로 자른 안티퓨즈 어레이의 단면도이다.
도 5는 본 발명의 실시예에 따른 안티퓨즈 어레이의 프로그램(program) 동작 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 실시예에 따른 안티퓨즈 어레이의 리드(read) 동작 방법을 설명하기 위한 도면이다.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부도면을 참조하여 설명하기로 한다.
안티퓨즈 어레이(antifuse array)는 프로그램 트랜지스터(program transistor)와 셀렉트 트렌지스터(select transistor), 메탈 콘택(metalcontact)이 복수개 나열되어 구성되며, 임의의 선택된 셀을 프로그래밍하기 위해서 1개의 프로그램 트랜지스터, 셀렉트 트랜지스터, 비트라인(메탈 콘택)을 각각 선택해야 한다.
즉, 프로그램 게이트에 고전압이 인가되면 비트라인을 통해 인가된 저전압과의 레벨 차이로 인해 프로그램 트랜지스터의 게이트 절연막이 파열(rupture)된다. 이때, 셀렉트 게이트에 일정 전압이 인가되면 셀렉트 게이트 하부에 채널영역이 형성되어, 프로그램 게이트에 인가된 고전압이 셀렉트 게이트 하부의 채널 영역을 통해 셀렉트 게이트 측면의 비트라인(메탈 콘택)을 통해 출력되도록 한다.
본 발명에서는 프로그램 게이트 라인과 채널라인이 교차하는 매트릭스 구조로 프로그램 트랜지스터를 형성하고 프로그램 게이트 라인의 끝단에 셀렉트 게이트를 각각 형성하여 끝단의 셀렉트 게이트에 의해 선택되는 프로그램 게이트만 파열(rupture)되도록 하여 프로그래밍을 할 수 있다.
이에, 프로그램 게이트와 셀렉트 게이트를 일대일 대응시켜 구성하는 구조에 비해 프로그램 트랜지스터 대비 셀렉트 트랜지스터의 수를 감소시켜 안티퓨즈 어레이의 면적을 최소화할 수 있다.
이하, 도 1 내지 도 6을 참조하여, 본 발명의 실시예들을 구체적으로 설명하기로 한다.
도 1는 본 발명의 실시예에 따른 안티퓨즈 어레이의 회로도이고, 도 2은 본 발명의 실시예에 따른 안티퓨즈 어레이의 사시도이고, 도 3는 도 3의 평면도를 X-X'축으로 자른 안티퓨즈 어레이의 단면도이며, 도 4은 도 3의 평면도를 Y-Y'축으로 자른 안티퓨즈 어레이의 단면도이다.
먼저, 도 1를 참조하면, 본 발명에 따른 안티퓨즈 어레이는 매트릭스 구조의 프로그램 트랜지스터(제 1 트랜지스터, 130), 매트릭스 구조의 프로그램 트랜지스터(130)의 제 1 방향의 끝단에 형성되는 셀렉트 트랜지스터(제 2 트랜지스터, 110), 매트릭스 구조의 프로그램 트랜지스터(130)의 제 2 방향의 끝단에 형성되는 셀렉트 트랜지스터(제 3 트랜지스터, 120)를 구비한다.
안티퓨즈 어레이의 구성을 구체적으로 설명하기 위해 도 1과 도 2를 함께 참조하면, 매트릭스 구조의 프로그램 트랜지스터(130)를 형성하기 위해 반도체 기판(101) 내에 제 1 방향으로 일정 간격 이격되는 복수개의 채널라인(103a 내지 103d)을 형성하고, 채널라인(103a 내지 103d)과 수직하는 방향으로 일정 간격 이격되어 형성되는 복수개의 게이트 라인(107a 내지 107d)을 형성하여, 채널라인(103a 내지 103d)과 게이트 라인(107a 내지 107d)이 수직하게 교차하도록 하고, 교차되는 지점에 하나의 프로그램 트랜지스터가 형성되도록 한다.
이때, 채널라인(103a 내지 103d)은 이온 주입을 통해 형성되거나 채널로서 사용될 수 있는 물질을 증착하여 형성될 수 있다. 또한, 반도체 기판(101)과 게이트 라인(107a 내지 107d) 사이에 게이트 절연막 라인(105a 내지 105d)이 형성되어, 게이트 절연막 라인(105a 내지 105d)과 게이트 라인(107a 내지 107d)이 적층되는 구조를 가진다.
또한, 이러한 게이트 절연막 라인(105a 내지 105d)과 게이트 라인(107a 내지 107d)은 반도체 기판(101) 전면에 게이트 절연막 물질과 게이트 도전물질을 순서대로 적층한 후, 마스크를 이용하여 라인 타입으로 게이트 절연막 물질과 게이트 도전물질을 식각하여 형성한다. 또한, 게이트 라인(107a 내지 107d)은 게이트 도전물질(11) 및 캡핑막(12)의 적층구조로 형성되며, 게이트 도전물질(13)은 폴리실리콘, 텅스텐 등의 도전물질로 형성될 수 있다.
한편, 셀렉트 트랜지스터(110)는 프로그램 트랜지스터(130)의 게이트 라인(107a 내지 107d)의 장축방향의 끝단측에 게이트 라인(107a 내지 107d)과 일정 간격 이격되어 형성된다. 도 1에 도시된 바와 같이, 셀렉트 트랜지스터(111 내지 114)는 게이트 라인(107a 내지 107d)과 일대일 대응되어 형성된다. 또한, 셀렉트 트랜지스터(110)는 채널영역(102a 내지 102d)와 채널영역(104a 내지 104d) 사이의 반도체 기판 상부에 셀렉트 게이트(110a 내지 110d)를 구비하고, 반도체 기판과 셀렉트 게이트(110a 내지 110d) 사이에 게이트 절연막(108a 내지 108d)를 구비한다. 또한, 셀렉트 트랜지스터(110)는 프로그램 트랜지스터(130)와 메탈 구조물(140)에 의해 전기적으로 연결되도록 한다.
또한, 셀렉트 트랜지스터(120)는 프로그램 트랜지스터(130)의 채널라인(103a 내지 103d)의 장축방향의 끝단에 채널라인(103a 내지 103d)과 접속되도록 형성된다. 이때, 도 1에 도시된 바와 같이, 셀렉트 트랜지스터(121 내지 124)는 채널라인(103a 내지 103d)과 일대일 대응되어 형성된다. 또한, 셀렉트 트랜지스터(120)는 채널라인(103a 내지 103d)과 채널영역(106a 내지 106d) 사이 상부에 형성되는 게이트 절연막(109a 내지 109d), 게이트 절연막(109a 내지 109d) 상부에 형성되는 셀렉트 게이트(120a 내지 120d)를 구비한다. 또한, 셀렉트 트랜지스터(120)는 프로그램 트랜지스터(130)와 채널라인(103a 내지 103d)을 공통으로 사용함으로써 전기적으로 연결된다.
이때, 셀렉트 트랜지스터(110)의 게이트 절연막(108a 내지 108d) 및 셀렉트 게이트(110a 내지 110d)와 셀렉트 트랜지스터(120)의 게이트 절연막(109a 내지 109d) 및 셀렉트 게이트(120a 내지 120d)는 프로그램 트랜지스터(130)의 게이트 절연막 라인(105a 내지 105d)과 게이트 라인(107a 내지 107d) 형성 시에 동시에 형성되도록 한다. 또한, 셀렉트 게이트(110a 내지 110d)와 셀렉트 게이트(120a 내지 120d)는 게이트 도전물질(13) 및 캡핑막(14)의 적층구조로 형성되며, 게이트 도전물질(13)은 폴리실리콘, 텅스텐 등의 도전물질로 형성될 수 있다.
이하, 도 2의 사시도를 X-X'축으로 자른 단면도인 도 3와 도 2의 사시도를 Y-Y'축으로 자른 단면도인 도 4을 참조하여 프로그램 트랜지스터(130)와 셀렉트 트랜지스터(110, 120) 간의 연결관계를 구체적으로 설명하기로 한다.
먼저, 도 3을 참조하면, 채널라인(103a 내지 103d)이 셀렉트 게이트(120a)의 위치까지 라인 타입으로 형성되고, 셀렉트 게이트(120a)의 타측에 채널영역(106a)이 형성된다. 이에, 채널라인(103a) 및 채널영역(106a)이 드레인 또는 소스영역이 되어 셀렉트 게이트(120a)와 함께 셀렉트 트랜지스터(121)로서 구동된다. 또한, 라인 타입의 채널라인(103a) 상부에 일정 간격 이격되는 복수개의 게이트 절연막 라인(105a 내지 105d) 및 게이트 라인(107a 내지 107d) 적층구조가 형성된다.
한편, 도 4를 참조하면, 프로그램 트랜지스터(130)는 반도체 기판(101) 내에 일정 간격 이격되는 복수개의 채널라인(103a 내지 103d)이 형성되고, 채널라인(103a 내지 103d)과 수직하는 방향으로 채널라인(103a 내지 103d) 상부에 라인 타입으로 적층된 게이트 절연막 라인(105a)과 게이트 라인(107a)이 형성된다.
또한, 게이트 라인(107a 내지 107d)의 장축방향으로 게이트 라인(107a 내지 107d)과 일정 간격 이격되는 셀렉트 트랜지스터를 구비한다. 셀렉트 트랜지스터는 채널영역(102a)과 채널영역(104a) 사이 상부에 형성되는 게이트 절연막(108a), 게이트 절연막(108a) 상부에 형성되는 셀렉트 게이트(110a)를 구비한다.
한편, 도 1에서와 같이, 프로그램 트랜지스터(130)와 셀렉트 트랜지스터(110)의 연결을 위해, 메탈 구조물(140)을 형성하는데, 도 2에 도시된 바와 같이, 메탈 구조물(140)은 채널영역(104a 내지 104d) 상부에 형성되는 메탈 콘택(141a 내지 141d), 게이트 라인(107a 내지 107d) 상부에 형성되는 메탈 콘택(142a 내지 142d), 메탈 콘택(141a 내지 141d)과 메탈 콘택(142a 내지 142d)을 연결하는 메탈 라인(143a 내지 143d)를 포함한다. 즉, 메탈 구조물(140)은 게이트 라인(107a 내지 107d)과 셀렉트 게이트(110a 내지 110d)가 일대일로 대응되도록 연결한다.
도 4의 단면도를 참고하면, 메탈콘택(제 1 메탈콘택, 142a)이 게이트 라인(107a) 상부에 형성되고, 메탈콘택(제 2 메탈콘택, 141a)이 셀렉트 게이트(110a)의 채널영역(104a) 상부에 형성되며, 메탈콘택(141a)과 메탈콘택(142a)은 메탈라인(143a)로 연결된다. 이에, 프로그램 트랜지스터의 게이트 라인(107a)과 셀렉트 트랜지스터의 채널영역(104a)이 메탈콘택(141a, 142a) 및 메탈라인(143a)를 통해 전기적으로 연결되게 된다.
이와 같이, 본 발명은 수직으로 교차하는 게이트 라인(107a 내지 107d)과 채널라인(103a 내지 103d)을 통해 매트릭스구조의 프로그램 트랜지스터(130)를 형성하고, 매트릭스 구조 중 하나의 프로그램 트랜지스터를 선택하기 위해 프로그램 트랜지스터(130)의 끝단(채널라인의 끝단, 게이트 라인의 끝단)에 각각 셀렉트 트랜지스터(110, 120)를 구비하는 구성을 가진다.
이에, 본 발명은 복수개의 프로그램 트랜지스터로 연결되는 하나의 게이트 라인에 대해 하나의 셀렉트 트랜지스터를 대응시켜 구비하고 하나의 채널라인에 하나의 셀렉트 트랜지스터를 대응시켜 구비함으로써 안티퓨즈 어레이의 면적을 최소화할 수 있다.
이하, 도 5 및 도 6을 참조하여 본 발명의 실시예에 따른 안티퓨즈 어레이의 동작 방법을 구체적으로 설명하기로 한다.
먼저, 도 5는 본 발명의 실시예에 따른 안티퓨즈 어레이의 프로그램 동작 방법을 설명하기 위한 도면이다.
도 5의 (i)를 참조하면, 먼저 셀렉트 트랜지스터(110, 120)가 초기상태에서는 모두 전압이 인가되지 않은 상태인 플로팅 상태인 것으로 가정한다. 즉 모든 셀렉트 트랜지스터(110, 120)가 플로팅 상태에서, 프로그램하고자(파열시키고자)하는 프로그램 트랜지스터를 선택하기 위해 원하는 셀렉트 트랜지스터를 턴온시킨다. 도 5에서는 셀렉트 트랜지스터(121, 123)와 셀렉트 트랜지스터(112)가 턴온되고 턴온된 셀렉트 트랜지스터(121, 123)와 셀렉트 트랜지스터(112)를 통해 전압이 인가되어 프로그램 트랜지스터(A, B)가 파열되는 예를 개시하고 있다.
즉, 채널라인(103a, 103c)에 연결되는 셀렉트 트랜지스터(121, 123)에 접지전압을 인가시키고, 게이트라인(107b)에 연결되는 셀렉트 트랜지스터(112)에 전원전압을 인가하는 경우 채널라인(103a, 103c)과 게이트라인(107b)의 교차지점의 프로그램 트랜지스터(A, B)에 전압차가 발생하여 게이트 절연막이 파열된다. 이때, 나머지 게이트 라인(107a, 107c, 107d)과 나머지 채널라인(105b, 105d)는 플로팅(floating) 상태를 유지하고 있어 채널라인(105b, 105d)과 게이트 라인(107a, 107c, 107d)에 의해 교차되는 지점의 프로그램 트랜지스터에서는 파열이 발생하지 않게 된다.
이러한 프로그램 동작은 제 1방향으로 순차적으로 진행되는 것이 바람직하다. 여기서 제 1 방향은 좌측에서 우측으로 셀렉트 트랜지스터(120)에 가까워지는 방향을 의미한다.
즉, (ii)를 참조하면, 게이트라인(107b)에 연결된 프로그램 트랜지스터(A, B)가 파열된 후, 게이트라인(107c)에 연결된 프로그램 트랜지스터들을 파열시키고, 순차적으로 게이트 라인(107d)에 연결된 프로그램 트랜지스터들을 파열시키도록 한다.
이는 게이트 라인(107c)에 연결된 프로그램 트랜지스터들을 파열시킨 후 게이트 라인(107b)에 연결된 프로그램 트랜지스터들을 파열하는 경우, 이미 파열된 게이트라인(107c)에 연결된 프로그램 트랜지스터들에 의해 누설전류가 발생하여 게이트 라인(107b)에 연결된 프로그램 트랜지스터들을 파열시키지 못하는 경우가 발생할 수 있기 때문이다.
예를 들어, 도 5의 (ii)에서 프로그램 트랜지스터(C, D)를 파열한 후 프로그램 트랜지스터(A, B)를 파열하고자 하는 경우 파열된 프로그램 트랜지스터(C, D)에 의해 누설전류가 발생하게 된다. 즉, 프로그램 트랜지스터(B)를 파열시키기 위해 셀렉트 트랜지스터(112)와 셀렉트 트랜지스터(123)에 전압을 인가하더라도 프로그램 트랜지스터(B)의 우측에 있는 이미 파열된 프로그램 트랜지스터(D)에 누설전류가 발생하게 되어, 프로그램 트랜지스터(B)에 걸리는 전압차가 약해져 파열되기 어려울 수 있다.
따라서, 본 발명의 안티퓨즈는 셀렉트 트랜지스터(120)에 가까워지는 방향으로 순차적으로 프로그램 트랜지스터를 파열시키는 것이 바람직하다.
도 6은 본 발명의 실시예에 따른 안티퓨즈 어레이의 리드 동작 방법을 설명하기 위한 도면이다.
도 6의 (i)를 참조하면, 먼저 셀렉트 트랜지스터(110, 120)가 초기상태에서는 모두 전압이 인가되지 않은 상태인 플로팅 상태인 것으로 가정한다.
도 6의 (i)에서와 같이 채널라인(103b)과 게이트라인(107c)가 교차하는 지점의 프로그램 트랜지스터(E)를 리드(read)하기 위해, 채널라인(103b)에 연결된 셀렉트 트랜지스터(113)에 리드전압(VRD)을 인가하고 게이트라인(107c)에 연결된 셀렉트 트랜지스터(122)에 접지전압을 인가한다. 이에 프로그램 트랜지스터(E)가 이미 파열되어 있는 상태이므로 전류가 흐르게 되고, 프로그램 트랜지스터(E)를 통해 흐르는 전류값을 통해 리드하게 된다. 이때, 전류값 측정은 별도의 장비를 통해 측정할 수 있으며 전류값을 측정하고 전류값에 따라 값을 "1" 또는 "0"으로 리드하는 것은 일반적인 퓨즈 리드 기술로 적용될 수 있다.
예를 들어, 전류값이 일정 레벨 이상이면 퓨즈값이 "1"이고 전류값이 일정레벨 이하이면 퓨즈값이 "0"이라고 가정할 수 있으며, 전류값이 일정레벨 이상이면 퓨즈가 파열된 상태인 것으로 추정하고 전류값이 일정레벨 이하이면 퓨즈가 파열되지 않은 상태인 것으로 판단할 수 있다.
도 6의 (ii)에서 프로그램 트랜지스터(E')는 파열되지 않은 상태이다. 이때, 프로그램 트랜지스터(E')를 리드(read)하기 위해, 채널라인(103b)에 연결된 셀렉트 트랜지스터(113)에 리드전압(VRD)을 인가하고 게이트라인(107c)에 연결된 셀렉트 트랜지스터(122)에 접지전압을 인가한다. 이에, 전압차에 의해 프로그램 트랜지스터(E')를 통해 전류가 흘러야 하는데 프로그램 트랜지스터(E')가 파열되지 않은 상태이므로 전류가 흐르지 않게 된다.
이에, 프로그램 트랜지스터(E')에 흐르는 전류를 측정하는 경우 일정 레벨 이하의 전류레벨이 측정될 수 있다.
이와 같이, 본 발명은 매트릭스 구조로 프로그램 트랜지스터를 형성하고 프로그램 게이트 라인의 끝단에 셀렉트 게이트를 각각 형성하여 끝단의 셀렉트 게이트에 의해 선택되는 프로그램 게이트만 파열(rupture)되도록 하여 프로그래밍을 할 수 있다. 이에, 프로그램 게이트와 셀렉트 게이트를 일대일 대응시켜 구성하는 구조에 비해 복수개의 프로그램 게이트에 대해 하나의 셀렉트 게이트를 구비함으로써 안티퓨즈 어레이의 면적을 최소화할 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
101 : 반도체 기판
102a ~ 102d: 채널영역
103a ~ 103d: 채널라인
104a ~ 104d: 채널영역
105a ~ 105d: 게이트 절연막 라인
106a ~ 106d: 채널영역
107a ~ 107d: 게이트 라인
108a ~ 108d: 게이트 절연막
109a ~ 109d: 게이트 절연막
110, 120 : 셀렉트 트랜지스터
130 : 프로그램 트랜지스터
140 : 메탈 구조물
111 ~ 114 : 셀렉트 게이트
121 ~ 124 : 셀렉트 게이트
141a ~ 141d: 메탈 콘택
142a ~ 142d: 메탈 콘택
143a ~ 143d: 메탈 라인

Claims (20)

  1. 제 1 방향으로 연장되는 복수개의 게이트 라인들, 상기 복수개의 게이트 라인들과 교차되도록 제 2 방향으로 연장되는 복수개의 채널라인들 및 상기 복수개의 채널라인들과 중첩되게 상기 게이트 라인들 하부에 위치하는 게이트 절연막 라인들을 포함하는 복수개의 제 1 트랜지스터들;
    상기 복수개의 게이트 라인들 각각에 연결되는 복수개의 제 2 트랜지스터들; 및
    상기 복수개의 채널라인들 각각에 연결되는 복수개의 제 3 트랜지스터들을 포함하는 안티퓨즈 어레이.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서,
    상기 제 1 트랜지스터들은 프로그램(program) 트랜지스터이고, 상기 제 2 트랜지스터들 및 상기 제 3 트랜지스터들은 셀렉트(select) 트랜지스터인 것을 특징으로 하는 안티퓨즈 어레이.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 1에 있어서, 상기 채널라인들은
    반도체 기판 내에 형성되며, 상기 제 1 방향으로 일정 간격 이격되어 형성되는 것을 특징으로 하는 안티퓨즈 어레이.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 채널라인들은 이온주입을 통해 형성되는 것을 특징으로 하는 안티퓨즈 어레이.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제 3 트랜지스터들 각각은,
    상기 반도체 기판 내에 형성되는 제 1 채널영역;
    상기 제 1 채널영역과 일정 간격 이격되어 상기 채널라인들 중 어느 하나에 연결되는 제 2 채널영역;
    상기 제 1 채널영역과 상기 제 2 채널영역 사이 상부에 형성되는 게이트 절연막; 및
    상기 게이트 절연막 상부에 형성되는 게이트 전극;
    을 포함하는 안티퓨즈 어레이.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제 3 트랜지스터들은 상기 제 2 방향으로 상기 채널라인들의 끝단에 연결되는 것을 특징으로 하는 안티퓨즈 어레이.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제 2 트랜지스터들 각각은,
    상기 반도체 기판 내에 일정 간격 이격되어 형성되는 제 1 및 제 2 채널영역;
    상기 제 1 및 제 2 채널영역 사이 상부에 형성되는 게이트 절연막; 및
    상기 게이트 절연막 상부에 형성되는 게이트 전극
    을 포함하는 것을 특징으로 하는 안티퓨즈 어레이.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제 2 트랜지스터들은,
    상기 제 1 방향으로 상기 게이트 라인들의 끝단과 일정 간격 이격되어 형성되는 것을 특징으로 하는 안티퓨즈 어레이.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 복수개의 제 1 트랜지스터들과 상기 복수개의 제 2 트랜지스터들을 연결하는 메탈 구조물들을 더 포함하는 것을 특징으로 하는 안티퓨즈 어레이.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서,
    상기 메탈 구조물들은,
    상기 제 1 트랜지스터들의 상기 게이트 라인들에 연결되는 제 1 메탈 콘택들;
    상기 제 2 트랜지스터들의 채널영역들에 연결되는 제 2 메탈 콘택들; 및
    상기 제 1 메탈 콘택들과 상기 제 2 메탈 콘택들을 연결하는 메탈 라인들
    을 포함하는 것을 특징으로 하는 안티퓨즈 어레이.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 9에 있어서,
    상기 메탈 구조물들은,
    상기 게이트 라인들과 일대일 대응하여 형성되는 것을 특징으로 하는 안티퓨즈 어레이.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 3에 있어서,
    상기 제 3 트랜지스터들은 상기 채널라인들과 일대일 대응하여 형성되는 것을 특징으로 하는 안티 퓨즈 어레이.
  13. 삭제
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 5에 있어서,
    상기 제 1 채널영역 및 상기 제 2 채널영역은,
    상기 채널라인들 형성시에 이온주입을 통해 동시에 형성되는 것을 특징으로 하는 안티 퓨즈 어레이.
  15. 복수의 게이트 라인들 및 복수의 채널라인들이 교차되는 지점들에 위치하는 복수개의 제 1 트랜지스터들; 상기 게이트 라인들 각각에 연결되는 복수개의 제 2 트랜지스터들; 및 상기 채널라인들 각각에 연결되는 복수개의 제 3 트랜지스터들을 포함하는 안티퓨즈 어레이의 동작방법에 있어서,
    상기 복수개의 제 2 트랜지스터들 중 적어도 하나에 제 1 전압을 인가하는 단계;
    상기 복수개의 제 3 트랜지스터들 중 적어도 하나에 제 2 전압을 인가하는 단계;
    상기 복수개의 제 1 트랜지스터들 중 상기 제 1 전압 및 상기 제 2 전압이 인가된 적어도 하나의 트랜지스터가 파열(rupture)되는 단계를 포함하며,
    상기 적어도 하나의 트랜지스터가 파열되는 단계는
    상기 제 3 트랜지스터들에 가까워지는 방향으로 순차적으로 파열되는 것을 특징으로 하는 안티 퓨즈 어레이의 동작 방법.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    프로그램 모드 시, 상기 제 1 전압은 전원전압(VDD) 레벨이고, 상기 제 2 전압은 접지전압(VSS) 레벨인 것을 특징으로 하는 안티 퓨즈 어레이의 동작 방법.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 복수개의 제 2 트랜지스터들 중 적어도 하나에 제 3 전압을 인가하고, 상기 복수개의 제 3 트랜지스터들 중 적어도 하나에 제 4 전압을 인가하여 리드동작을 수행하는 단계를 더 포함하는 것을 특징으로 하는 안티 퓨즈 어레이의 동작 방법.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 17에 있어서,
    리드 모드 시, 상기 제 3 전압은 리드전압(VRD) 레벨이고, 상기 제 4 전압은 접지전압(VSS) 레벨인 것을 특징으로 하는 안티 퓨즈 어레이의 동작 방법.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    청구항 15에 있어서,
    상기 제 1 트랜지스터들은 프로그램(program) 트랜지스터이고, 상기 제 2 트랜지스터들 및 상기 제 3 트랜지스터들은 셀렉트(select) 트랜지스터인 것을 특징으로 하는 안티 퓨즈 어레이의 동작 방법.
  20. 삭제
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