KR102037696B1 - 이-퓨즈 어레이 회로 - Google Patents

이-퓨즈 어레이 회로 Download PDF

Info

Publication number
KR102037696B1
KR102037696B1 KR1020130023915A KR20130023915A KR102037696B1 KR 102037696 B1 KR102037696 B1 KR 102037696B1 KR 1020130023915 A KR1020130023915 A KR 1020130023915A KR 20130023915 A KR20130023915 A KR 20130023915A KR 102037696 B1 KR102037696 B1 KR 102037696B1
Authority
KR
South Korea
Prior art keywords
gate line
fuse
line
program
array circuit
Prior art date
Application number
KR1020130023915A
Other languages
English (en)
Other versions
KR20140034032A (ko
Inventor
손성주
김성호
고동욱
김윤철
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Publication of KR20140034032A publication Critical patent/KR20140034032A/ko
Application granted granted Critical
Publication of KR102037696B1 publication Critical patent/KR102037696B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/04—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using capacitive elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Landscapes

  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

이-퓨즈 어레이 회로는, 평행하게 확장된 프로그램 게이트 라인 및 워드라인 게이트 라인; 및 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인의 상부에 형성되어 상기 프로그램 게이트 라인과 연결되며, 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인과 중첩되는 금속 배선을 포함한다.

Description

이-퓨즈 어레이 회로{E-FUSE ARRAY CIRCUIT}
본 발명은 이-퓨즈 어레이 회로에 관한 것으로, 더욱 자세하게는 이-퓨즈 어레이 회로의 구조에 관한 것이다.
일반적인 퓨즈는 레이져에 의해 퓨즈가 컷팅되었느냐/아니냐에 따라 데이터를 구분하기에 웨이퍼 상태에서는 퓨즈를 프로그래밍하는 것이 가능하지만, 웨이퍼가 패키지 내부에 실장된 이후에는 퓨즈를 프로그래밍하는 것이 불가능하다.
이러한 단점을 극복하기 위해 사용되는 것이 이-퓨즈(e-fuse)인데, 이-퓨즈는 트랜지스터를 이용하여 게이트와 드레인/소스간의 저항을 변경시켜 데이터를 저장하는 퓨즈를 말한다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면이다.
도 1을 참조하면, 이-퓨즈는 트랜지스터(T)로 구성되며 게이트(G)에 전원전압이 인가되고 드레인(D)/소스(S)에 접지전압을 인가된다.
게이트(G)에 트랜지스터(T)가 견딜 수 있는 보통의 전원전압이 인가되면 이-퓨즈는 캐패시터(C)로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 흐르는 전류가 없다. 그러나 게이트(G)에 트랜지스터(T)가 견딜 수 없는 높은 전원전압이 인가되면 트랜지스터(T)의 게이트 옥사이드(gate oxide)가 파되되면서 게이트(G)와 드레인/소스(D/S)가 쇼트(short)되어 이-퓨즈는 저항(R)으로 동작한다. 따라서 게이트(G)와 드레인/소스(D/S) 간에 전류가 흐르게 된다. 이러한 현상을 이용하여 이-퓨즈의 게이트(G)와 드레인/소스(D/S) 간의 저항값을 통해 안티퓨즈의 데이터를 인식하게 된다. 이때 이-퓨즈의 데이터를 인식하기 위해서는 (1)트랜지스터(T)의 사이즈를 크게 하여 별도의 센싱동작 없이 바로 데이터를 인식하도록 하거나, (2)트랜지스터(T)의 사이즈를 줄이는 대신에 증폭기를 이용하여 트랜지스터(T)에 흐르는 전류를 센싱하여 이-퓨즈의 데이터를 인식할 수 있다. 위의 2가지 방법은 이-퓨즈를 구성하는 트랜지스터(T)의 사이즈를 크게 설계하거나, 이-퓨즈마다 데이터의 증폭을 위한 증폭기를 구비하여야 하기에 면적 상의 제한을 가지게 된다.
미국 등록특허 7269047에 개시된 바와 같이, 이-퓨즈를 어레이로 구성하는 방식으로 이-퓨즈가 차지하는 면적을 줄이기 위한 방안이 연구되고 있다.
도 2는 종래의 이-퓨즈로 구성되는 셀어레이(200)의 구성도이다.
도 2를 참조하면, 셀어레이(200)는 N개의 로우(row)와 M개의 컬럼(column)으로 배열되는 메모리 셀들(201~216)을 포함한다. 메모리 셀들(201~216) 각각은 메모리 소자(M1~M16)와 스위치 소자(S1~S16)를 포함한다. 메모리 소자(M1~M16)는 럽쳐(rupture) 여부에 따라 저항 또는 캐패시터의 성질을 갖는 이-퓨즈이다. 즉, 이-퓨즈(M1~M16)는 저항의 크기에 따라 데이터를 저장하는 저항성 메모리 소자라고 여기질 수 있다. 스위치 소자(S1~S16)는 워드라인 게이트 라인(WLR1~WLRN)의 제어에 따라 메모리 소자(M1~M16)와 비트 라인(BL1~BLM)을 전기적으로 연결한다.
이하, 2번째 로우가 선택된 로우이고, M번째 컬럼이 선택된 컬럼, 즉 메모리 셀(208)이 선택된 메모리 셀이라고 가정하고, 프로그램 및 리드 동작시에 선택된 메모리 셀(208)과 선택되지 않은 메모리 셀(201~207, 209~216)에 인가되는 전압에 대해 알아보기로 한다.
프로그램 동작
선택된 로우의 워드라인 게이트 라인(WLR2)이 활성화되고 나머지 워드라인 게이트 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램 게이트 라인(WLP2)에는 이-퓨즈의 게이트 옥사이드를 파괴시킬 정도의 높은 전압(일반적으로, 전원전압을 펌핑해 생성한 높은 전압)이 인가되고, 나머지 프로그램 리드/라인들(WLP1, WLP3~WLPN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 비트 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 비트 라인들(BL1~BLM-1)은 플로팅(floating)된다. 데이터 억세스 회로는 입력된 데이터가 프로그램 데이터(예, '1')이면 선택된 비트 라인(BLM)을 '로우'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램(럽쳐)되도록 하고, 입력된 데이터가 프로그램 데이터가 아니면(예, '0') 선택된 비트 라인(BLM)을 '하이'레벨로 구동하여 선택된 메모리 셀(208)의 메모리 소자(M8)가 프로그램되지 않도록 한다. 선택되지 않은 비트 라인들(BL1~BLM-1)은 플로팅되므로, 메모리 소자들(M5~M7)은 게이트에 높은 전압이 인가되더라도 프로그램되지 않는다.
리드 동작
선택된 로우의 워드라인 게이트 라인(WLR2)이 활성화되고 나머지 워드라인 게이트 라인들(WLR1, WLR3~WLRN)은 비활성화된다. 따라서, 스위치 소자들(S5~S8)이 턴온되고, 스위치 소자들(S1~S4, S9~S16)이 턴오프된다. 선택된 로우의 프로그램 게이트 라인(WLP2)에는 리드 동작에 적절한 전압(일반적으로, 전원 전압)이 인가되고, 나머지 프로그램 게이트 라인(WLP1, WLP3~WLPN)에는 낮은 레벨의 전압(예, 접지전압)이 인가된다. 선택된 비트 라인(BLM)은 데이터 억세스 회로에 연결되고, 선택되지 않은 비트 라인들(BL1~BLM-1)은 플로팅된다. 데이터 억세스 회로(미도시)는 선택된 비트 라인(BLM)에 전류가 흐르면 메모리 소자(M8)가 프로그램되었다고 인식하고(메모리 셀(208)의 데이터를 '1'로 인식), 선택된 비트 라인(BLM)에 전류가 흐르지 않으면 메모리 소자(M8)가 프로그램되지 않았다고 인식한다(데이터 셀(208)의 데이터를 '0'으로 인식).
여기서는, 비트 라인들(BL1~BLN) 중 하나의 비트 라인(BLN)이 선택되는 것으로 예시하였지만, 한번에 여러 개의 비트 라인이 선택될 수도 있다. 즉, 하나의 로우에 속한 여러개의 메모리 셀들이 동시에 프로그램/리드 될 수도 있다.
본 발명의 실시예는 최적의 셀어레이 구조를 갖는 이-퓨즈 어레이 회로를 제공한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로는, 평행하게 확장된 프로그램 게이트 라인 및 워드라인 게이트 라인; 및 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인의 상부에 형성되어 상기 프로그램 게이트 라인과 연결되며, 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인과 중첩되는 금속 배선을 포함한다.
상기 이-퓨즈 어레이 회로는, 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인의 상부에 형성된 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 프로그램 게이트 라인과 상기 금속 배선을 연결시키는 하나 이상의 콘택플러그를 더 포함할 수 있다. 또한, 상기 이-퓨즈 어레이 회로는, 상기 프로그램 게이트 라인의 전압을 게이트에 인가받는 다수의 이-퓨즈 트랜지스터; 및 상기 다수의 이-퓨즈 트랜지스터 각각에 직렬로 연결되며, 상기 워드라인 게이트 라인의 전압을 게이트에 인가받는 다수의 선택 트랜지스터를 더 포함할 수 있다.
본 발명의 실시예에 따르면, 이-퓨즈 어레이 회로의 프로그램 게이트 라인과 워드라인 게이트 라인 중 프로그램 게이트 라인에만 선택적으로 메탈 스트랩핑이 이루어진다. 또한, 메탈 스트래핑이 이루어지지 않는 워드라인 게이트 라인의 상부 영역을 이용하여 메탈 스트래핑을 위한 금속 배선의 면적을 늘릴 수 있으므로, 프로그램 게이트 라인에 충분한 양의 전류를 공급할 수 있다.
도 1은 트랜지스터로 구성되는 이-퓨즈와 이-퓨즈가 저항 또는 캐패시터로 동작하는 것을 도시한 도면.
도 2는 종래의 이-퓨즈로 구성되는 셀어레이(200)의 구성도.
도 3은 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로의 구성도.
도 4는 도 3의 레이아웃을 나타낸 도면.
도 5는 도 4의 A-A' 단면을 도시한 단면도.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일실시예에 따른 이-퓨즈 어레이 회로의 구성도이다.
도 3을 참조하면, 이-퓨즈 어레이 회로의 셀어레이는, 다수의 이-퓨즈 트랜지스터(M<1>~M<3N>), 다수의 선택 트랜지스터(S<1>~S<3N>), 프로그램 게이트 라인(WLP), 워드라인 게이트 라인(WLR), 및 금속 배선(310)을 포함한다.
다수의 이-퓨즈 트랜지스터(M<1>~M<3N>)는 메모리 소자로 동작하며, 게이트 옥사이드의 파괴 여부에 따라 '1' 또는 '0'의 데이터를 저장한다. 이-퓨즈 트랜지스터들(M<1>~M<3N>)의 게이트는 프로그램 게이트 라인(WLP)에 의해 제어된다.
다수의 선택 트랜지스터(S<1>~S<3N>)는 이-퓨즈 트랜지스터들(M<1>~M<3N>) 각각에 직렬로 연결되며, 턴온시에 자신에 대응하는 이-퓨즈 트랜지스터들(M<1>~M<3N>)을 비트라인들(BL<1>~BL<3N>)에 전기적으로 연결시킨다. 선택 트랜지스터들의 게이트는 워드라인 게이트 라인(WLR)에 의해 제어된다.
금속 배선(310)은 프로그램 게이트 라인(WLP)의 메탈 스트래핑(metal strapping)을 위한 배선이다. 금속 배선(310)은 일정 개수(예, N개)의 이-퓨즈 트랜지스터를 사이에 두고 마다 프로그램 게이트 라인(WLP)과 전기적으로 연결된다.
이-퓨즈 어레이 회로의 프로그램 동작시에, 프로그램 게이트 라인(WLP)으로는 이-퓨즈 트랜지스터들(M<1>~M<3N>)의 게이트 옥사이드를 파괴할 정도로 높은 전압, 즉 많은 양의 전류,가 전달되어야 하는데, 금속 배선(310)에 의해 프로그램 게이트 라인(WLP)이 메탈 스트래핑되므로, 프로그램 게이트 라인(WLP)으로 높은 전압이 효율적으로 전달되는 것이 가능해진다. 한편, 워드라인 게이트 라인(WLR)으로는 단지 선택 트랜지스터들(S<1>~S<3N>)을 온/오프 제어할 수 있을 정도의 전압만이 전달되면 되므로, 워드라인 게이트 라인(WLR)의 메탈 스트래핑은 반드시 필요한 것이 아니다.
본 발명에 따른 이-퓨즈 어레이 회로는 종래의 이-퓨즈 어레이 회로와 동일한 방식으로 동작하며, 이에 대해서는 종래기술 부분에서 이미 설명하였으므로, 여기서는 이에 대한 더 이상의 설명을 생략하기로 한다.
도 4는 도 3의 레이아웃을 나타낸 도면이다.
도 4에서는 도 3에 도시된 다수개의 이-퓨즈 트랜지스터들과 선택 트랜지스터들 중 10개의 이-퓨즈 트랜지스터와 10개의 선택 트랜지스터들에 대응하는 레이아웃을 도시한다.
도 4를 참조하면 각각의 액티브 영역(401~410) 내에 이-퓨즈 트랜지스터와 선택 트랜지스터가 형성된다. 이-퓨즈 트랜지스터의 게이트는 폴리(poly)로 형성되는 프로그램 게이트 라인(WLP)과 연결되고, 선택 트랜지스터의 게이트는 폴리로 형성되는 워드라인 게이트 라인(WLR)과 연결된다.
금속배선(420)은 프로그램 게이트 라인(WLP)과 워드라인 게이트 라인(WLR)의 상부에서, 프로그램 게이트 라인(WLP)과 워드라인 게이트 라인(WLR)의 영역과 중첩되도록 넓게 형성된다. 바람직하게는, 금속 배선(420)이 프로그램 게이트 라인(WLP)과 워드라인 게이트 라인(WLR)의 상부를 완전히 덮도록 형성될 수 있다. 그리고 금속배선(420)은 콘택 플러그(431, 432)를 통해 프로그램 게이트 라인(WLP)과 전기적으로 연결된다.
콘택 플러그(431, 432)는 액티브 영역(401~410) 이외의 영역 상에서 금속배선(420)과 프로그램 게이트 라인(WLP)을 전기적으로 연결한다. 물론, 콘택 플러그(431, 432)가 액티브 영역(401~410) 상에서 금속 배선(420)과 프로그램 게이트 라인(WLP)을 전기적으로 연결하도록 형성될 수도 있다. 한편, 콘택 플러그(431, 432)와 인접한 액티브 영역(402, 403, 408, 409)의 이-퓨즈 트랜지스터 부분은 다른 액티브 영역(401, 404~407, 410)의 이-퓨즈 트랜지스터 부분보다 좁게 형성된다. 여기서, 콘택 플러그(431, 432)와 인접한 액티브 영역(402, 403, 408, 409)의 이-퓨즈 트랜지스터들은 실제로 사용되지 않는 더미일 수 있다. 콘택 플러그(431, 432)에 의해 콘택이 형성되는 부분에서는 불규칙한 패턴이 발생할 수 있는데, 이 더미 액티브 영역들(402, 403, 408, 409)은 불규칙한 패턴을 방지하기 위해 존재한다.
도 5는 도 4의 A-A' 단면을 도시한 단면도이다.
도 5를 참조하면, 금속 배선(420)은 이-퓨즈 트랜지스터의 게이트(501)와 선택 트랜지스터의 게이트(502)를 모두 덮을 수 있도록 충분한 폭(W)으로 형성된다. 콘택 플러그(431)는 이-퓨즈 트랜지스터의 게이트(501, 즉 프로그램 게이트 라인(WLP))과 금속 배선을 전기적으로 연결하기 위한 것이다. 예를 들어, 콘택 틀러그(431)는 이-퓨즈 트랜지스터의 게이트(501)와 직접적으로 연결되거나, 이-퓨즈 트랜지스터들의 게이트(501)를 연결시키는 프로그램 게이트 라인(WLP)과 직접적으로 연결될 수 있다. 본 도면에서는 설명의 편의를 위해 콘택 플러그(431)와 이-퓨즈 트랜지스터의 게이트(501)가 동일한 단면에 위치한 것으로 도시하였으나, 이들은 도 4에 도시된 바와 같이 상이한 단면에 위치될 수 있다.
도 5의 '503'은 드레인/소스 영역을 나타내고, '504'와 '505'는 게이트 옥사이드를 나타내고, '506'은 기판을 나타내고, '507'는 게이트(501, 502)와 금속 배선(420) 간의 층간 절연막을 나타낸다.
도 5를 참조하면, 이-퓨즈 프로그램 게이트 라인에만 금속 배선을 이용한 메탈 스트래핑이 이루어지며, 금속 배선의 폭(W)이 충분히 넓도록 형성된 것을 확인할 수 있다. 따라서, 이-퓨즈 프로그램 게이트 라인(WLP)을 통해 높은 레벨의 전압이 효율적으로 전달될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
401~410: 액티브 영역 420: 금속 배선
431, 432: 콘택 플러그 WLP: 프로그램 게이트 라인
WLR: 워드라인 게이트 라인

Claims (8)

  1. 평행하게 확장된 프로그램 게이트 라인 및 워드라인 게이트 라인;
    상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인의 상부에 형성되어 상기 프로그램 게이트 라인과 연결되며, 상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인과 중첩되는 금속 배선;
    상기 프로그램 게이트 라인의 전압을 게이트에 인가받는 다수의 이-퓨즈 트랜지스터; 및
    상기 다수의 이-퓨즈 트랜지스터 각각에 직렬로 연결되며, 상기 워드라인 게이트 라인의 전압을 게이트에 인가받는 다수의 선택 트랜지스터
    를 포함하는 이-퓨즈 어레이 회로.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램 게이트 라인 및 상기 워드라인 게이트 라인의 상부에 형성된 층간 절연막; 및
    상기 층간 절연막을 관통하여 상기 프로그램 게이트 라인과 상기 금속 배선을 연결시키는 하나 이상의 콘택플러그
    를 더 포함하는 이-퓨즈 어레이 회로.
  3. 삭제
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 다수의 이-퓨즈 트랜지스터들 중 상기 하나 이상의 콘택 플러그에 인접한 이-퓨즈 트랜지스터들은 나머지 이-퓨즈 트랜지스터들보다 액티브 영역의 면적이 좁은
    이-퓨즈 어레이 회로.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 4항에 있어서,
    상기 하나 이상의 콘택 플러그에 인접한 이-퓨즈 트랜지스터들은 더미인
    이-퓨즈 어레이 회로.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 프로그램 게이트 라인과 상기 워드라인 게이트 라인은 폴리로 구성되는
    이-퓨즈 어레이 회로.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1항에 있어서,
    상기 금속 배선은
    상기 프로그램 게이트 라인과 상기 워드라인 게이트 라인의 상부를 완전히 덮도록 형성되는
    이-퓨즈 어레이 회로.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 2항에 있어서,
    상기 하나 이상의 콘택플러그는
    상기 다수의 이-퓨즈 트랜지스터의 액티브 영역 이외의 영역 상부에 형성되는
    이-퓨즈 어레이 회로.
KR1020130023915A 2012-09-11 2013-03-06 이-퓨즈 어레이 회로 KR102037696B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/610,451 2012-09-11
US13/610,451 US9007802B2 (en) 2012-09-11 2012-09-11 E-fuse array circuit

Publications (2)

Publication Number Publication Date
KR20140034032A KR20140034032A (ko) 2014-03-19
KR102037696B1 true KR102037696B1 (ko) 2019-10-31

Family

ID=50233160

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130023915A KR102037696B1 (ko) 2012-09-11 2013-03-06 이-퓨즈 어레이 회로

Country Status (2)

Country Link
US (1) US9007802B2 (ko)
KR (1) KR102037696B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102166748B1 (ko) * 2014-03-28 2020-10-19 에스케이하이닉스 주식회사 퓨즈 어레이
KR20160125114A (ko) * 2015-04-21 2016-10-31 에스케이하이닉스 주식회사 이-퓨즈를 구비하는 반도체장치 및 그 제조 방법
US10964708B2 (en) * 2018-06-26 2021-03-30 Micron Technology, Inc. Fuse-array element

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110116299A1 (en) * 2009-11-16 2011-05-19 Renesas Electronics Corporation Semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5909049A (en) * 1997-02-11 1999-06-01 Actel Corporation Antifuse programmed PROM cell
US6753590B2 (en) * 2002-07-08 2004-06-22 International Business Machines Corporation High impedance antifuse
US6927474B1 (en) * 2003-05-01 2005-08-09 National Semiconductor Corporation Method of programming an antifuse
TWI266417B (en) * 2004-11-09 2006-11-11 Powerchip Semiconductor Corp One-time programmable read only memory and operating method thereof
KR100744254B1 (ko) * 2005-12-29 2007-07-30 동부일렉트로닉스 주식회사 다중 병렬 구조의 에프피지에이 구조 및 그 형성 방법
US7269047B1 (en) 2006-03-06 2007-09-11 Kilopass Technology, Inc. Memory transistor gate oxide stress release and improved reliability
US7471540B2 (en) * 2007-01-24 2008-12-30 Kilopass Technology, Inc. Non-volatile semiconductor memory based on enhanced gate oxide breakdown

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110116299A1 (en) * 2009-11-16 2011-05-19 Renesas Electronics Corporation Semiconductor device

Also Published As

Publication number Publication date
KR20140034032A (ko) 2014-03-19
US9007802B2 (en) 2015-04-14
US20140071779A1 (en) 2014-03-13

Similar Documents

Publication Publication Date Title
KR101289213B1 (ko) 안티퓨즈 프로그램 가능한 메모리 어레이
JP5448837B2 (ja) マスクプログラム可能なアンチヒューズ構造
KR101378625B1 (ko) 프로그램되지 않은 ｏｔｐ 메모리 어레이용 테스트 회로
CN100459069C (zh) 熔丝及其形成方法
US8942023B2 (en) Semiconductor device
JP2009503901A (ja) 一回限りプログラム可能なメモリ及びそれを動作させる方法
US9514839B2 (en) Nonvolatile memory, nonvolatile programmable logic switch including nonvolatile memory, and nonvolatile programmable logic circuit
US11145379B2 (en) Electronic fuse cell array structure
JP2015076556A (ja) メモリ装置、書込方法、読出方法
CN113257315A (zh) 记忆体位元单元、记忆体装置及其操作方法
KR102037696B1 (ko) 이-퓨즈 어레이 회로
KR102042492B1 (ko) 저항성 메모리 장치
KR20150087540A (ko) 안티 퓨즈 어레이 구조
US9786382B1 (en) Semiconductor device and memory element
KR102031155B1 (ko) 이-퓨즈 어레이 회로
US11842781B2 (en) Layout structures of memory array and related methods
TW202201420A (zh) 電子熔絲單元陣列結構

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right