JP5448837B2 - マスクプログラム可能なアンチヒューズ構造 - Google Patents
マスクプログラム可能なアンチヒューズ構造 Download PDFInfo
- Publication number
- JP5448837B2 JP5448837B2 JP2009541708A JP2009541708A JP5448837B2 JP 5448837 B2 JP5448837 B2 JP 5448837B2 JP 2009541708 A JP2009541708 A JP 2009541708A JP 2009541708 A JP2009541708 A JP 2009541708A JP 5448837 B2 JP5448837 B2 JP 5448837B2
- Authority
- JP
- Japan
- Prior art keywords
- mask
- memory cell
- memory
- word line
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000015654 memory Effects 0.000 claims abstract description 389
- 238000009792 diffusion process Methods 0.000 claims abstract description 122
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 84
- 229920005591 polysilicon Polymers 0.000 claims description 84
- 239000010408 film Substances 0.000 claims description 34
- 230000008878 coupling Effects 0.000 claims description 20
- 238000010168 coupling process Methods 0.000 claims description 19
- 238000005859 coupling reaction Methods 0.000 claims description 19
- 239000010409 thin film Substances 0.000 claims description 15
- 230000004044 response Effects 0.000 claims description 13
- 230000015556 catabolic process Effects 0.000 claims description 9
- 239000000758 substrate Substances 0.000 claims description 7
- 230000008859 change Effects 0.000 claims description 5
- 230000000903 blocking effect Effects 0.000 claims 4
- 238000004519 manufacturing process Methods 0.000 abstract description 37
- 239000000463 material Substances 0.000 abstract description 2
- 238000000034 method Methods 0.000 description 28
- 238000010586 diagram Methods 0.000 description 26
- 230000008569 process Effects 0.000 description 9
- 230000001629 suppression Effects 0.000 description 9
- 230000000694 effects Effects 0.000 description 8
- 125000006850 spacer group Chemical group 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 235000012431 wafers Nutrition 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 238000010923 batch production Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000000712 assembly Effects 0.000 description 1
- 238000000429 assembly Methods 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000008713 feedback mechanism Effects 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 239000002923 metal particle Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000000007 visual effect Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/18—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/08—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements
- G11C17/10—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using semiconductor devices, e.g. bipolar elements in which contents are determined during manufacturing by a predetermined arrangement of coupling elements, e.g. mask-programmable ROM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Description
12 アンチヒューズデバイス
14 アクセストランジスタのゲート
16 アンチヒューズデバイスの上側プレート
18 アクティブ領域
20 薄膜ゲート酸化膜
22、24 拡散領域
30 アンチヒューズトランジスタ
32 変厚ゲート酸化膜
34 基板チャンネル領域
36 ポリシリコンゲート
38 側壁スペーサ
40 フィールド酸化膜領域
42 拡散領域
44 LDD領域
46 ビットライン接点
48 アクティブ領域
50 破線の輪郭線
60 アンチヒューズメモリセル
62 ポリシリコンゲート
64 厚膜ゲート酸化膜
66 チャンネル
68 拡散領域
70 ビットライン接点
72 共通拡散領域
74 ポリシリコンゲート
76 薄膜ゲート酸化膜
77 破線の輪郭線
78 チャンネル
80 ワードライン接点
100 ハイブリッドメモリ
102 ハイブリッドメモリアレイ
104 ワードラインドライバ回路ブロック
106 列デコーダ回路ブロック
108 センス増幅器回路ブロック
110 プログラムロック回路ブロック
112 高電圧スイッチ回路
120 メモリセルの第1の行
122 メモリセルの第2の行
123 破線の輪郭線
124 共通の拡散領域
126 共通のビットライン接点
128 ヒューズリンク
129 共通のポリシリコンセルプレート
130 拡散ライン
131 共通のポリシリコンワードライン
132 マスクプログラムされたメモリセル
134 金属のVDD接点
150 メモリセルの第1及び第4の行
152 メモリセルの第2及び第3の行
153 行
154 共通の拡散領域
156 共通のビットライン接点
157 破線の輪郭線
158 ヒューズリンク
160 拡散ライン
170 マスクプログラムされたメモリセルの行
171 拡散ライン
172 追加の拡散領域
173 破線の輪郭線
174 プログラム結合部
200 ハイブリッドメモリ
202 メモリアレイ
204 ワードラインドライバ回路ブロック
210 プログラムロック回路ブロック
212 高電圧スイッチ回路
214 ワードラインドライバ回路
216、218 マスクプログラム可能なトランジスタ
220 電圧降下回路
222 マスクプログラム可能なマスタロックトランジスタ
224 接地トランジスタ
230 ドレイン領域
232 ソース領域
234 任意のチャンネル領域
236 ポリシリコンゲート
240 マスクプログラム可能なトランジスタ
242 ドレイン領域
244 ソース領域
246 ポリシリコンゲート
248 任意の拡散領域
300 ハイブリッドメモリ
302 プログラムロック回路
304 高電圧スイッチ回路
306 マスクプログラム可能な抑制回路
308 マスタロック回路
310 無効化信号線プリチャージ回路
312 無効化ロジック
314 マスクプログラム可能なインバータ
316 p−チャンネルプルアップ活性化トランジスタ
318 マスクプログラム可能なインバータ
320 別のプルアップトランジスタ
322 p−チャンネルトランジスタ
324 n−チャンネルトランジスタ
350 p−チャンネルトランジスタ
352 n−チャンネルトランジスタ
354 共通のポリシリコンゲート
356 任意のチャンネル領域
400 ハイブリッドメモリ
402 ステータスアレイ
500 ハイブリッドメモリアレイ
502 メモリアレイ
504 ステータスアレイ
506、508 行
510 破線の輪郭線
Claims (23)
- 行及び列に配置され、電気的にプログラム可能であると共にマスクプログラムされたメモリセルを有するハイブリッドメモリであって、
プログラミング電圧を受け取るように構成されると共に、電気的にプログラム可能なアンチヒューズメモリセルに接続された第1のワードラインと、
前記プログラミング電圧を受け取るように構成されると共に、マスクプログラムされたアンチヒューズメモリセルに接続された第2のワードラインと、
前記電気的にプログラム可能なアンチヒューズメモリセル及び前記マスクプログラムされたアンチヒューズメモリセルに接続されたビットラインと、
前記第1のワードライン及び前記第2のワードラインに連結されると共に、前記プログラミング電圧の電圧レベルを変更することによって、前記マスクプログラムされたアンチヒューズメモリセルのプログラミングを阻止するように構成されたプログラムロック回路とを備え、
前記マスクプログラムされたアンチヒューズメモリセルが、第1の論理状態または第2の論理状態のいずれかを表すようにマスクプログラムされている
ことを特徴とするハイブリッドメモリ。 - 前記第2のワードラインが、電気的にプログラム可能なステータスメモリセルに接続される
ことを特徴とする請求項1に記載のハイブリッドメモリ。 - 前記電気的にプログラム可能なステータスメモリセルが、前記電気的にプログラム可能なアンチヒューズメモリセルによって構成される
ことを特徴とする請求項2に記載のハイブリッドメモリ。 - 前記第1の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、電源に対する永久結合部を備える
ことを特徴とする請求項1に記載のハイブリッドメモリ。 - 前記永久結合部が、前記電源と電気的に接続されると共に、対応するワードラインがアクティブ状態にされる場合に前記ビットラインに連結される接点を備える
ことを特徴とする請求項4に記載のハイブリッドメモリ。 - 前記永久結合部が、前記電源に接続されると共に、前記第2のワードラインがアクティブ状態にされる場合に前記ビットラインに連結される拡散領域を備える
ことを特徴とする請求項4に記載のハイブリッドメモリ。 - 前記永久結合部が、前記第2のワードラインに接続されると共に、前記第2のワードラインが前記電源に駆動される場合に前記ビットラインに連結される拡散領域を備える
ことを特徴とする請求項4に記載のハイブリッドメモリ。 - 前記第2の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項1に記載のハイブリッドメモリ。 - 前記プログラムロック回路が、前記第2のワードラインに連結されると共に、前記第2のワードラインによって印加される前記プログラミング電圧に応答して前記プログラミング電圧をプログラミングに対して効果がない電圧レベルに変更するためのロック状態にプログラムされたマスクプログラム可能な阻止回路を備える
ことを特徴とする請求項1に記載のハイブリッドメモリ。 - 前記マスクプログラム可能な阻止回路が、第1のマスクプログラム可能な阻止回路であり、前記プログラムロック回路が、前記第1のワードラインに連結されると共に、前記第1のワードラインによって印加される前記プログラミング電圧に応答して前記プログラミング電圧を前記電圧レベルに変更するためのロック状態にプログラムされた第2のマスクプログラム可能な阻止回路を備える
ことを特徴とする請求項9に記載のハイブリッドメモリ。 - 前記電気的にプログラム可能なアンチヒューズメモリセル、及び前記マスクプログラムされたアンチヒューズメモリセルが、
前記ビットラインに連結された第1の拡散領域、及び第1のポリシリコンゲートを有するアクセストランジスタと、
前記アクセストランジスタと直列状態にあると共に、前記アクセストランジスタと共有された第2の拡散領域、及び第2のポリシリコンゲートを有する、電気的にプログラム可能なアンチヒューズトランジスタとを備え、
前記ゲート酸化膜構造が、前記第1のポリシリコンゲートの下の厚膜ゲート酸化膜、及び前記第2のポリシリコンゲートの下の薄膜ゲート酸化膜を含む
ことを特徴とする請求項4に記載のハイブリッドメモリ。 - 前記第1のポリシリコンゲートが、読み取り動作の間、読み取り電圧まで駆動可能である
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記第2のポリシリコンゲートが、プログラミング動作の間、前記プログラミング電圧まで駆動可能である
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記第1のポリシリコンゲート、及び前記第2のポリシリコンゲートが、相互に電気的に連結されると共に、前記プログラミング電圧に駆動可能なワードラインに電気的に連結される
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記永久結合部が、前記電源に電気的に接続されると共に、前記アクセストランジスタがアクティブ状態にされる場合に前記ビットラインに連結される接点を備える
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記電源に対する前記永久結合部を有するように選択的にマスクプログラムされた各マスクプログラムされたアンチヒューズメモリセルに関して、前記永久結合部が、前記電源に接続されると共に、前記マスクプログラムされたアンチヒューズメモリセルの前記電気的にプログラム可能なアンチヒューズトランジスタに対して直列に連結された第3の拡散領域を備え、
前記第3の拡散領域が、前記アクセストランジスタ及び前記電気的にプログラム可能なアンチヒューズトランジスタがアクティブ状態にされる場合に前記ビットラインに連結される
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記永久結合部が、前記第2のポリシリコンゲートに連結される拡散ラインに接続された第3の拡散領域を備える
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記第2の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項11に記載のハイブリッドメモリ。 - 前記電気的にプログラム可能なアンチヒューズメモリセル、及び前記マスクプログラムされたアンチヒューズメモリセルが、
前記ビットラインに連結された拡散領域、及びポリシリコンゲートを有する、電気的にプログラム可能なアンチヒューズトランジスタを備え、
前記ゲート酸化膜構造が、前記ポリシリコンゲートと前記ゲート酸化膜構造の下の基板との間に導電チャンネルを形成するように融解可能な酸化膜破壊領域を含む
ことを特徴とする請求項4に記載のハイブリッドメモリ。 - 前記ゲート酸化膜構造が、前記酸化膜破壊領域に対応する薄膜ゲート酸化膜部分を有する薄膜変厚ゲート酸化膜を含む
ことを特徴とする請求項19に記載のハイブリッドメモリ。 - 前記永久結合部が、前記電源に接続されると共に、前記ポリシリコンゲートに連結されたワードラインがアクティブ状態にされる場合に前記ビットラインに連結される別の拡散領域を備える
ことを特徴とする請求項19に記載のハイブリッドメモリ。 - 前記永久結合部が、前記ポリシリコンゲートに連結される拡散ラインに接続された別の拡散領域を備える
ことを特徴とする請求項19に記載のハイブリッドメモリ。 - 前記第2の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項19に記載のハイブリッドメモリ。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US87151906P | 2006-12-22 | 2006-12-22 | |
US60/871,519 | 2006-12-22 | ||
PCT/CA2007/002287 WO2008077240A1 (en) | 2006-12-22 | 2007-12-20 | Mask programmable anti-fuse architecture |
Related Child Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013220004A Division JP5738380B2 (ja) | 2006-12-22 | 2013-10-23 | マスクプログラム可能なアンチヒューズ構造 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010514168A JP2010514168A (ja) | 2010-04-30 |
JP5448837B2 true JP5448837B2 (ja) | 2014-03-19 |
Family
ID=39562052
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009541708A Active JP5448837B2 (ja) | 2006-12-22 | 2007-12-20 | マスクプログラム可能なアンチヒューズ構造 |
JP2013220004A Active JP5738380B2 (ja) | 2006-12-22 | 2013-10-23 | マスクプログラム可能なアンチヒューズ構造 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013220004A Active JP5738380B2 (ja) | 2006-12-22 | 2013-10-23 | マスクプログラム可能なアンチヒューズ構造 |
Country Status (10)
Country | Link |
---|---|
US (2) | US7944727B2 (ja) |
EP (1) | EP2122630B1 (ja) |
JP (2) | JP5448837B2 (ja) |
KR (1) | KR101193348B1 (ja) |
AT (1) | ATE484059T1 (ja) |
CA (3) | CA2645813C (ja) |
DE (1) | DE602007009728D1 (ja) |
IL (1) | IL199385A (ja) |
TW (2) | TWI493556B (ja) |
WO (2) | WO2008077239A1 (ja) |
Families Citing this family (27)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8223137B2 (en) * | 2006-12-14 | 2012-07-17 | Lg Display Co., Ltd. | Liquid crystal display device and method for driving the same |
DE602007009728D1 (de) * | 2006-12-22 | 2010-11-18 | Sidense Corp | Maskenprogrammierbare antischmelzverbindungsarchitektur |
US7725844B2 (en) * | 2008-02-11 | 2010-05-25 | International Business Machines Corporation | Method and circuit for implementing eFuse sense amplifier verification |
US8208312B1 (en) | 2009-09-22 | 2012-06-26 | Novocell Semiconductor, Inc. | Non-volatile memory element integratable with standard CMOS circuitry |
US8199590B1 (en) | 2009-09-25 | 2012-06-12 | Novocell Semiconductor, Inc. | Multiple time programmable non-volatile memory element |
US8134859B1 (en) | 2009-09-25 | 2012-03-13 | Novocell Semiconductor, Inc. | Method of sensing a programmable non-volatile memory element |
US8105885B1 (en) | 2010-08-06 | 2012-01-31 | Altera Corporation | Hardened programmable devices |
DE102011006315A1 (de) | 2011-03-29 | 2012-10-04 | Henkel Ag & Co. Kgaa | Wasch- oder Reinigungsmittel mit modifizierten Riechstoffen |
US8853833B2 (en) * | 2011-06-13 | 2014-10-07 | Micron Technology, Inc. | Electromagnetic shield and associated methods |
US8530283B2 (en) * | 2011-09-14 | 2013-09-10 | Semiconductor Components Industries, Llc | Process for forming an electronic device including a nonvolatile memory structure having an antifuse component |
US9606746B2 (en) | 2011-10-27 | 2017-03-28 | Hewlett Packard Enterprise Development Lp | Shiftable memory supporting in-memory data structures |
US8837226B2 (en) * | 2011-11-01 | 2014-09-16 | Apple Inc. | Memory including a reduced leakage wordline driver |
JP5842717B2 (ja) * | 2012-04-05 | 2016-01-13 | 株式会社ソシオネクスト | 半導体記憶装置 |
US8928387B2 (en) | 2013-05-10 | 2015-01-06 | Laurence H. Cooke | Tunable clock distribution system |
KR102216563B1 (ko) * | 2014-04-07 | 2021-02-18 | 삼성전자주식회사 | 불 휘발성 메모리 장치 및 그것을 포함하는 메모리 시스템 |
KR102316279B1 (ko) * | 2015-10-19 | 2021-10-22 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 이를 포함하는 에스에스디 |
US10014066B2 (en) * | 2015-11-30 | 2018-07-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Anti-fuse cell structure including reading and programming devices with different gate dielectric thickness |
CA2952941C (en) * | 2016-01-08 | 2018-12-11 | Sidense Corp. | Puf value generation using an anti-fuse memory array |
US10095889B2 (en) * | 2016-03-04 | 2018-10-09 | Altera Corporation | Techniques for protecting security features of integrated circuits |
FR3050319B1 (fr) * | 2016-04-14 | 2018-05-11 | Stmicroelectronics Sa | Memoire morte configurable |
US10332582B2 (en) | 2017-08-02 | 2019-06-25 | Qualcomm Incorporated | Partial refresh technique to save memory refresh power |
JP6538908B2 (ja) * | 2017-09-12 | 2019-07-03 | 力旺電子股▲ふん▼有限公司eMemory Technology Inc. | エントロピービットを用いたセキュリティシステム |
US10929588B2 (en) | 2018-02-13 | 2021-02-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Integrated circuit layout, structure, system, and methods |
WO2019194008A1 (ja) * | 2018-04-02 | 2019-10-10 | 株式会社ソシオネクスト | 半導体記憶装置 |
CN110489351B (zh) * | 2018-05-14 | 2021-03-09 | 英韧科技(上海)有限公司 | 芯片指纹管理装置及安全芯片 |
US10777288B2 (en) * | 2018-08-07 | 2020-09-15 | Synopsys, Inc. | One time programmable (OTP) bit cell with integrated inhibit device |
TWI718861B (zh) | 2020-02-04 | 2021-02-11 | 億而得微電子股份有限公司 | 低電壓反熔絲元件 |
Family Cites Families (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59132160A (ja) * | 1983-01-18 | 1984-07-30 | Fujitsu Ltd | 半導体装置 |
JPH01189958A (ja) * | 1988-01-26 | 1989-07-31 | Toshiba Corp | 半導体記憶装置 |
JP2899313B2 (ja) * | 1989-06-15 | 1999-06-02 | 松下電子工業株式会社 | プログラマブル素子 |
JP2547451B2 (ja) * | 1989-09-18 | 1996-10-23 | 富士通株式会社 | 半導体記憶装置 |
US6384623B1 (en) * | 1993-01-07 | 2002-05-07 | Hitachi, Ltd. | Semiconductor integrated circuits with power reduction mechanism |
US5495436A (en) | 1995-01-13 | 1996-02-27 | Vlsi Technology, Inc. | Anti-fuse ROM programming circuit |
US5870327A (en) * | 1996-07-19 | 1999-02-09 | Xilinx, Inc. | Mixed mode RAM/ROM cell using antifuses |
US5909049A (en) * | 1997-02-11 | 1999-06-01 | Actel Corporation | Antifuse programmed PROM cell |
JPH1131800A (ja) * | 1997-07-10 | 1999-02-02 | Sony Corp | 半導体不揮発性記憶装置およびその製造方法 |
US5940332A (en) * | 1997-11-13 | 1999-08-17 | Stmicroelectronics, Inc. | Programmed memory with improved speed and power consumption |
US6349056B1 (en) * | 2000-12-28 | 2002-02-19 | Sandisk Corporation | Method and structure for efficient data verification operation for non-volatile memories |
US6590797B1 (en) * | 2002-01-09 | 2003-07-08 | Tower Semiconductor Ltd. | Multi-bit programmable memory cell having multiple anti-fuse elements |
US6687154B2 (en) | 2002-02-25 | 2004-02-03 | Aplus Flash Technology, Inc. | Highly-integrated flash memory and mask ROM array architecture |
US7174477B2 (en) * | 2003-02-04 | 2007-02-06 | Micron Technology, Inc. | ROM redundancy in ROM embedded DRAM |
US6868022B2 (en) * | 2003-03-28 | 2005-03-15 | Matrix Semiconductor, Inc. | Redundant memory structure using bad bit pointers |
US6914848B2 (en) * | 2003-06-12 | 2005-07-05 | Intel Corporation | Word line transistor stacking for leakage control |
KR100555506B1 (ko) | 2003-07-11 | 2006-03-03 | 삼성전자주식회사 | 프로그램된 메모리 셀들과 프로그램 및 소거 가능한메모리 셀들을 포함하는 메모리 장치 |
JP2005050446A (ja) * | 2003-07-30 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体メモリ装置 |
JP2005057111A (ja) * | 2003-08-06 | 2005-03-03 | Renesas Technology Corp | 半導体記憶装置及びその製造方法 |
JP4194568B2 (ja) * | 2004-02-10 | 2008-12-10 | 株式会社東芝 | 半導体装置およびアンチフューズ半導体素子の製造方法 |
US7329911B2 (en) * | 2004-02-10 | 2008-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device including memory cell and anti-fuse element |
JP4981661B2 (ja) * | 2004-05-06 | 2012-07-25 | サイデンス コーポレーション | 分割チャネルアンチヒューズアレイ構造 |
US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
KR100634439B1 (ko) * | 2004-10-26 | 2006-10-16 | 삼성전자주식회사 | 퓨즈프리 회로, 퓨즈프리 반도체 집적회로 및 퓨즈프리불휘발성 메모리 장치, 그리고 퓨즈프리 방법 |
US7106096B2 (en) * | 2004-11-11 | 2006-09-12 | International Business Machines Corporation | Circuit and method of controlling integrated circuit power consumption using phase change switches |
DE102004056459B4 (de) * | 2004-11-23 | 2007-01-18 | Infineon Technologies Ag | ROM-Speicherzelle mit definierten Bitleitungsspannungen |
US20070205485A1 (en) | 2006-03-02 | 2007-09-06 | International Business Machines Corporation | Programmable anti-fuse structures, methods for fabricating programmable anti-fuse structures, and methods of programming anti-fuse structures |
JP4946260B2 (ja) * | 2006-08-16 | 2012-06-06 | 富士通セミコンダクター株式会社 | アンチヒューズ書込電圧発生回路を内蔵する半導体メモリ装置 |
EP2814037B1 (en) * | 2006-12-22 | 2016-10-26 | Sidense Corp. | Power up test system for a memory device |
DE602007009728D1 (de) * | 2006-12-22 | 2010-11-18 | Sidense Corp | Maskenprogrammierbare antischmelzverbindungsarchitektur |
US8059479B2 (en) * | 2008-04-03 | 2011-11-15 | Sidense Corp. | Test circuit for an unprogrammed OTP memory array |
-
2007
- 2007-12-20 DE DE602007009728T patent/DE602007009728D1/de active Active
- 2007-12-20 JP JP2009541708A patent/JP5448837B2/ja active Active
- 2007-12-20 TW TW101119105A patent/TWI493556B/zh active
- 2007-12-20 EP EP07855569A patent/EP2122630B1/en active Active
- 2007-12-20 KR KR1020097014875A patent/KR101193348B1/ko active IP Right Grant
- 2007-12-20 TW TW096149009A patent/TWI383491B/zh active
- 2007-12-20 WO PCT/CA2007/002286 patent/WO2008077239A1/en active Application Filing
- 2007-12-20 US US12/306,114 patent/US7944727B2/en active Active
- 2007-12-20 WO PCT/CA2007/002287 patent/WO2008077240A1/en active Application Filing
- 2007-12-20 US US12/306,260 patent/US7817456B2/en active Active
- 2007-12-20 AT AT07855569T patent/ATE484059T1/de not_active IP Right Cessation
- 2007-12-20 CA CA002645813A patent/CA2645813C/en active Active
- 2007-12-20 CA CA2729505A patent/CA2729505C/en active Active
- 2007-12-20 CA CA2645788A patent/CA2645788C/en active Active
-
2009
- 2009-06-16 IL IL199385A patent/IL199385A/en active IP Right Grant
-
2013
- 2013-10-23 JP JP2013220004A patent/JP5738380B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
CA2645788C (en) | 2010-01-26 |
EP2122630A1 (en) | 2009-11-25 |
EP2122630A4 (en) | 2010-01-27 |
EP2122630B1 (en) | 2010-10-06 |
CA2729505A1 (en) | 2008-07-13 |
US7944727B2 (en) | 2011-05-17 |
KR101193348B1 (ko) | 2012-10-19 |
TW201241832A (en) | 2012-10-16 |
DE602007009728D1 (de) | 2010-11-18 |
US7817456B2 (en) | 2010-10-19 |
ATE484059T1 (de) | 2010-10-15 |
CA2645788A1 (en) | 2008-07-03 |
JP2010514168A (ja) | 2010-04-30 |
IL199385A (en) | 2014-04-30 |
CA2645813C (en) | 2010-02-02 |
WO2008077240A1 (en) | 2008-07-03 |
WO2008077239A1 (en) | 2008-07-03 |
TW200834893A (en) | 2008-08-16 |
US20090262566A1 (en) | 2009-10-22 |
TWI493556B (zh) | 2015-07-21 |
CA2729505C (en) | 2012-11-13 |
US20090180307A1 (en) | 2009-07-16 |
TWI383491B (zh) | 2013-01-21 |
JP2014045209A (ja) | 2014-03-13 |
CA2645813A1 (en) | 2008-07-03 |
JP5738380B2 (ja) | 2015-06-24 |
KR20090094372A (ko) | 2009-09-04 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5738380B2 (ja) | マスクプログラム可能なアンチヒューズ構造 | |
US8395923B2 (en) | Antifuse programmable memory array | |
US8223526B2 (en) | Low power antifuse sensing scheme with improved reliability | |
US8213211B2 (en) | High reliability OTP memory | |
JP5536857B2 (ja) | 高速otp感知スキーム | |
KR101144218B1 (ko) | 분리 채널 안티퓨즈 어레이 구조 | |
JP2009503901A (ja) | 一回限りプログラム可能なメモリ及びそれを動作させる方法 | |
CA2807739C (en) | Methods for testing unprogrammed otp memory |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20101208 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130219 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130221 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20130508 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20130515 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130607 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130723 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20131023 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20131203 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20131224 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5448837 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |