KR101144218B1 - 분리 채널 안티퓨즈 어레이 구조 - Google Patents

분리 채널 안티퓨즈 어레이 구조 Download PDF

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Abstract

일반적으로, 본 발명은 비휘발성, 1회 프로그래머블 메모리(OTP) 어레이 응용에 채용될 수 있는 다변 두께의 게이트 산화막 안티퓨즈 트랜지스터 장치를 제공한다. 안티퓨즈 트랜지스터는 표준 CMOS 기술로 제작될 수 있고, 소스 확산, 게이트 산화, 폴리실리콘 게이트 및 광 드레인 확산을 가지는 표준 트랜지스터 요소로 구성된다. 폴리실리콘 바로 아래에 다양한 게이트 산화는 두꺼운 게이트 산화 영역과 얇은 게이트 산화 영역으로 구성되어 있는데, 얇은 게이트 영역은 국지화된 항복 전압 존(zone)으로 동작한다. 폴리실리콘 게이트와 채널 영역 간의 도전 채널은 프로그래밍 동작 중에 항복 전압 존(zone)에서 형성될 수 있다. 메모리 어레이 응용에서, 폴리실리콘 게이트에 가해진 워드라인(wordlline) 리드 전류(read current) 안티 퓨즈 트랜지스터 채널을 거쳐, 소스 확산에 연결된 비트라인(bitline)을 통해 감지될 수 있다. 좀더 구체적으로는, 본 발명은 OTP 메모리에 적절한 안티퓨즈 셀로서 분리 채널 MOS 구조를 사용하기 위한 효과적인 방법을 제공한다.
안티 퓨즈 트랜지스터, 산화막 항복, 분리 채널 안티 퓨즈 어레이

Description

분리 채널 안티퓨즈 어레이 구조{Split-channel antifuse array architecture}
본 발명은 일반적으로 비휘발성 메모리 셀에 관련된다. 특정하게는, 본 발명은 분리 채널 안티 퓨즈 트랜지스터에 관한 것이다.
지난 30년 간 안티 퓨즈 기술은 많은 발명가들, IC 설계자들과 제작자들의 지대한 관심을 끌어왔다. 안티 퓨즈는 도전 상태로 변경할 수 있는 구조인데, 다른 말로 하면 전기가 통하지 않는 상태에서 통하는 상태로 변경하는 전자 장치를 말한다. 마찬가지로, 이진 상태는 프로그래밍 전압이나 전류와 같은 전기 입력에 응답하여 고저항이나 저저항 중 하나가 될 수 있다. 전자 산업계에서 안티 퓨즈를 발전시키고 적용하려는 수많은 시도들이 있어왔지만 현재까지 대부분의 성공적인 안티 퓨즈 응용은 Actel이나 Quicklogic에 의해 생산되는 FGPA 소자와, Micron에 의해 DRAM 소자에서 사용되는 리던던시(redundancy) 혹은 옵션 프로그래밍에서나 볼 수 있다.
안티 퓨즈의 발전 상의 개요는 등록된 미국 특허들에 의해 확증되고 있다.
안티 퓨즈 기술 발전은 미국 특허 3,423,646에서 시작되는데, 상기 특허는 도체들 간에 얇은 유전체(알루미늄 산화막)를 가지는 교차하는 수평과 수직 도체의 어레이로서 제작된 얇은 필름 형성 다이오드 PROM을 개시한다. 이러한 NVM 메모리는 교차점의 몇 군데서 상기 절연체의 천공(perforation)을 통해 프로그램되었다. 형성(가능) 다이오드는 소자가 터널링 다이오드로서 동작할 때 알루미늄 산화막 중간층의 형성을 이루기 위해 상기 교차점에 충분한 크기와 시간 동안 전압이 인가될 때까지 오픈 회로로 동작한다.
미국 특허 3,634,929는 상호 금속 반도체 안티 퓨즈 어레이를 개시하는데, 안티 퓨즈 구조는 반도체 다이오드에 연결되고 또 그 위에 위치한 두 개의 (Al) 도체를 사용하는 얇은 유전체 커패시터(AlO2, SiO2 or Si3N4)로 구성된다.
MOS 커패시터와 MOS 스위칭 요소를 사용하는 프로그래머블 유전체 ROM 메모리 구조가 미국 특허 4,322,822(McPherson)에 개시되어 있다. 이 셀은 "buried contact"를 사용하는 MOS 트랜지스터에 연결된 표준 기판상 게이트 산화막 커패시터로서 형성된다. MOS 스위치보다는 안티 퓨즈 커패시터로서 더 작아야 할 필요가 있는 산화막 항복 전압을 낮추기 위해, 커패시터 영역의 "V-shaped grove"가 제안되었다. 커패시터가 폴리 게이트 및 접지된 p형 기판 사이에 형성되었기 때문에, 파괴 전압(rupture voltage)이 액세스 트랜지스터를 통해 커패시터에 인가되었어야만 했다. 액세스 트랜지스터의 게이트/드레인과 게이트/소스dpt지는 제2 필드 산화막에 위치되었고, 이들은 채널 영역의 게이트 산화막보다 더 두꺼웠는데, 이는 게이트/소스-드레인 항복 전압을 지대하게 향상시켰다.
미국 특허 4,507,757 (McElroy)은 애벌런치 접합 항복(avalanche junction breakdown)을 통해 게이트 산화막 항복 전압을 낮추기 위한 장법을 제안했다. 비록 원래의 McElroy 아이디어는 나중에 향상된 전자 터널링에 의해 유전체 항복 전압을 낮춘 애벌런치 항복을 국지적으로 유도하기 위해 게이트 다이오드를 사용하는 와중에 진화되었지만, 그는 실제로는 다른, 그리고 아마도 안티 퓨즈 기술보다 좀더 중요한 요소를 소개하고 구현하였다: (a) 듀얼 게이트 산화막 안티 퓨즈: 안티 퓨즈 유전체보다 더 두꺼운 액세스 트랜지스터 게이트 산화막. McElroy의 듀얼 게이트 산화막 프로세스 단계는: 초기 게이트 산화, 더 얇은 게이트 산화막을 위한 에칭 및 후속하는 게이트 산화. 이 과정은 현재 "I/O" 및 "1T" 소자를 위한 표준 CMOS 기술에서 사용되고 있다. (b) 액세스 트랜지스터가 안티 퓨즈 확산(드레인) 노드에 연결되고 모든 안티 퓨즈 게이트가 같이 연결된 경우에 있어서 "공통 게이트" (평면 DRAM 같은) 안티 퓨즈 연결. 이는 McPherson 배열과 반대이고 결과는 좀더 빽빽한 셀을 낳게 되는데 그 이유는 "buried contact"가 제거되기 때문이다. (c) 공통 안티 퓨즈 게이트와 외부 그라운드 간의 저항을 제한하는 것. (d) 2 단자 안티 퓨즈 MOS 소자(반(半) 트랜지스터) McElroy는 결론 내리기를 안티 퓨즈 커패시터에서는 오직 두 단자만이 필요하였는데 그것이 D와 G이다. 소스(S)는 안티 퓨즈 프로그래밍 혹은 동작을 위해서는 반드시 필요한 것은 아니며 능동 영역으로부터 완전히 고립하여 분리될 수 있다. 벌크 연결(bulk connection)은 애벌렌치 항복을 제외하고는 아무런 역할을 하지 않는다. 그래서 만일 국지 기판 포텐셜이 D,B 및 S에 의해 형성되는 기생 n-p-n 소자의 이미터를 순 바이어스기 위해 증가하면 소스 역할은 애벌런치 항복으로부터 캐리어를 컬렉팅하는 것으로 제한된다.
1985년에 이르러서야 미국 특허 4,543,594(Mohsen)가 리던던시 리패어(reduandancy repair)에 적절한 안티 퓨즈 설계를 제안하게 되었다. 이 응용에서 PROM보다 도 낮은 밀도를 요구하는 바와 같이, 고전압을 액세스 트랜지스터를 통해 실제적으로 통과시키는 것 없이 산화막을 항복시키는데 필요한 외부 고전압을 공급하는 것이 더 용이하였다. Mohsen의 안티 퓨즈 구조는 도핑된 영역 위로 얇은 산화막(50-150A SiO2) 폴리실리콘 커패시터로 구성되어 있다. Mohsen은 폴리실리콘 전극이 사용되는 경우에 있어서 기판으로부터의 실리콘 혹은 전극으로부터의 실리콘이 도전체를 제공하기 위해 유전층에 있는 핀 홀로 녹아들어간다고 믿었고, 그의 테스트 데이터는 산화막 층이 약 100A 두께이고 면적인 10에서 500 um2 인 경우에, 12에서 16 볼트 사이에서 용해가 있어남을 보이고 있다. 이러한 용해를 일으키는데 필요한 전류는 커패시터 영역의 0.1 uA/um2 보다 작고, 결과적으로 끊어지는 링크는 약 0.5에서 2kΩ의 저항을 갖는다. 링크는 한번 끊어지면, 오픈 퓨즈로 회복되기전 약 1초동안 상온에서 100 mA까지의 전류를 핸들링할 수 있다. EM(electron migration) 마멸(wear-out)을 고려하면, 링크의 예측 마멸 수명은 일단 끊어지면, 3E8 (3X 108) 시간보다 훨씬 크다.
전류 스트레스(stress)하에서 안티 퓨즈 자가 치유(self-healing)의 가능성은 지속적인 퓨즈 스트레스가 필요한 PROM, PLDs 및 FPGA 같은 영역에서 이 기술을 적용하는데 주요한 장애로 보여진다. 안티 퓨즈 치유 문제는 Actel의 Mohsen 과 다른 이들에 의한 미국 특허 4,823,181에서 나중에 해결되었다. Actel은 실리콘 산화막 대신 ONO 구조를 사용함으로써 신뢰성 있는 프로그래머블 저(低) 임피던스 안티 퓨즈 요소를 구현하는 방법을 보여준다. Actel의 방식은 유전체 항복 후에 옴믹 컨택트(ohmic contact)를 필요로 한다. 이는 아주 강하게 도핑된 확산에 의해서 혹은 두 금속 전극 (혹은 실리콘 층) 사이에 ONO 유전체를 위치시킴에 의해 실현될 수 있다. 비소 도핑 바닥 확산 전극의 필요는 후에 미국 특허 4,899,205에서 재확인되었는데, 이 특허는 높은 도핑을 위해 탑-폴리(top-poly) 혹은 바닥 확산(bottom diffusion) 중 하나를 허용한다.
미국 특허 5,019,878은 만일 드레인이 규화(silicided)되면, 드레인에서 소스로 10에서 15 볼트 사이의 프로그래밍 전압을 가하는 것이 채널 영역을 가로지르는 용융 필라멘트(melt filament)를 신뢰성있게 형성한다는 것을 가르쳐 주었다. 게이트 전압은 특정 트랜지스터를 제어하기 위해 인가될 수 있다. IBM은 미국 특허 5,672,994에서 채널 안티 퓨즈를 제안함으로써 동일한 효과를 발견하였다. 그들은 0.5um 기술을 가지고, NMOS 트랜지스터를 위한 BVDSS가 6.5V 정도 뿐 만 아니라 일단 S-D 펀치 쓰루가 일어나면 그것이 소스와 드레인 사이에 수 kΩ 누설을 초래하는 영구 손상을 발생시킨다는 것이다.
Micorn의 5,241,496과 5,110,754 특허는 (트렌치와 스택) 안티 퓨즈에 기반하는 DRAM 셀을 개시한다. 1996년에, Micron은 미국 특허 5,742,555에서 안티 퓨즈로 웰-투-게이트(well-to-gate) 커패시터를 소개하였다. 미국 특허 6,087,707은 폴리실리콘 에칭과 관련하여 언더컷(undercut) 결함을 없애기 위한 방법으로 안티 퓨즈에 결합된 N-Well을 제안한다. 미국 특허 출원 번호 2002/0027,822 은 안티 퓨즈 구조를 제안하는데, N-well을 드레인 전극으로 사용하는 비대칭("불균형") 고전압 액세스 트랜지스터를 생성하기 위해 n+ 영역이 제거되었다.
미국 특허 6,515,344 는 두 개의 반대되는 타입 확산 영역 간에 최소 사이즈를 사용하여 구현된 P+/N+ 안티 퓨즈 구성의 범위를 제안했다.
미국 특허는 표준 Deep N-Well 공정을 사용하는 고립 P-well에 만들어진 NMOS 안티 퓨즈를 제안한다. 다른 Deep N-Well 기반의 안티 퓨즈의 변형은 미국 특허 6,611,040에 개시되어 있다.
미국 특허 출원 번호 2002/0074,616dms 다른 Deep N-Well 안티 퓨즈를 개시한다. 이 안티 퓨즈는 Fowler Nordheim 전류가 아닌 직접 터널링 전류를 특징으로 하는 커패시터로 구성된다. 이 애플리케이션들은 안티 퓨즈 성과는 일반적으로 얇은 게이트 산화막 커패시터(약 20A 정도의 두께인데, 0.13um 공정에서의 트랜지스터에서는 전형적이다)를 위해 향상되었다는 것을 확인시켜주었다.
미국 특허 6,580,145는 nmos (혹은 pmos) 액세스 트랜지스터를 위해 사용되는 두꺼운 게이트 산화막과 커패시터를 위해 사용되는 얇은 게이트 산화막을 가진, 듀얼 게이트 산화막을 사용하는 전통적인 안티 퓨즈 구조의 새로운 버전을 개시했다. N-Well (혹은 P-Well)은 안티 퓨즈 커패시터의 바닥판으로 사용된다.
트랜지스터의 S-G 및 D-G 유전체 영역을 개별적으로 항복함으로써 게이트를 통한 소스 드레인 쇼트(short)를 생성하는 아이디어는 미국 특허 6,597,234에 개시되었다.
미국 특허 출원번호 2004/0004.269는 커패시터의 게이트에 연결되고 얇은 게이트 산화막과 추가 주입(다이오드)을 통해 채널 아래 중(重) 도핑에 의해 변 질(degenerated)된 게이트를 갖는 MOS 트랜지스터로부터 형성된 안티-퓨즈를 개시한다. 항복 전압은 커패시터의 바닥판(bottom plate)에 인가된다.
미국 특허 6,667,902(Peng)에서 펭(Peng)은 커패시터에 연결되고 워드 라인에 평행하게 뻗어가는 "열(列) 프로그램 라인"을 소개함으로써 고전적인 평면 유사 DRAM 안티-퓨즈 어레이를 향상시키는 것을 시도한다. 만일 디코드된다면, 열(列) 프로그램 라인은 액세스 트랜지스터가 높은 프로그래밍 전압에 노출되는 것을 최소화할 수 있는데, 이러한 것은 다르게는 이미 프로그램된 셀을 통해 발생할 수도 있다. 펭과 퐁(Fong)은 미국 특허 6,671,040에서 주장컨데 게이트 산화막 항복의 정도를 조절하고 멀티레벨 혹은 아날로그 저장 애플리케이션을 허용하는 다양한 전압 조절 프로그래밍 전류를 더함으로써 어레이를 더욱 향상시킨다.
좀더 최근 미국 특허출원 2003/0202376 (Peng)은 단일 트랜지스터 구조를 사용하는 메모리 어레이를 보여준다. 제안된 메모리 셀에서, 펭은 통상의 NMOS 트랜지스터로부터 LDD 확산을 제거한다. 교차점 어레이 구조는 수직 폴리 게이트 띠를 교차하는 수평 능동 영역(S/D) 띠로 형성된다. 드레인 접촉은 이웃하는 셀들간에 공유되고 수평 워드라인에 연결된다. 소스 영역 역시 공유되고 플로우팅 상태로 남게 된다. 펭은 만일 LDD 확산이 생략되면 게이트 산화막 항복 지점이 드레인 영역으로부터 충분히 멀리 떨어질 것이고, D-G(드레이-게이트) 쇼트가 생기기보다는 국부 N+ 영역이 생길 것이라 가정하였다. 마일 그러한 영역이 생성된다면, 프로그램된 셀들인 게이트를 순방향 바이어스 시키고 게이트에서 드레인으로의 전류를 센싱함으로써 디텍트될 수 있다. G-D 혹은 S-D(소스-드레인) 쇼트 확률을 줄이기 위해, 펭은 게이트 사이드월(sidewall) 산화막 프로세스의 변경을 통해 G-D 및 S-D 엣지에서의 게이트 산화막 두께를 증가시킬 것을 제안한다. 펭의 어레이는 소스와 드레인 영역 모두가 메모리 셀에 존재하고, 열 워드라인이 트랜지스터 드레인 영역에 연결되고, 행 비트라인이 트랜지스터 게이트로부터 형성될 것을 요구한다. 이러한 특이한 연결은 펭의 프로그래밍 및 판독 방법에 매우 특정화되어야만 하고, 디코드된 고전압(1.8V 프로세스에서 8V)이 프로그램되어야하는 곳을 제외하고는 모든 드레인 라인에 인가될 것을 요구한다. 디코드된 고전압(8V)은 프로그램되어야 할 행의 게이트에 인가되고, 반면에 다른 게이트들은 3.3V에서 유지된다.
비록 펭이 교차점 메모리 구조 성과를 이루었지만, 그의 어레이는 CMOS 프로세스 변경(LDD 제거, 엣지에서 두꺼운 게이트 산화막)을 필요로 하고 다음과 같은 단점들을 가진다. (a) 모든 열(列) 디코더, 행(行) 디코더 및 센스 증폭기가 반드시 넓은 범위의 전압 - 8V/3.3V 혹은 8V/1.8V/0V - 에서 스위치하여야 한다. (b) 프로그램 동작 중에는, 3.3V 행 드라이버가 프로그램된 셀을 통해 8V 열 드라이버 혹은 0V 드라이버에 실제적으로 연결(쇼트)된다. 이는 어레이 크기에 많은 제한을 주고, 드라이버 사이즈에 영향을 주고 신뢰성과 프로그래밍 효율성에 영향을 준다. (c) 모든 프로그램 동작은 (프로그램된 열을 제외하고) 모든 어레이 능동 영역이 8V에서 바이어스된다. 이로 인해 큰 N++ 접합 누설 전류가 있게 되고, 다시금 어레인 크기를 제한하게 된다. (d) 게이트 산화막 항복 지점이 드레인 영역에서 상당히 멀리 떨어져 있는 것으로 가정하였기 때문에 펀치 쓰루가 8V 바이어스에서 일어나지 않는다. 동시에, 트랜지스터는 바이어스, 체널 영역 연결 상 정확히 1.8V 에서 정확히 동작해야 한다. 이는 상당한 정도의 프로세스 변경 없이 얻을 수 없다. (e) 펭은 게이트 산화막은 만일 LDD가 존재하지 않는다면 소스 혹은 드레인 엣지에서 항복되지 않으리라 가정한다. 그러나 선행기술에서 밝혀졌듯이 S/D 엣지는 결함과 예리한 엣지 부근에서의 전기장 집중으로 인해 산화막이 항복되기 가장 쉬운 곳이다.
펭은 미국 특허 출원 2003/0206467에서 몇몇 고전압 스위칭 문제를 해결하려고 시도한다. 워드 라인과 비트 라인 상에서 높은 블록킹 전압은 이제 "플로우팅(floating)" 워드 라인과 비트 라인으로 대체되고, 채널에서 소스와 드레인 영역까지의 거리에 대한 제한이 변경되었다. 비록 플로우팅 워드 라인과 비트라인이 고전압 스위칭 문제를 경감한다 하더라도, 이들이 위에서 언급한 기본적인 문제 어느 것도 해결하는 것은 아니다. 추가적으로 이들은 스위칭된 그리고 플로우팅(floating) 라인 간에 심각한 커플링 문제를 가진다.
오늘날, 안티-퓨즈 개발은 3차원 박막 필름 구조와 특별한 인터-메탈(inter-metal) 물질들에 집중하고 있다. 이러한 모든 안티-퓨즈 기술은, 표준 CMOS 프로세스에서는 사용할 수 없는 추가적인 처리 단계, 소자 수명을 단축시키고 지속적으로 증가하는 칩 개발 비용 상의 문제를 극복하도록 프로그래머빌리티(programmability)가 도움을 줄 수 있는데 있어서 전형적인 VLSI와 ASIC 설계에서 안티-퓨즈 애플리케이션을 금지할 것을 요구한다. 그러므로 산업계에서는 표준 CMOS 프로세스를 사용하는 신뢰성있는 안티-퓨즈 구조에 대한 명백한 요구가 있다.
모든 안티 퓨즈 셀과 어레이 선행 기술은 특별한 프로세싱 단계를 요구하던 지 생산성 혹은 신뢰성 문제를 야기하는 MOS 스위칭 소자의 고전압에의 노출 문제에 취약하다. 이들은 또한 나중에 매우 생산성에 의심을 가져온 펭의 단일 트랜지스터 셀을 제외하면 저밀도 메모리 애플리케이션에 한정되어 있다.
그러므로 추가적인 프로세싱 단계가 필요치 않고 스위칭 소자의 제한된 고전압 노출을 갖는 표준 CMOS 기술에서 구현하기 적절한, 단순하고 신뢰성있으며, 고밀도의 안티-퓨즈 어레이 구조를 제공하는 것이 요구된다. 또한 생산 과정 중에 안티-퓨즈 어레이의 테스트 및 프로그래밍 액세스를 단순화하고 향상시키는 것이 필요하다.
본 발명의 목적은 표준 CMOS 생산 프로세스에 적절한 고밀도, 저전압 안티-퓨즈 셀 구조를 제공함으로써 이전의 안티-퓨즈 어레이의 적어도 하나의 단점을 방지하거나 완화시키는 것이다.
첫번째 측면에서, 본 발명은 반도체 물질에서 형성된 안티-퓨즈 트랜지스터를 제공한다. 안티-퓨즈 트랜지스터는 폴르실리콘 게이트, 확산 영역과 다변(多變) 두께의 게이트 산화막을 포함한다. 폴리실리콘 게이트는 기판에서 채널 영역 상에 형성되고, 미리 정해진 길이를 갖는 채널을 갖는다. 확산 영역은 채널 영역의 한쪽 끝(엔드)에 근접하다. 다변(多變) 두께 게이트 산화막은 폴리실리콘 게이트와 기판 사이에 위치하는데, 그 결과 다변 두께 게이트 산화막은 폴리실리콘 게이트와 채널 영역 간에 도전 채널을 형성하도록 끊어질 수 있는(fusible) 산화막 항복 존(zone)을 갖는다. 다변 두께 게이트 산화막의 두꺼운 영역은 확산 영역에 맞닿아 있다.
본 발명 실시예에 따르면, 다변 두께 게이트 산화막은 기판과 폴리실리콘 게이트 사이에 두꺼운 게이트 산화막을 포함하고, 기판과 폴리실리콘 게이트 사이에 얇은 게이트 산화막을 포함한다. 두꺼운 게이트 산화막은 채널 영역의 한 끝단으로부터 미리 정해진 길이의 기(旣)정의된 거리까지 뻗어가고, 얇은 게이트 산화막은 기(旣)정의된 거리로부터 채널 영역의 제 2 단(end)까지 뻗어가는데, 상기 얇은 게이트 산화막은 산화막 항복 존(zone)을 포함한다. 안티-퓨즈 트랜지스터는 얇은 게이트 산화막에 근접한 플로우팅 확산 영역을 포함하고, 플로우팅 확산 영역은 얇은 게이트 산화막에 근접할 수 있다.
본 발명의 또 다른 실시예에서, 얇은 게이트 산화막은 반도체 물질 상에 형성된 적어도 하나의 저전압 트랜지스터 게이트 산화막과 동일할 수 있고 두꺼운 게이트 산화막은 반도체 물질 상에 형성된 적어도 하나의 고전압 트랜지스터 게이트 산화막과 동일 할 수 있다. 두꺼운 게이트 산화막은 중간(intermediate) 게이트 산화막과 얇은 게이트 산화막의 조합이 될 수도 있다.
본 발명의 실시예의 한 측면에 따르면, 플로우팅 확산 영역, 채널의 제 2 단(end)과 폴리실리콘 게이트의 게이트 엣지는 서로 각도를 이루는 적어도 두개의 라인 세그먼트에 의해 정의된 공통 엣지를 갖는데, 상기 각도는 135도 혹은 90도 중의 하나가 될 수 있다. 확산 영역은 저전압 트랜지스터, 고전압 트랜지스터, 혹은 양 저전압 및 고전압 트랜지스터의 조합 중의 하나의 LDD 임플란트와 동일한 LDD 임플란트를 포함할 수 있다. 확산 영역의 엣지와 폴리실리콘 게이트의 영역은 샐리시데이션이 없다.
두번째 측면에서는, 본 발명은 안티-퓨즈 메모리 어레이를 제공한다. 안티-퓨즈 메모리 어레이는 열과 행, 비트라인과 워드라인으로 배열된 다수의 안티-퓨즈 트랜지스터를 포함한다. 각각의 안티-퓨즈 트랜지스터는 폴리실리콘 게이트, 확산 영역, 다변 두께 게이트를 포함할 수 있다. 폴리실리콘 게이트는 기판에서 채널 영역 위에 위치하는데, 채널은 미리 정해진 길이를 갖는다. 확산 영역은 채널 영역의 한 끝단에 근접하다. 다변 두께 게이트 산화막은 폴리실리콘 게이트 및 기판 사이에 위치하는데, 상기 다변 두께 게이트 산화막은 폴리실리콘 게이트와 채널 영역 간에 도전 채널을 형성하도록 끊어질 수 있는(fusible) 산화막 항복 존(zone)을 가진다. 다변 두께 게이트 산화막의 두꺼운 영역은 확산 영역에 근접하다. 비트라인은 안티 퓨즈 트랜지스터의 행(行)의 확산 영역에 연결되어 있고, 워드라인은 안티 퓨즈 트랜지스터의 열(列)의 폴리실리콘 게이트에 연결된다.
본 측면의 실시예에서, 다변 두께 게이트 산화막은 기판과 폴리실리콘 게이트 간에 두꺼운 게이트 산화막을 포함하고, 기판과 폴리실리콘 게이트 간에 얇은 게이트 산화막을 포함한다. 두꺼운 게이트 산화막은 채널 영역의 한 끝단으로부터 미리 정해진 길이의 기(旣)정의된 거리까지 뻗어가고, 얇은 게이트 산화막은 기(旣)정의된 거리로부터 채널 영역의 제 2 단(end)까지 뻗어간다. 상기 얇은 게이트 산화막은 산화막 항복 존(zone)을 포함한다. 안티 퓨즈 메모리 어레이는 고립 소자를 통해 비트 라인 쌍에 연결된 센스 증폭기와 워드 라인 디코딩 회로를 더 포함한다.
본 실시예의 한 측면에서, 워드 라인 디코딩 회로는 싱글-엔드(single-ended) 센싱 동작을 위해 비트 라인 쌍 중 하나에 연결된 하나의 안티 퓨즈 트랜지스터를 선택적으로 액세스하고, 다른 주소를 위해 비트 라인 쌍 중의 다른 것에 연결된 또 다른 안티 퓨즈 트랜지스터를 선택적으로 액세스한다. 본 실시예의 다른 특변에서, 워드 라인 디코딩 회로는 듀얼-엔드(dual-ended) 센싱 동작으로 위해 하나의 비트 라인 쌍에 연결된 안티 퓨즈 트랜지스터와 다른 비트 라인 쌍에 연결된 하나의 안티 퓨즈 트랜지스터를 선택적으로 액세스한다.
세번째 측면에서, 본 발명은 안티 퓨즈 트랜지스터를 위해 다변 두께 게이트 산화막을 형성하기 위한 방법을 제공한다. 상기 방법은 안티 퓨즈 트랜지스터의 채널 영역에 중간 산화막을 성장시키고; 채널 영역의 얇은 산화막 영역으로부터 상기 중간 산화막을 제거하고; 상기 얇은 산화막 영역과 채널 영역에 있는 중간 산화막 위에 얇은 산화막을 성장시키는 것을 포함한다.
본 측면의 실시예에서, 상기 방법은 상기 얇은 산화막과 상기 중간 산화막 위에 공통 게이트를 형성하고, 중간 산화막에 인접한 확산 영역을 형성하고, 상기 얇은 산화막 영역에 근접한 플로우팅 확산 영역을 형성하는 단계를 포함한다. 상기 방법은 상기 확산 영역 위에 샐리시데이션 보호 산화막을 선택적으로 성장시키고, 폴리실리콘 게이트와 플로우팅 확산 영역 부분을 샐리시딩하는 단계를 더 포함한다.
네번째 측면에서, 본 발명은 반도체 물질 상에 형성된 안티 퓨즈 트랜지스터를 제공한다. 안티 퓨즈 트랜지스터는 능동 영역, 폴리실리콘 게이트, 두꺼운 게이트 산화막, 확산 영역과 얇은 게이트 산화막을 포함한다. 폴리실리콘 게이트는 퓨저블(fusible) 엣지와 액세스 엣지를 정의하기 위해 능동 영역 위에 형성된다. 얇은 게이트 산화막은 퓨저블 엣지에 근접하고, 상기 얇은 게이트 산화막은 폴리실리콘 게이트와 확산 영역 간에 도전(導電) 채널을 형성하기 위해 두꺼운 게이트보다 더 낮은 항복 전압을 갖는다.
본 측면의 실시예에서, 퓨저블 엣지는 액세스 엣지보다 더 긴데, 이러한 경우 퓨저블 엣지의 길이는 서로 각도를 이루는 폴리실리콘 게이트의 적어도 두 개의 라인 세그먼트에 의해 정의되거나 퓨저블 엣지의 길이는 능동 영역의 폭에 의해 정의된다. 본 측면의 다른 실시예에서, 폴리실리콘 게이트는 퓨저블 엣지와 액세스 엣지 간에 채널 영역을 정의하고, 두꺼운 게이트 산화막과 얇은 게이트 산화막은 채널 영역과 폴리실리콘 게이트 사이에 놓이게 된다. 두꺼운 게이트 산화막은 액세스 엣지로부터 채널 영역의 기(旣) 정의된 길이까지 뻗어가고, 얇은 게이트 산화막은 상기의 채널 영역의 기(旣) 정의된 길이로부터 퓨저블 엣지까지 뻗어갈 것이다. 두꺼운 게이트 산화막은 중간 산화막과 얇은 산화막의 조합일 수 있다.
본 측면의 또 다른 실시예에서, 얇은 게이트 산화막은 반도체 물질 상에 형성되는 저전압 트랜지스터 게이트 산화막과 동일할 수 있고, 두꺼운 게이트 산화막은 반도체 물질 상에 형성되는 고전압 트랜지스터 게이트 산화막과 동일할 수 있으며, 폴리실리콘 게이트는 퓨저블 엣지와 액세스 엣지 간에 채널 영역을 정의할 수 있으며, 두꺼운 게이트 산화막과 얇은 게이트 산화막은 채널 영역과 폴리실리콘 게이트 사이에 놓일 수 있다. 폴리실리콘 게이트 부분과 확산 영역의 엣지는 샐리시데이션이 없다.
또 다른 실시예에서, 안티 퓨즈 트랜지스터는 퓨저블 엣지에 근접한 플로우팅 확산 영역을 포함한다. 폴리실리콘 게이트는 채널 영역을 정의하기 위한 확산 영역에 근접하여 위치하고 두꺼운 게이트 산화막 위에 위치한 제 1 부분으로서 액세스 엣지는 제 1 부분 엣지에 의해 정의되고, 제 1 부분에 연결되고 얇은 게이트 산화막 위에 위치한 제 2 영역을 갖는다. 퓨저블 엣지는 제 2 부분 엣지에 의해 정의될 수 있고, 플로우팅 확산 영역은 퓨저블 엣지와 채널 영역 사이에 위치할 수 있다. 본 발명의 다른 측면과 특징은 이하의 수반하는 도면과 연결하여 발명의 상세한 실시예 설명을 되짚어보면 당업자에게 명확해질 것이다.
본 발명의 실시예가 이제 첨부된 도면을 참조하여 예를 통해 설명될 것이다.
도 1은 DRAM 타입 안티-퓨즈 셀의 회로도이다.
도 2는 도 1의 DRAM 타입 안티 퓨즈 셀의 평면 레이아웃이다.
도 3은 x-x 라인을 따라 도 2의 DRAM 타입 안티-퓨즈 셀의 단면도이다.
도 4는 본 발명의 실시예에 따른 안티-퓨즈 트랜지스터의 단면도이다.
도 5는 도 4의 안티 퓨즈 트랜지스터의 평면 레이아웃이다.
도 6a와 6b는 본 발명의 실싱예에 따라 대체할 수 있는 안티 퓨즈 트랜지스터의 평면 레이아웃이다.
도 7a와 7b는 본 발명의 실시예에 따라 대체할 수 있는 안티 퓨즈 트랜지스터 평면 레이아웃이다.
도 8은 본 발명의 일실시예에 따른 대체 안티 퓨즈 트랜지스터의 평면 레이 아웃이다.
도 9는 본 발명의 안티 퓨즈 트랜지스터를 위한 다변 두께 게이트 산화막을 형성하기 위한 방법 흐름도이다.
도 10a 내지 10c는 도 9의 흐름도의 단계에 따른 다변 두께 게이트 산화막의 형성을 나타낸다.
도 11a는 본 발명의 일시예에 따른 싱글-엔드(single-ended) 센싱을 위해 구성된 교차점 방식 안티 퓨즈 트랜지스터 메모리 어레이이다.
도 11b는 본 발명의 일실시예에 따른 차동 센싱을 위한 교차점 방식 안티 퓨즈 트랜지스터 메모리 어레이이다.
도 12는 도 11에서 보여진 메모리 어레이의 안티 퓨즈 트랜지스터의 레이 아웃이다.
도 13은 본 발명의 일실시예에 따라 폴디드 비트 라인(folded bitline) 방식의 안티 퓨즈 트랜지스터 메모리 어레이이다.
도 14는 본 발명의 일실시예에 따라 워드 라인 세그먼트를 채용한 안티 퓨즈 트랜지스터의 레이 아웃이다.
도 15는 본 발명의 일실시예에 따라 센스와 프로그래밍 회로 결합 회로도이다.
일반적으로, 본 발명은 비휘발성, 일회 프로그램 가능한(OTP) 메모리 어레이 애플리케이션에서 채용될 수 있는 다변 두께 게이트 산화막 안티 퓨즈 트랜지스터 소자를 제공한다. 안티 퓨즈 트랜지스터는 표준 CMOS 기술로 제작될 수 있고, 소스 확산, 게이트 산화막, 폴리실리콘 게이트 및 선택적 드레인 확산을 갖는 표준 트랜지스터 소자로 구성될 수 있다. 폴리실리콘 게이트 밑의 다변 게이트 산화막은 두꺼운 게이트 산화막 영역과 얇은 게이트 산화막 영역으로 구성되는데, 얇은 산화막 영역은 국지화된 항복 전압 존(zone)으로 작용한다. 폴리실리콘 게이트와 채널 영역 사이의 도전 채널은 프로그래밍 동작 중에 국지화된 항복 전압 존에 형성될 수 있다. 메모리 어레이 애플리케이션에서, 폴리실리콘 게이트에 인가되는 워드 라인 읽기 전류(read current)는 안티 퓨즈 트랜지스터의 채널을 통해 소스 확산에 연결된 비트 라인을 통해 센싱될 수 있다. 좀더 구체적으로는, 본 발명은 OTP 메모리에 적합한 안티 퓨즈 셀로서 분리 채널 MOS 구조를 사용하기 위한 효과적인 방법을 제공한다.
아래에 설명에서 MOS라는 용어는 모든 FET 또는 MIS 트랜지스터, 반(half) 트랜지스터 혹은 커패시터 구조를 지칭하는 것으로 사용된다.
위에서 살펴본 바와 같이, 저장 커패시터로서가 아닌 안티 퓨즈로서 평판 커패시터를 사용하는 DRAM-타입 메모리 어레이는 미국 특허 6.667.902에서 이미 알려져 있다. 도 1은 그러한 메모리 셀의 회로도이고, 반면에 도 2와 도 3은 도 1의 주지의 안티 퓨즈 메모리 셀의 평면도와 단면도를 각각 보여준다. 도 1의 메모리 셀은 비트 라인 BL을 안티 퓨즈 소자(12)의 바닥판(bottom plate)에 연결하기 위한 패스(pass) 혹은 액세스 트랜지스터(10)를 포함한다. 워드 라인 WL은 이를 턴온 시킬 수 있도록 액세스 트랜지스터의 게이트(10)에 연결되고, 셀 플레이트 전압 Vcp는 안티 퓨즈 소자(12)를 프로그래밍하기 위해 안티 퓨즈 소자(12)의 상판(top plate)에 연결된다.
도 2와 도 3에서 알 수 있듯이 액세스 트랜지스터의 레이 아웃(10)과 안티 퓨즈 소자(12)는 매우 단순하고 간단하다. 액세스 트랜지스터(10)의 게이트(14)와 안티 퓨즈 소자(12)의 상판(16)은 폴리실리콘과 같은 층으로 만들어지는데, 폴리실리콘은 능동 영역(18)을 거쳐서 뻗어간다. 각각의 폴리실리콘 층 바로 밑의 능동 영역(18)에 바로 아래의 능동 영역으로부터 폴리실리콘을 전기적으로 고립시키기 위해 게이트 유전체로 알려진 얇은 게이트 산화막(20)이 형성된다. 게이트(14)의 어느 한 면 위에 확산 영역 22와 24가 있는데, 확산 영역 24는 비트 라인에 연결된다. 비록 도시되지는 않았으나, 당업자는 사이드월 스페이서 형성(sidewall spacer formation), 엷게 도핑된 확산(LDD: lightly doped diffusion)과 확산 및 게이트 샐리시데이션(silicidation)과 같은 표준 CMOS 프로세싱이 응용될 수 있다는 것을 이해할 것이다. 고전적인 단일 트랜지스터와 커패시터 셀 구성이 널리 사용되고 있지만, 고밀도 애플리케이션에서 얻을 수 있는 반도체 어레이 영역 절약 때문에 트랜지스터-온리-안티-퓨즈 셀이 좀더 요구된다. 이러한 트랜지스터-온리 안티-퓨즈는 반드시 저비용 CMOS 프로세스로 제작할 수 있도록 단순해야 하면서도 신뢰성이 있어야 한다.
본 발명의 일실시예에 따라, 도 4는 모든 표준 CMOS 프로세스로 제작될 수 있는 안티 퓨즈 트랜지스터의 단면도를 보여준다. 제시된 예에서, 안티 퓨즈 트랜지스터는 단순한 두꺼운 게이트 산화막 혹은 하나의 플로우팅 확산 단자를 가진 입 력/출력 MOS 트랜지스터와 거의 동일하다. 분리 채널 커패시터 혹은 반(half) 트랜지스터로도 지칭되는 개시된 안티 퓨즈 트랜지스터는 폴리실리콘 게이트와 기판 사이의 퓨즈 링크가 소자의 특정 영역으로 예측가능하게 국지화될 수 있도록 신뢰성있게 프로그램된다. 도 4의 단면도는 소자의 채널 길이를 따라 취해졌는데, 현재 기술된 실시예에서는 p-채널 소자이다. 당업자는 본 발명이 n-채널 소자로 구현될 수도 있음을 인식할 수 있을 것이다.
안티 퓨즈 트랜지스터(100)는 기판 채널 영역(104) 상에 형성된 다변 두께 게이트 산화막(102), 폴리실리콘 게이트(106), 사이드월 스페이서(108), 제 1 및 제 2 확산 영역(110, 112), 및 각각의 확산 영역들(110, 112)에 있는 LDD 영역들(114)을 포함한다. 다변 두께 게이트 산화막(102)은 두꺼운 산화막과 얇은 게이트 산화막으로 구성되는데 채널 길이 부분은 두꺼운 게이트 산화막에 의해 덮여지고 채널 길이의 남은 부분은 얇은 게이트 산화막에 의해 덮여진다. 일반적으로, 확산 영역(112)과 만나는 얇은 게이트 산화막 엣지는 산화막 항복이 일어나게 되는 퓨저블 엣지(fusible edge)를 정의한다. 반면에 확산 영역(110)과 만나는 두꺼운 게이트 산화막 엣지는 게이트 산화막 항복이 방지되고 게이트(106)와 확산 영역(110) 간의 전류가 프로그램된 안티 퓨즈 트랜지스터를 위해 흐르게 되는 데 있어서 액세스 엣지를 정의한다. 두꺼운 산화막 부분이 채널 영역으로 뻗어가는 길이가 마스크 그레이드(mask grade)에 달려있음에 반해, 두꺼운 산화막 부분은 바람직하게는 적어도 같은 칩 상에 형성된 고전압 트랜지스터의 최소 길이 만큼 형성된다.
바람직스러운 실시예에서, 확산 영역(110)은 비트 라인 컨택트(도시되지 않 음)를 통해 비트 라인 혹은 폴리실리콘 게이트(106)로부터 전류를 센싱하기 위한 다른 라인에 연결되고, 프로그래밍 전압이나 전류를 조절할 수 있도록 도핑될 수 있다. 이 확산 영역(110)은 다변 두께 게이트 산화막(102)의 두꺼운 산화막 부분에 근접하여 형성되는데 반해, 선택적인 확산 영역(112)은 플로우팅 상태로 남겨질 수 있다. 고전압 손상 혹은 전류 누설로부터 안티 퓨즈 트랜지스터(100)의 엣지를 추가적으로 보호하기 위해, 샐리사이드(salicide) 보호 산화막으로도 알려진 저항 보호 산화막(RPO: resistor protection oxide)이 사이드월 스페이서(108)의 엣지로부터 스페이스 메탈 입자를 촉진하기 위해 제작 중에 도입될 수 있다. 이 RPO는 단지 확산 영역 (110)부분과 폴리실리콘 게이트(106) 부분이 샐리사이드(salicide)되는 것으로부터 보호되기 위해 샐리시데이션 공정 중에 사용된다.
샐리사이드된 트랜지스터는 높은 누설 및 결과적으로 낮은 항복 전압을 갖는다 것이 잘 알려져 있다. 그러므로 샐리사이드된 선택적인 확산 영역(112)을 갖는 것은 프로그래밍 동안 산화막 항복를 증가시킬 것이지만, 샐리사이드되지 않은 확산 영역(110)을 갖는 것은 누설을 감소시킬 것이다. 확산 영역(110)과 선택적 확산 영역(112)은 같거나 다른 확산 프로파일(profile)을 낳게 되는 저전압 트랜지스터 혹은 고저압 트랜지스터 또는 상기 둘의 조합을 위해 도핑될 수 있다.
안티 퓨즈 트랜지스터(100)의 단순화된 평면도가 도 5에 나타나 있다. 비트 라인 컨택트(116)는 평면도를 도 4의 대응되는 단면도와 맞추어보는 시각적 기준점으로 사용될 수 있다. 능동 영역(118)은 기판 채널 영역(104)과 확산 영역(110, 112)이 형성되는 소자의 영역인데, 이는 제작 프로세스 동안 OD 마스크에 의해 정의된다. 점선 연결 120은 제작 프로세스 동안 OD2 마스크를 거쳐 두꺼운 게이트 산화막이 성장되는 영역을 정의한다. OD는 CMOS 프로세스 동안 단순히 산화막이 형성되어야 할 기판 상의 영역을 정의하기 위해 사용되는 산화막 정의 마스크(oxide definition mask)를 일컫는 것이고, OD2는 제 1 산화막 정의 마스크와 구별하여 제 2 산화막 정의 마스트(second oxide definition mask)를 일컫는다. 안티 퓨즈 트랜지스터(100)를 제작하기 위한 CMOS 프로세스 단계에 대한 상세한 것은 차후에 논의될 것이다. 플로우팅 확산 영역(112)은 나중에 논의되는 바와 같이, 얇은 게이트 산화막 항복의 확률을 증가시키는데 사용될 수 있는 안티 퓨즈 트랜지스터(100)를 위한 선택적 구조이다.
안티 퓨즈 트랜지스터(100)의 프로그래밍은 게이트와 그 밑의 채널 간에 영구 링크를 형성하기 위한 게이트 산화막 항복에 기반을 둔다. 게이트 산화막 항복 조건(전압 혹은 전류 및 시간)은 주로 a) 게이트 유전체 두께 및 합성물, b) 결함 밀도, 및 c) 게이트 영역, 게이트/확산 경계에 달려있다. 안티 퓨즈 트랜지스터(100)의 결합된 두꺼운, 그리고 얇은 게이트 산화막은 소자의 얇은 게이트 산화막 부분에서, 특별히 산화막 항복 존(zone)에서 국지적으로 낮아진 게이트 항복 전압을 낳는다. 달리 말하면, 개시된 구조는 산화막 항복이 더 얇은 게이트 산화막 부분에 제한된다는 것을 확증한다.
더불어, 본 발명의 안티 퓨즈 트랜지스터 실시예는 게이트 산화막 설계 레이 아웃과 게이트 산화막 항복 성능을 증가시키는 구조 상 전형적으로 금지된 CMOS 제작 설계 규칙의 장점을 취한다. 오늘날의 CMOS 프로세스에서 모든 게이트 산화막 프로세싱 단계는 능동 게이트 영역 내에서는 균일한 게이트 산화막 두께를 가정하고 그렇게 하기 위해 최적화된다.표준 CMOS 흐름에 다변 두께 게이트 산화막 소자를 소개함으로써, 부가적인 결함과 전기장 교란(disturbance)이 두께가 변하는 경계에서 생성된다. 이러한 결함은, 이하로 한정되는 것은 아닌, 산화막 박화(薄化), 경계에서 실리콘의 플라즈마 에칭, 클리닝 프로세스에서 잔존물 및 마스크되지 않은 영역과 부분 마스크 영역 간의 서로 다른 열적 산화 비율로 인한 실리콘 와해(recess)와 같은 결함을 포함할 수 있다. 모든 이러한 결함은 얇은 산화막 경계에서 트랩(trap)과 결함 밀도는 증가시키고, 증가된 누설과 국지적으로 낮아진 항복 전압으로 이끈다. 그러므로, 어떠한 프로세스 변경없이 저전압, 간결한 안티 퓨즈 구조가 만들어질 수 있다.
위에서 설명된 안티 퓨즈 트랜지스터가 간결한 크기 때문에 OTP 메모리 어레이 애플리케이션에 적합하지만, 안티 퓨즈 트랜지스터(100)의 얇은 산화막 항복 확률을 더욱 증가시키기 위해 추가적인 수정이 가해질 수 있다. 앞에서 언급한 바와 같이, 게이트 영역, 게이트/확산 경계는 얇은 게이트 산화막 항복의 확률을 증가시키는 요소이다. 이러한 파괴 메커니즘을 삽입하기 위해, 앞에서 보인 플로우팅 확산 영역(112)은 안티 퓨즈 트랜지스터 구조에 추가될 수 있고, 플로우팅 확산/게이트 경계는 바람직스럽게는 확산/게이트 경계에 다중 라인 세그먼트와 각도를 삽입함으로써 증가될 수 있다. 추가적인 파괴(항복) 향상은 고전압 트랜지스터의 확산 영역과 동일한 농도만큼 플로우팅 확산 영역을 강하게 도핑함으로써 얻을 수 있다.
전형적인 CMOS 프로세스에서, 확산 영역, LDD 및 채널 이식은 얇은 게이트 산화막 트랜지스터와 두꺼운 게이트 산화막 트랜지스터에 대해서는 다르다. 본 발명의 일실시예에 따르면, 안티 퓨즈 트랜지스터의 확산 영역, LDD 및 얇은 게이트 산화막 채널 이식은 다음 타입 중의 하나이다. 얇은 게이트 산화막에 대응되는 저전압 타입 혹은 두꺼운 산화막(I/O 산화막)에 대응되는 고전압 타입, 혹은 결과적인 얇은 게이트 산화막 문턱 전압이 크기에 있어서 두꺼운 게이트 산화막 문턱 전압보다 높지 않은 조건 하에서 양쪽 모두.
증가된 플로우팅 확산 영역 경계를 채용하는 안티 퓨즈 트랜지스터의 실시예가 도 6 내지 도 8에 나타나 있다.
도 6a는 소자의 플로우팅 확산 끝단에서 퓨저블 엣지(fusible edge)라고도 불리우는 "L" 형태의 게이트/확산 경계를 갖는 안티 퓨즈 트랜지스터(200)을 도시한다. 안티 퓨즈 트랜지스터(200)은 본질적으로 도 4와 도 5에서 보여진 안티 퓨즈 트랜지스터(100)와 같은 종류의 것이다. 능동 영역(202)은 비트 라인 컨택트(204)를 갖는 확산 영역과 다변 두께 게이트 산화막 층(도시되지 않음) 위에 형성된 폴리실리콘(206)을 가진다. OD2 마스크(208)는 두꺼운 게이트 산화막이 폴리실리콘 게이트(206) 아래 어디에 형성될지를 정의한다. 본 실시예에서, 플로우팅 확산 영역, 채널 영역 및 폴리실리콘 게이트는 공통의 "L" 형상의 엣지를 공유한다. 이 엣지는 서로 각각 직각 방향을 갖는 두 개의 엣지 세그먼트로 구성된다. 현재에서 보여지는 실시예는 약 90도의 각도로 나타있지만, 만일 원한다면 135도로 맞추어질 수도 있다.
도 6b는 소자의 플로우팅 확산 끝단에 퓨저블 엣지(fusible edge)로도 불리 우는, 직선 "S" 형상의 게이트/확산 경계를 갖는 안티 퓨즈 트랜지스터(210)를 도시한다. 안티 퓨즈 트랜지스터(210)는 본질적으로 도 6a에 도시된 안티 퓨즈 트랜지스터(200)와 동일하다. 능동 영역(202)은 비트 라인 컨택트(204)를 갖는 확산 영역과 다변 두께 게이트 산화막 층(도시되지 않음) 위에 형성된 폴리실리콘 게이트(206)를 가진다. OD2 마스크(208)는 두꺼운 게이트 산화막이 폴리실리콘 게이트(206) 아래 어느 곳에 형성되는 지를 정의한다. 본 실시예에서, 플로우팅 확산 영역, 채널 영역 및 폴리실리콘 게이트는 공통의 "S" 형상의 엣지를 공유한다. 이 엣지는 서로 각각 직각 방향을 갖는 세 개의 엣지 세그먼트로 구성된다.
도 6a 및 6b는 폴리실리콘 게이트가 플로우팅 확산 영역 경계를 증가시키도록 형상을 갖게 되는 경우의 예를 보여준다. 도 7a 및 7b는 확산 영역 및/또는 폴리실리콘 게이트가 플로우팅 확산 영역 경계를 증가시키도록 형상을 갖게 되는 경우의 예를 보여준다.
도 7a에서 안티 퓨즈 트랜지스터(300)는 소자의 플로우팅 확산 끝단에서 직선 게이트/확산 경계를 가진다. 형태를 갖춘 능동 영역(302)은 비트 라인 컨택트(304)를 갖는 확산 영역과 능동 영역(302) 위에 "U" 모양으로 형성된 폴리실리콘 게이트(306)를 갖는다. OD2 마스크(308)는 두꺼운 게이트 산화막이 폴리실리콘 게이트(306) 아래 어느 곳에 형성되어야 하는 지를 정의한다. 좁아진 능동 영역(302)으로 인해, 폴리실리콘 게이트(306) 부분은 폴리실리콘 게이트(306)의 다른 부분에 의해 정의된 퓨저블 엣지(312)보다 경계 상에서 상당한 정도로 더 작은 액세스 엣지(310)를 형성할 것이다. 이 특정한 예에서, 폴리실리콘 게이트는 서로 연결된 두 게의 부분으로 효과적으로 나누어진다. 제 1 부분은 비트 라인 컨택트(304)와 확산 영역 간에 능동 영역에서 채널을 형성하는데 반해, 제 2 부분은 플로우팅 확산 영역에 접한 곳에 위치한다. 제 1 부분은 두꺼운 게이트 산화막 위에 형성되고 제 2 부분은 얇은 게이트 산화막 위에 형성된다.
도 7b에서, 안티 퓨즈 트랜지스터(314)는 소자의 플로우팅 확산 끝단에서 직선 게이트/확산 경계를 갖는다. 형태를 갖춘 능동 영역(302)은 비트 라인 컨택트(304)를 갖는 확산 영역과 능동 영역(302) 위에 형성된 직선의 폴리실리콘 게이트(306)를 갖는다. OD2 마스크(308)는 두꺼운 게이트 산화막이 폴리실리콘 게이트(306) 아래 어느 곳에 형성되어야 하는 지를 정의한다. 좁아진 능동 영역(302)으로 인해, 폴리실리콘 게이트(306) 부분은 폴리실리콘 게이트(306)의 다른 부분에 의해 정의된 퓨저블 엣지(312)보다 경계 상에서 상당한 정도로 더 작은 액세스 엣지(310)를 형성할 것이다.
그러므로, 도 6a, 6b, 7a 및 7b에서 보여진 바와 같이, 경계 퓨저블 엣지는 프로그래밍 동작 중에 얇은 산화막 항복를 향상시키기 위해 형상화된 능동 영역과 폴리실리콘 게이트의 조합으로 증가될 수 있다.
도 8은 안티 퓨즈 상을 도시하는데, 각각이 서로 상당한 정도로 대칭이 되게 한쪽을 도시하고 있다. 안티 퓨즈 트랜지스터(400)는 비트 라인 컨택트(404)를 갖는 확산 영역을 가진 능동 영역을 가진다. 폴리실리콘 게이트(406)는 다변 두께 게이트 산화막 층(도시되지 않음) 위에 형성된다. OD2 마스크(408)는 두꺼운 게이트 산화막이 폴리실리콘 게이트(406) 아래 어느 곳에 형성되어야 하는지를 정의한다. 본 발명의 실시예에서, 플로우팅 확산 영역, 채널 영역 및 폴리실리콘 게이트는 공통의 직선 "U" 모양의 엣지를 공유한다. 폴리실리콘 컨택트(410)는 메탈 워드 라인과의 전기적 컨택트를 만드는데 사용된다. 비트 라인 컨택트(404)를 갖는 확산 영역은 보이는 바와 같이 각각의 컨택트(404)로부터 RPO(412)의 충분한 공간을 허용하기 위해 방향이 지워져 있다. 도 8에 보여진 안티 퓨즈 트랜지스터 쌍의 실제 적용성에 대해서는 폴디드(folded) 비트 라인 센싱 구조에 관해 다음에 설명될 것이다.
도 6a, 6b, 7a 및 7b에서 보여지지는 않았지만, RPO는 비트 라인 컨택트를 갖는 확산 영역과 폴리실리콘 게이트 부분이 샐리시데이션이 없다는 것을 확증하기 위해 사용될 수 있다.
본 발명의 실시예에 따른 표준 CMOS 프로세스로부터 다변 두께 게이트 산화막을 형성하는 방법은 널리 알려진 2 단계 산화막 프로세스를 사용한다. 도 9에서는 이 프로세스를 간략히 나타내는 흐름도를 보여주는데, 도 10a 내지 10c는 프로세스에서 상세한 단계에 대응되는 다변 두께 게이트 산화막 형성의 다양한 단계를 보여준다.
처음에는, 단계 500에서 OD 마스크에 의해 결정된 모든 능동 영역에 중간 게이트 산화막이 성장된다. 도 10a에서, 채널 영역(602) 위에, 기판 상에 중간 게이트 산화막(600)의 형성으로서 도시된다. 다음 단계 502에서는, OD2 마스크를 사용하여 얇은 게이트 산화막 영역으로 지정된 영역에서 중간 게이트 산화막(600)에 제거된다. 도 10b는 중간 게이트 산화막(600)의 남은 부분과 차후의 얇은 산화막 영 역(604)을 보여준다. 마지막 게이트 산화막 형성 단계(504)에서, OD 마스크에 의해 원래 정의된 데로 모든 능동 영역에서 얇은 산화막이 성장된다. 도 10c에서, 얇은 게이트 산화막(606)이 중간 게이트 산화막(600)과 얇은 산화막 영역(604) 위에 성장된다.
결과적으로, 502 단계 동안 OD2 마스크에 의해 덮여진 영역은 중간 게이트 산화막(600)과 최종 얇은 게이트 산화막(606)의 조합인 게이트 산화막 두께를 갖는다. 두 개 이상의 산화막 단계를 위해 동일한 과정이 확장될 수 있고, 혹은 적어도 하나의 두꺼운 게이트 산화막 마스크 OD2에 의해 결정되는 같은 형판 위에 두 개 또는 그 이상의 게이트 산화막 두께를 만들기 위해 다른 동등한 과정이 사용될 수 있다.
전형적으로, OD2 마스크는 그리 중대한 마스킹 단계로 여겨지지 않고, 저농도 마스크가 사용되며 설계 규칙은 능동 게이트 영역 위에 OD2 마스크의 큰 마진을 필요로 하며 특별히, 능동 게이트 영역 내에 OD2 마스크 엔딩을 위한 예비를 가지고 있지 않다. 본 발명에 따르면, OD2 마스크는 능동 게이트 영역에서 끝나고 드레인(즉, 확산 컨택트) 상에 더 두꺼운 게이트 산화막과 반대편 쪽(채널 혹은 연결되지 않은 소스 측) 상에 더 얇은 게이트 산화막을 특징으로 하는 분리 채널 안티 퓨즈 구조를 생성한다. 원칙 상, 이 기술은 게이트 길이(폴리실리콘 라인 폭)가 프로세스 최소값보다 커야 할 것을 요구하고 실제의 OD2 마스크 허용치에 의존하지만, 어떤 프로세스나 마스크 그레이드 변화를 요구하지는 않는다. 분리 채널 안티 퓨즈 구조를 위한 최소한의 게이트 길이는 두꺼운 그리고 얇은 게이트 산화막에 대한 최 소 게이트 길이의 합으로서 대략 정해질 수 있다. 당업자는 마스크 허용치에 근거하여 정확한 계산이 이루어질 수 있다는 것과 OD2 마스크 허용치를 강화하여 게이트 길이가 최소화될 수 있다는 것을 인식할 것이다.
일단 다변 두께 게이트 산화막이 형성되기만 하면, 추가적인 표준 CMOS 프로세싱 단계는 도 4에서 보인 바와 같이 안티 퓨즈 트랜지스터 구조를 완성하기 위해 506단계에서 채용될 수 있다. 이는 예를 들면 폴리실리콘 게이트, LDD 영역, 사이드월 스페이서, RPO 및 확산 영역, 샐리시데이션의 형성을 포함한다. 현재 논의된 프로세스의 바람직한 실시예에 의하면, 샐리시데이션 단계는 폴리실리콘 게이트와 안티 퓨즈 트랜지스터의 플로우팅 확산 영역을 샐리사이드하는 것을 포함한다. RPO는 샐리시데이션 프로세스로부터 보호받도록 넘겨지기 전에 확산 영역 위에 형성된다. 앞에서 언급된 바와 같이, 샐리시드 플로우팅 확산 영역은 영역에서 산화막 파과를 향상시킬 것이다.
이제 앞에서 기술된 안티 퓨즈 트랜지스터 실시예의 애플리케이션이 논의될 것이다. 앞에서 언급된 바와 같이, 제안된 안티 퓨즈 트랜지스터의 간결함은 메모리 어레이 응용에 적합하고, 좀더 구체적으로는 OTP 메모리 어레이 응용에 적합하다.
도 11a는 본 발명의 일실시예에 따라 기본 교차점 어레이에 배치된 다수의 안티 퓨즈 트랜지스터 메모리 셀을 나타낸다. 본 실시예에서 센싱은 싱글 엔드(single-ended)이다. 안티 퓨즈 트랜지스터 메모리 어레이(700)는 워드 라인 WL0 ~ WL3과 비트 라인 BL0, BL1, BL2 및 BL3에 연결된 안티 퓨즈 트랜지스터(702)를 포함한다. 안티 퓨즈 트랜지스터(702)는 앞에서 기술된 어떠한 안티 퓨즈 트랜지스터로 구현될 수 있다. 각각의 비트 라인은 p-채널 고립 트랜지스터(704)와 연결되는데, 이는 다시 p-채널 패스 게이트 706, 708, 710과 712에 연결된다. 고립 트랜지스터(704)는 두꺼운 게이트 산화막 트랜지스터인데, 이 두꺼운 게이트 산화막은 본 발명의 안티 퓨즈 트랜지스터 실시예로 사용되는 중간 산화막과 얇은 게이트 산화막과 동일한 조합이 될 수 있다. 모든 고립 트랜지스터 704의 게이트 단자는 고립 전압 VB를 받는데 반해, 패스 게이트 706, 708, 710 및 712의 게이트 단자는 행 선택 신호 Y0, Y1, Y2 및 Y3를 각각 수신한다. 행 선택 신호는 네개의 비트라인 중 하나의 선택이 비트 라인 중 하나를 교차점 센스 증폭기(714)와 연결되도록 한다. 교차점 센스 증폭기(714)는 비트 라인 전류를 기준 전류(IREF)와 비교하는 전류 센스 증폭기가 될 수 있고, 일반적으로는 본 기술(記述)에서는 싱글 엔드 센싱 구조를 나타내는데, 비트 라인 전압 혹은 전류는 다른 라인에서 수행되는 기준 신호에 비유된다.
도 12는 도 11a에서 보여진 네개의 안티 퓨즈 트랜지스터(702)의 레이아웃 구성을 나타낸다. 도 12의 각각의 안티 퓨즈 트랜지스터는 각각 셀의 전체적인 영역을 감소시키는 플로우팅 소스 확산 영역이 없다는 것을 제외하고는 도 5에서 보인 안티 퓨즈 트랜지스터(100)과 유사한 레이아웃을 갖는다. 따라서, 도 12에서 동일한 요소를 지칭하기 위해 동일한 참조 번호들이 사용된다. 도 12에서 보여진 메모리 어레이 구성에 대해, 각각의 비트 라인 컨택트(116)와 능동 영역(118)은 두개의 안티 퓨즈 트랜지스터에 의해 공유되고, OD2 마스크(120)는 동일한 열을 따라 정렬된 모든 안티 퓨즈 트랜지스터에 대해 워드 라인 방향을 따라 뻗어나간다.
안티 퓨즈 트랜지스터는 바람직스럽게는 얇은/두꺼운 게이트 산화막 경계 중 한 곳과 얇은 게이트 산화막/소스 확산 엣지에서 게이트 산화막을 파괴시킴으로써 프로그램될 수 있다. 이는 프로그램되어야 할 셀의 게이트와 채널 간에 충분히 높은 전압 차이를 인가하고 만일 있다면 다른 셀에는 상당한 정도의 낮은 전압 차이를 인감함으로써 이루어질 수 있다. 그러므로, 일단 영구 도전 링크가 형성되면, 폴리실리콘 게이트에 인가되는 전류는 링크를 통해 그리고 확산영역으로 채널을 통해 흐르게 되는데, 이 전류는 전통전인 센스 증폭기 회로에 의해 센싱될 수 있다.
도 11a를 참조하면, WL0와 BL0에 연결된 셀은 다른 워드 라인을 VDD에 그리도 다른 비트 라인을 0V 혹은 VPOS 보다 상당한 정도로 낮은 전압 상태로 유지하면서 WL0에 VPP 역전압을 인가하고 BL0에 VPOS(혹은 VDD) 순전압을 인가하며 프로그램될 수 있다. 이는 셀이 V = VPOS + VPP의 전압 차이로 프로그램되도록 노출시키고, 다른 모든 셀들은 현저하게 낮은 전압에 노출될 것이다. 순방향 프로그래밍 전압 VPOS가 셀이 프로그램되기 위해 인가되어야 하지만, 일단 프로그램되면 이 셀은 로우 스테이트(low state)로 읽혀질 것이라는 것을 주지하라. 개개의 셀 혹은 똑같은 워드 라인을 공유하는 다중 셀 중 한편이 동시에 프로그램될 수 있다. 비록 프로그래밍 회로가 도시되지 않았으나, 당업자는 그러한 회로가 비트 라인에 연결되고 워드 라인 드라이버 회로에 포함될 수 있다는 것을 이해할 것이다.
일단 열(列)에서 셀이 프로그램되면, 다른 셀을 프로그램하기 위해 이 열에 역방향 전압이 인가될 때마다, 이 워드 라인과 프로그램된 셀의 비트 라인 간의 쇼 트(short)가 일어나 이 비트 라인을 역전압 방향으로 끌어 당길 것이다. 본 발명에 의하면, 두꺼운 게이트 산화막 고립 트래지스터(704)는 센스 증폭기를 포함하여 칩의 나머지 부분으로부터 비트 라인을 고립시키는데 사용된다. 이 소자들은 디코드 되지 않은 혹은 Y-디코드 될 수 있다. 고립 소자를 그라운드나 VB 레벨로 유지시키는 것은 비트 라인으로 하여금 역전압으로 플로우트되도록 허용하여 프로그래밍 동작에 아무런 영향을 끼치지 않도록 한다. 프로그램(PGM)과 읽기 동작에 사용되는 전압이 아래 표 1에 요약되어 있다.
WL
-VPP VDD 0V 혹은 -Vtp

BL
 VDD or VPOS PGM No Access SOAK
플로우팅(Floating) or -VPP PGM Blocked No Access No Access
Precharge to VDD Soft PGM No Access READ
프로그램되지 않은 셀은 마치 스위치 커패시터처럼 동작하는데, 매우 낮은 누설 전류 특징을 나타낸다. 휴지 (idel: non-accessed) 상태에서는, 모든 워드 라인 WL이 VDD로 유지되는데, 이는 어레이에 대한 역바이어스와 같은 레벨이다. 모든 비트 라인 BL은 VDD에 미리 충전(precharge)되고, 이로써 비록 몇몇 개의 셀이 프로그램된다 할지라도 어레이 어느 곳에도 누설이나 전류 흐름이 없다. 메모리 어레이 700과 읽기 동작을 실행하기 위해, 예를 들어 WL0를 0V로 만들거나, 폴리실리콘 바로 아래 채널을 유도하기 충분한 다른 적절한 전압을 가함으로써 워드 라인 중 하나가 활성화된다. 만일 셀이 프로그램되지 않았다면, 비트 라인은 증가된 커패시턴스와 최소한도록 증가된 누설을 맞게 된다. 반면에, 만일 셀이 프로그램되었다면, 셀 내의 상대적인 저저항(500Ohm - 500KOhm)이 그라운드된 WL0를 통해 비트 라인을 그라운드로 방전을 시작할 것이다. 이러한 동작의 차이는 선행 기술을 통해 알려진 다양한 센싱 증폭기 설계를 사용하여 센싱될 수 있다. 간단한 해결책은 BL 전류가 기준 전류에 비유되는, 플래쉬 메모리에서 널리 사용되는 잘 알려진 센스 증폭기(714)와 같은 전류 센스 증폭기를 사용하는 것이다. 안티 퓨즈 온(ON) 저항이 셀과 셀마다 매우 크게 변할 수 있기 때문에, 위에서 언급한 전류 센싱 구조는 약 1uA의 매우 정밀한 전류 소스를 요구한다. 불행히도, 이러한 작은 전류 센싱은 매우 느리고 노이즈에 취약하다.
프로그램된 안티 퓨즈를 통해 셀 전류를 향상시키는 한가지 기술은 다중(multiple) 프로그래밍 혹은 프로그램된 셀을 "소킹(soaking)"하는 것이다. 셀 소킹은 널리 알려져 있고 외부 프로그래밍 설비 혹은 온칩 스테이트 머신을 사용하는 비휘발성 메모리 설계에서 사용된다.
그러나 모든 이러한 복잡한 사항들은 한 개의 셀만이 프로그램되면서 두 개의 메모리 셀이 동시에 액세스되는 차동 혹은 트윈 셀(twin cell) 배열을 사용함으로써 회피될 수 있다. 따라서, 데이터 맵핑은 각각의 메모리 셀이 상보 데이터(complementary data)를 표시하는 메모리 셀과 짝지워지는 것이 확증될 것이 요구된다. 전형적인 DRAM 혹은 SRAM 센스 증폭시 시스템은 이러한 배열을 위해 사용될 수 있다. 트윈 셀 구성에서 배열된, 도 11b에서 보여진 안티 퓨즈 트랜지스터(702)의 다른 구성을 나타낸다. 도 11b의 구성 요소는 교차점 센스 증폭기(714)를 대체하는 차동 센스 증폭기(716)와 패스 게이트 706, 708, 710 및 712의 연결을 제외하고는 본질적으로 도 11a의 것들과 동등하다. 패스 게이트 706과 708은 현재 이들의 게이트 단자가 Y0에 연결되어 있고, 반면 패스 게이트 710 및 712는 그들의 게이트 단자가 Y1에 연결되어 있다. 그러므로, Y0의 활성화는 패스 게이트 706과 708 양쪽을 모두 턴온 시킨다. 비트 라인은 현재 상보쌍(complementary pari), BL0/BL0* 및 BL1/BL1*로 라벨링 되어 있는데, 여기서 상보 비트 라인의 한 쌍은 읽기 동작 시에 차동 센스 증폭기(716)로 연결된다. 당업자는 차동 센스 증폭기에 연결된 비트 라인 중 하나가 전형적으로 기준 전압을 옮길 것인데 반해 다른 쪽은 액세스된 메모리 셀의 데이터를 옮길 것이라는 이유 때문에 이러한 센스 증폭기가 듀얼 엔드(dual-ended) 센싱 구조 타입이라는 것을 이해할 것이다. 본 예에서, 기준 전압은 액세스 되고 있는 메모리 셀의 데이터의 상보(complementary)일 것이다.
읽기 동작 전에, 모든 비트 라인은 VDD 로 미리 충전(precharge)된다. 비트 라인이 모두 VDD로 미리 충전되기 때문에, 비트 라인 중의 하나는 한 워드 라인이 활성화되었을 때 읽기 동작 중 프로그램된 셀을 통해 그라운드로 끌어 당겨질 것이다. VDD와 그라운드를 끌고 가는 비트 라인 쌍으로부터 데이터를 센싱하는 것은 간결하다.
비록 단순 차동 센싱 구조가 프로그램된 어레이의 읽기 동작을 위해서 적절한 것 같이 보이지만, 프로그램되지 않은 메모리 어레이가 무작위의 불안정 데이터를 양산하기 때문에 엄청난 테스트 문제를 안게 된다. 더불어, 이러한 차동 배열은 프로그램 검증(verify) 동작을 위해 필요한 마진 적용(margin adjustment)을 위한 방법을 제공하지 않는다. 위에서 상술된 센싱 구조의 상기의 그리고 다른 단점들은 도 13의 바람직한 일실시예에서 보여지는 바와 같이 듀얼 엔드(dual-ended) 센싱 구조를 가진 폴디드(folded) 비트 라인 구조를 채용함으로써 완화될 수 있다.
도 13은 앞에서 상술한 안티 퓨즈 트랜지스터(702)를 채용하는 폴디드 비트 라인 구조를 보여준다. 메모리 어레이 800은 메모리 셀 702가 폴디드 비트 라인 구조에 놓여져 있다는 것을 제외하고는 도 11b의 메모리 어레이 700과 유사하다.
이하는 메모리 어레이 800에서 프로그램된 데이터의 읽기 동작의 한 예이다. BL0와 BL0* 사이에 놓여진 두 개의 안티 퓨즈 트랜지스터 702가 한 비트의 데이터를 저장하는데 사용되는데, WL0에 연결된 셀은 프로그램되지 않았고, 반면에 WL2에 연결된 셀은 프로그램된 경우를 가정한다. 이 두 개의 트랜지스터 셀을 읽기 위해, WL0와 WL2는 그라운드로 만든다. 최상위 셀이 프로그램되지 않았기 때문에, BL0는 VDD의 선충전(precharge) 레벨로 남아 있게 된다. 하지만, 바닥 셀이 프로그램되어 있기 때문에, BL0*는 셀을 통해 그라운드로 방전될 것이다. BL1와 BL1* 사이의 최상위와 바닥 안티 퓨즈 트랜지스터 셀이 또한 액세스된다는 사실을 주목하라. 하지만, 오직 Y0 만이 패스 트랜지스터 706과 708을 활성화시키기 위해 그라운드로 연결될 것이고 BL0/BL0*를 폴디드 비트 라인 센스 증폭기로 연결할 것이기 때문에 이 비트 라인들은 센스 증폭기로부터 고립된다. 당업자는 비트 라인에게 충분히 낮은 전압 레벨로 방전될 수 있도록 시간을 주기 위해 워드 라인이 최대의 센싱 마진을 제공하도록 바람직하게는 그라운드로 된 후에 행 선택 신호 Y0 및 Y1이 기 정의된 시간에 활성화될 수 있다는 것을 이해할 것이다.
도 14는 본 발명의 다른 실시예에 따라 대안이 되는 차동 셀 배열을 나타낸다. 보여진 안티 퓨즈 트랜지스터 셀은 도 12에 보여진 것들과 동일하지만 폴리실리콘 워드 라인이 세그먼트(820)로 꺽여 지고 있는데, 이 때 각각의 세그먼트(820) 는 두 개의 차동 안티 퓨즈 트랜지스터 셀에 연결된다. 대안적으로, 도 8에 나타난 안티 퓨즈 트랜지스터 쌍은 여기서도 역시 사용될 수 있다. 세그먼트들은 요구되는 바와 같이 중간 메탈 라인을 거쳐 워드 라인 컨택트(822)를 통해 메탈 워드 라인에 연결된다. 선행 기술에서 잘 알려진 바와 같이 폴리실리콘 워드 라인 세그먼트에 연결된 메탈 워드 라인들의 조합은 메모리 어레의 전채적인 성능을 향상시킨다. 도 14에 나타난 특별한 배열은 워드 라인 디코더를 구성함으로써 비트 라인의 싱글 엔드 센싱 혹은 듀얼 엔드 센싱을 가능하게 한다. 다른 말로 하면, 워드 라인 드라이버는 오직 하나의 워드 라인 혹은 두 개의 워드 라인을 등록 허여된 미국 특허 6,549,483에서 보여진 바와 같은 동일한 방법으로 동시에 DRAM 디코더로 드라이브하기 위해 다이나믹하게 제어될 수 있다. 하지만 현재의 애플리케이션에서는, 싱글 엔드 모드는 비휘발성 메모리 셀을 테스트, 프로그램하고 검증하는 동작을 위해 사용되는데 반해, 듀얼 엔드 모드는 정상 읽기 동작을 위해서만 사용된다. 이러한 조합은 읽기, 테스트 및 검증을 위한 독립적 센싱 최적화를 낳게 되고 매우 향상된 읽기 마진의 결과로 나타난다. 싱글 엔드 센싱 모드의 상세한 것은 나중에 상술될 것이다.
본 발명의 일실시예에 따라, 프로그래밍 회로가 차동 센스 증폭기 회로의 센싱 회로와 함께 포함될 수 있다. 도 15는 그러한 n-타입 안티 퓨즈에 대한 실시예의 회로도이다. 센스/프로그램 회로(900)는 Viso에 의해 제어되는 두꺼운 게이트 산화막 고립 트랜지스터(906)에 의해 나누어지는 고전압 교차연결 p-타입 래치 회로(902)와 저전압 센스 회로(904)를 포함한다. Viso는 바람직하게는 다양한 전압 신호인데, Viso는 전류 드로(current draw)를 제한하기 위해 프로그래밍 후 데이타 검증을 위해 VDD 보다 낮을 수 있다. 교차 연결 래치 회로(902)는 VPP 혹은 다른 프로그램 블럭킹 전압을 받을 수 있고, 각각의 래치 회로(902)의 가지는 비트 라인 BLi/Bli*의 상보 쌍에 연결되어 있는데, 반면 센스 회로(904)는 1.2V 서플라이 전압을 받는다. Viso는 VPP 전압으로부터 좀더 민감한 센스 회로 트랜지스터를 고립하기 위해 바람직하게는 약 VDD+Vt = 1.8V의 최고 전압 레벨로 맞추어져 있다.
프로그래밍 동작에서는, 센스 회로(904)는 쓰기 데이타를 받는데, 이는 활성화된 고립 트랜지스터(906)를 거쳐 래치 회로(902)에 연결된다. 래치 회로(902)는 1.2V 데이타에서 VPP로 레벨 이동을 효과적으로 수행하는데, 이는 이후에 적절한 비트 라인 상에 가해진다. 또한, 읽기 동작 중에 백(back) 바이어스 연결은 바람직하게는 고 전압에 유지되고, 반면 서플라이 전압은 모든 경우에 고전압 PMOS를 턴오프하기 위해 VDD 이하로 유지된다.
앞에서 언급된 바와 같이, 센싱 방법에 대한 선행 기술은 본 발명에 따른 안티 퓨즈 메모리 어레이의 신뢰성 있는 센싱을 보장하지만, 프로그램되지 않은 어레이의 테스팅이 절충되고, 오프 및 온 저항의 테스팅이 어렵다. 그러므로 좀더 향상되고 컴팩트한 센싱 및 테스팅 방법에 대한 요구가 있다.
이는 본 발명의 n-타입 안티 퓨즈 트랜지스터 실시예에서 적용되었던 것처럼 본 발명에서 새로운 OTP-DRAM 센싱 방식에서 성취된다. 보통의 OTP 메모리 어레이에 더하여, 하나 혹은 그 이상의 열, 그리고 만일 더 필요하다면 하나 이상의 DRAM 기준 셀의 행이 더해진다. 이러한 셀들은 열과 행 디코더를 테스트하기 위한 단기 간의 DRAM 메모리로서 사용된다. 추가적으로, DRAM 셀은 (외부적으로 혹은 내부적으로 만들어진) 정확하게 제어되는 전압으로 미리 충전될 수 있고 또한 트루 혹은 상보 비트 라인 상에서 OTP 셀과 평행하게 활성화될 수 있는데, 센스 동작 중에 비트 라인에 주입되는 추가적인 전하의 아주 정확한 제어를 확보한다. 전형적인 DRAM 차동 센스 기술이 사용된다. 예를 들면, 비트 라인은 VDD로 미리 충전되고 DRAM 셀들은 VSS와 같은 기준 전압 레벨로 미리 충전된다. 다음은, 두개의 워드 라인이 활성화되는데, 하나는 OTP 워드 라인이고 하나는 DRAM 워드 라인이다. 비트 라인이 발란스되었다고 가정하면, DRAM 셀에서 상보 비트 라인으로 네거티브 전하가 주입되고 OTP 셀은 트루 비트 라인에 연결된다. 만일 OTP 셀이 프로그램되지 않았다면, 트루 비트 라인은 포지티브로 충전된 채로 남아있고 센스 증폭기에 의해서와 같이 센싱될 것이다. DRAM 셀에서의 충전량과 비트 라인 평가 시간을 제어하는 것은 프로그램 되었든 아니든 셀의 상대 저항의 정확한 테스트를 허용한다. 이 방법이 싱글 엔드 OTP 읽기를 위해 사용될 수 있거나 듀얼 엔드 OTP 읽기의 여유를 주기 위해 사용될 수 있다는 것을 명심하여야 한다. DRAM 셀의 보전은 기본 읽기 동작을 위해서 절대적인 것은 아니며 메모리 생산에 영향을 주어서는 안된다. 본 발명에 따른 DRAM 기준 셀은 바람직스럽게는 향상된 테스트 능력을 위해 OTP 메모리 어레이 내에 포함된다.
선택적으로, DRAM 셀을 사용하는 대신, 트루 비트 라인 커패시턴스는 증가될 수 있다. 이는 Y-디코더가 단일 비트 라인을 차동 센스 증폭기에 연결시킬 수 있는 경우 교차점 어레이 구조에서 "무료"로 이루어질 수 있다. 안정성을 위해서, 다른 센스 증폭기의 노드는 안정 커패시턴스라고 불리우는 작은 커패시터에 연결되어야만 한다. 이 안정 커패시터는 우선적으로 선택되는데, 그 결과 만일 셀이 프로그램되지 않는다면, 센스 증폭기는 항상 한 방향으로 움직이도록 스큐(skew)될 것이다. 하지만, 만일 셀이 프로그램되고 비트 라인이 어떤 레벨까지 방전되면, 센스 증폭기는 다른 방향으로 선회할 것이다.
앞에서 상술된 안티 퓨즈 트랜지스터의 실시예는 표준 CMOS 프로세스를 사용하여 제작될 수 있는데, 여기서 특정 구조는 단순 마스크 조정에 의해 형성될 수 있다. 따라서, 앞에서 기술된 안티 퓨즈 트랜지스터와 메모리 어레이는 p-타입 혹은 n-타입 안티 퓨즈로서 낮은 가격으로 생산될 수 있다.
본 발명의 실시예가 단일 폴리실리콘 게이트 안티 퓨즈 트랜지스터 셀에 관해서 기술되어있지만, 앞에서 언급된 가르침은 도 2와 3에서 보인 것과 유사한 메탈 게이트 소자 및 듀얼 게이트 구조에 적용할 수 있다. 그러한 실시예에서, 게이트 14는 두꺼운 게이트 산화막 부분 위에 형성될 수 있는데 반해, 최상위판 16은 얇은 게이트 산화막 부분 위에 형성될 것이다. 산화막 항복은 고전압 확산 도핑 및 RPO 형성을 갖는 샐리시데이션과 같은 앞에서 논의된 기술을 통해 향상된다. 따라서, 퓨저블 엣지는 최상위판 16 및 확산 영역 22 아래에 얇은 게이트 산화막의 공통 엣지에 위치될 것인데 반해, 액세스 엣지는 게이트 14 및 확산 영역 24 아래에 두꺼운 산화막의 공통 엣지에 위치될 것이다.
당업자는 본 발명이 SiO2 혹은 다른 게이트 유전체를 사용하는 DRAM, EPROM, EEPROM 및 Flash를 포함하는 다른 모든 SOI 테크닉, 벌크 MOS 및 박막에 동일하게 적용된다는 것을 이해할 것이다. 더욱이, 당업자는 앞서 기술된 p-채널 소자를 고립 p-well 및 역바이어스를 사용하거나 혹은 순방향 전압 만을 사용하여 n-채널 소자에 쉽게 적용할 수 있을 것이다.
본 발명의 안티 퓨즈 구조는 RF-ID 태그를 포함하는 모든 일회 프로그래머블 애플리케이션에 사용될 수 있다. RF-ID 태깅 애플리케이션은 산업계에서 많은 호응을 얻고 있는데, 특정하게는 예를 들어 판매, 보안, 운송, 물류와 군용 애플리케이션 등에서 호응을 얻고 있다. 여기서 상술된 안티 퓨즈 트랜지스터 발명의 단순성과 완벽한 CMOS 호환성은 RF-ID 개념을 집적 회로 생산과 테스팅 프로세스에 적용하는 것을 가능케 한다. 그러므로, IC 제작 생산성은 모든 웨이퍼 및/또는 웨이퍼 상의 모든 다이(die) 상의 RF 통신 인터페이스와 결합하여, PCB 조립 동안 및 IC 제작과 패키징 동안 컨택트 없는(contact-less) 프로그래밍과 칩 전용 혹은 웨이퍼 전용 정보를 읽는 것을 가능케 하는 분리 채널 안티 퓨즈 태그를 사용함으로써 향상될 수 있다.
앞에서 상술된 본 발명의 실시예들은 예로써만 의도되었다. 발명의 범위를 넘지 않는 범위에서 당업자에 의해 대체, 수정 및 변경이 특정 실시예에 이루어질 수 있는데, 발명의 범위는 부가된 청구항에 정의되어 있다.

Claims (29)

  1. 반도체 물질 상에 형성된 안티 퓨즈 트랜지스터로서,
    기판에서 채널 영역 위에 제공되는 폴리실리콘 게이트로서, 상기 채널은 미리 정해진 길이를 갖는, 폴리실리콘 게이트;
    상기 채널 영역의 제 1 단(end)에 근접한 확산 영역;
    상기 채널 영역의 제 2 단에 근접한 고립 영역;
    상기 폴리실리콘 게이트와 상기 기판 사이에 제공되는 다변 두께의 게이트 산화막(oxide)으로서, 상기 채널 영역의 제 1 단으로부터 미리 정해진 길이의 기(旣)정의된 거리만큼 뻗어가는 상대적으로 두꺼운 게이트 산화막 부분 및 상기 기(旣)정의된 거리로부터 상기 채널 영역의 제 2 단까지 뻗어가는 상대적으로 얇은 게이트 산화막 부분을 포함하는, 다변 두께의 게이트 산화막;
    상기 폴리실리콘 게이트와 상기 확산 영역 간의 도전 전류를 위한 상기 채널 영역의 제 1 단에 근접한 항복 저항 액세스 엣지(edge); 및
    상기 채널 영역의 상기 제 2 단에 근접한 산화막 항복 존(zone)으로서, 상기 폴리실리콘 게이트와 상기 채널 영역 간의 도전 링크를 형성하는, 산화막 항복 존을 포함하는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  2. 제1항에 있어서, 상기 고립 영역은 필드 산화막 영역 중의 하나, 플로우팅(floating) 확산 영역 및 상기 필드 산화막과 상기 상대적으로 얇은 게이트 산화막에 근접한 상기 플로우팅 확산 영역의 조합을 포함하는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  3. 제1항에 있어서, 상기 상대적으로 얇은 게이트 산화막 부분이 상기 반도체 물질 상에 형성되는 하나 이상의 저전압 트랜지스터 게이트 산화막에 해당하는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  4. 제3항에 있어서, 상기 상대적으로 두꺼운 게이트 산화막 부분이 상기 반도체 물질 상에 형성되는 하나 이상의 고전압 트랜지스터 게이트 산화막에 해당하는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  5. 제4항에 있어서, 상기 상대적으로 두꺼운 게이트 산화막 부분은 중간 게이트 산화막과 상기 상대적으로 얇은 게이트 산화막 부분의 조합을 포함하는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  6. 제2항에 있어서, 상기 플로우팅 확산 영역, 상기 채널 영역의 제 2 단(end) 및 상기 폴리실리콘의 게이트 엣지가 서로 각도를 이루는 적어도 두 개의 라인 세그먼트에 의해 정의되는 공통 엣지를 가지는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  7. 제6항에 있어서, 상기 각도는 135도와 90도 중의 하나인 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  8. 제4항에 있어서, 상기 확산 영역은 저전압 트랜지스터의 LDD 임플란트, 고전압 트랜지스터의 LDD 임플란트 및 저전압 트랜지스터와 고전압 트랜지스터 조합의 LDD 임플란트 중 하나와 동일한 LDD 임플란트를 갖는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  9. 제1항에 있어서, 상기 확산 영역의 엣지와 상기 폴리실리콘 게이트의 부분이 샐리시데이션(salicidation)이 없는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  10. 안티 퓨즈 메모리 어레이로서, 상기 안티 퓨즈 메모리 어레이는
    (a) 다수의 안티 퓨즈 트랜지스터가 행(行)과 열(列)로 배열되는 것;을 포함하되, 각각의 안티 퓨즈 트랜지스터는
    (a1) 기판에 채널 영역 위로 폴리실리콘 게이트를 포함하되, 상기 채널은 미리 셋팅된 길이를 가지며,
    (a2) 상기 채널 영역의 제 1 단(end)에 근접한 확산 영역,
    (a3) 상기 폴리실리콘 게이트와 상기 기판 사이에 다변 두께의 게이트 산화막을 포함하되, 상기 다변 두께의 게이트 산화막은 상기 채널 영역의 제 1 단으로부터 미리 정해진 길이의 기(旣)정의된 거리만큼 뻗어가는 상대적으로 두꺼운 게이트 산화막 부분과, 상기 기(旣)정의된 거리로부터 상기 채널 영역의 제 2 단 까지 뻗어가는 상기 상대적으로 얇은 게이트 산화막 부분을 가지며,
    (a4) 상기 폴리실리콘 게이트와 상기 채널 영역 간에 도전 링크를 형성하는 끊어질 수 있는(fusible) 상기 채널 영역의 제 2 단에 근접한 산화막 항복 존(zone)을 포함하고,
    (b) 안티 퓨즈 트랜지스터의 열(列)의 확산 영역에 연결된 비트 라인;
    (c) 안티 퓨즈 트랜지스터의 행(行)의 상기 폴리실리콘 게이트에 연결된 워드라인(wordline)을 포함하는 것을 특징으로 하는 안티 퓨즈 메모리 어레이.
  11. 제10항에 있어서, 고립 소자들을 통해 한 쌍의 비트 라인에 연결되는 센스 증폭기를 더 포함하는 것을 특징으로 하는 안티 퓨즈 메모리 어레이.
  12. 제11항에 있어서, 싱글 엔드(single-ended) 센싱 동작을 위해 비트 라인 쌍 중의 하나와 연결된 하나의 안티 퓨즈 트랜지스터를 선택적으로 액세스 하기 위해, 그리고 다른 어드레스를 위해 다른 비트 라인 쌍에 연결된 또 다른 안티 퓨즈 트랜지스터를 선택적으로 액세스하기 위해 워드 라인 디코딩 회로를 더 포함하는 것을 특징으로 하는 안티 퓨즈 메모리 어레이.
  13. 제11항에 있어서, 비트 라인 쌍 중의 하나에 연결된 하나의 안티 퓨즈 트랜지스터와 듀얼 엔드(dual-ended) 센싱 동작을 위해 비트 라인의 다른 쌍에 연결된 하나의 안티 퓨즈 트랜지스터를 선택적으로 액세스하기 위한 워드 라인 디코딩 회로를 더 포함하는 것을 특징으로 하는 안티 퓨즈 메모리 어레이.
  14. 제10항에 있어서, 상기 비트 라인에 연결된 열 선택 패스 게이트(column select pass gate)를 더 포함하되, 적어도 하나의 열 선택 패스 게이트는 상기 상대적으로 두꺼운 게이트 산화막 부분과 동일한 두께의 게이트 산화막을 가지는 것을 특징으로 하는 안티 퓨즈 메모리 어레이.
  15. 채널 영역과 확산 영역을 갖는 안티 퓨즈 트랜지스터를 위한 다변 두께 게이트 산화막을 형성하는 방법에 있어서,
    상기 채널 영역과 상기 확산 영역을 둘러싸게 되는 필드 산화막을 형성하는 단계;
    상기 채널 영역에 중간 산화막을 성장시키는 단계;
    상기 채널 영역의 상대적으로 얇은 산화막 영역으로부터 상기 중간 산화막을 제거하는 단계;
    상기 상대적으로 얇은 산화막 영역과 상기 중간 산화막 위에 상대적으로 얇은 산화막을 성장시키는 단계;
    상기 상대적으로 얇은 산화막, 상기 중간 산화막과 상기 필드 산화막 위에 공통 게이트를 형성하는 단계; 및
    상기 중간 산화막에 인접한 상기 확산 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 게이트 산화막 형성 방법.
  16. 제15항에 있어서, 상기 안티 퓨즈 트랜지스터와 하나의 저전압 트랜지스터는 반도체 물질 위에 형성되고, 상기 저전압 트랜지스터는 상기 상대적으로 얇은 산화막과 동일한 유전체 구조(dielectric structure)를 가지는 것을 특징으로 하는 게이트 산화막 형성 방법.
  17. 제15항에 있어서, 상기 확산 영역을 형성하는 단계는 상기 상대적으로 얇은 산화막 영역에 인접한 플로우팅 확산 영역을 동시에 형성하는 것을 특징으로 하는 게이트 산화막 형성 방법.
  18. 제15항에 있어서, 상기 중간 산화막은 상기 공통 게이트의 제 1 엣지로부터 상기 채널 영역의 미리 정해진 길이까지 뻗어가고, 상기 상대적으로 얇은 산화막 영역 위의 상기 상대적으로 얇은 게이트 산화막은 상기 채널 영역의 미리 정해진 길이로부터 상기 공통 게이트의 제 2 엣지까지 뻗어가는 것을 특징으로 하는 게이트 산화막 형성 방법.
  19. 제18항에 있어서, 상기 미리 정해진 길이는 마스킹 단계를 통해 정의되는 것을 특징으로 하는 게이트 산화막 형성 방법.
  20. 제15항에 있어서, 상기 안티 퓨즈 트랜지스터는 반도체 물질 위에 형성되고, 상기 상대적으로 얇은 산화막은 상기 안티 퓨즈 트랜지스터가 형성되는 반도체 물질 상에 저전압 트랜지스터 게이트 산화막을 형성하는 것과 동일한 프로세스 단계로 형성되는 것을 특징으로 하는 게이트 산화막 형성 방법.
  21. 제15항에 있어서, 상기 안티 퓨즈 트랜지스터는 반도체 물질 위에 형성되고, 상기 상대적으로 얇은 산화막과 상기 중간 산화막으로 구성되는 상대적으로 두꺼운 산화막은 상기 안티 퓨즈 트랜지스터가 형성되는 반도체 물질 상에 고전압 트랜지스터 게이트 산화막을 형성하는 것과 동일한 프로세스 단계로 형성되는 것을 특징으로 하는 게이트 산화막 형성 방법.
  22. 제15항에 있어서,
    상기 확산 영역 위에 샐리시데이션(salicidation) 보호 산화막을 선택적으로 성장시키는 단계;
    상기 공통 게이트 영역 부분과 상기 확산 영역을 샐리시딩(saliciding)하는 단계를 더 포함하는 것을 특징으로 하는 게이트 산화막 형성 방법.
  23. 반도체 물질 상에 형성되는 안티 퓨즈 트랜지스터로서,
    능동 채널 영역;
    퓨저블(fusible) 엣지와 액세스 엣지를 정의하기 위해 상기 능동 채널 영역 위에 형성되는 폴리실리콘 게이트;
    상기 액세스 게이트에 인접한 상대적으로 두꺼운 게이트 산화막;
    상기 액세스 엣지에 인접한 제 1 확산 영역;
    상기 퓨저블 엣지에 인접한 제 2 확산 영역; 및
    상기 퓨저블 엣지에 인접한 상기 능동 채널 영역 위에 상대적으로 얇은 게이트 산화막을 포함하되, 상기 상대적으로 얇은 게이트 산화막은 상기 폴리실리콘 게이트와 상기 능동 채널 영역 간에 도전 링크를 형성하기 위해 상기 상대적으로 두꺼운 게이트 산화막보다 더 낮은 항복 전압을 갖는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  24. 제23항에 있어서, 퓨저블 엣지의 길이는 서로 각도를 이루는 상기 폴리실리콘 게이트의 적어도 두 개의 라인 세그먼트에 의해 정의되는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  25. 제23항에 있어서, 퓨저블 엣지의 길이는 상기 능동 채널 영역의 폭보다 더 큰 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  26. 제23항에 있어서, 상기 폴리실리콘 게이트는 상기 퓨저블 엣지와 상기 액세스 엣지 간의 상기 능동 채널 영역을 정의하고, 상기 상대적으로 두꺼운 게이트 산화막과 상기 상대적으로 얇은 게이트 산화막은 상기 채널 영역과 상기 폴리실리콘 게이트 사이에 배치되어 있되, 상기 상대적으로 두꺼운 게이트 산화막은 상기 액세스 엣지로부터 상기 능동 채널 영역의 미리 정해진 길이까지 뻗어가고, 상기 상대적으로 얇은 게이트 산화막은 상기 능동 채널 영역의 상기 미리 정해진 길이부터 상기 퓨저블 엣지까지 뻗어가는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  27. 제26항에 있어서, 상기 상대적으로 두꺼운 게이트 산화막은 중간 산화막과 상기 상대적으로 얇은 산화막의 조합인 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  28. 제23항에 있어서, 상기 폴리실리콘 게이트는
    상기 능동 채널 영역을 정의하기 위해 상기 상대적으로 두꺼운 게이트 산화막 위에 배치되고 상기 확산 영역에 인접한 곳에 위치한 제 1 영역으로서 상기 액세스 엣지는 제 1 영역 엣지에 의해 정의되고; 및
    상기 상대적으로 얇은 게이트 산화막 위에 배치되고 상기 제 1 영역에 연결된 제 2 영역으로서 상기 퓨저블 엣지는 제 2 영역 엣지에 의해 정의되고, 상기 제 2 확산 영역은 상기 퓨저블 엣지와 상기 능동 채널 영역 간에 배치되어 있는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
  29. 반도체 물질 상에 형성되는 안티 퓨즈 트랜지스터로서,
    능동 채널 영역;
    퓨저블 영역, 제1 엣지와 제2 엣지를 정의하기 위해 상기 능동 채널 영역 위해 형성된 폴리실리콘 게이트;
    상기 제1 엣지에 인접한 상대적으로 두꺼운 게이트 산화막;
    상기 제1 엣지에 인접한 확산 영역;
    상기 제2 엣지에 인접한 필드 산화막; 및
    상기 상대적으로 두꺼운 게이트 산화막과 상기 제2 엣지 사이에 퓨저블 영역을 가지는 상대적으로 얇은 게이트 산화막을 포함하되, 상기 퓨저블 영역은 상기 폴리실리콘 게이트와 상기 능동 채널 영역 간에 도전 링크를 형성하기 위해 상기 상대적으로 두꺼운 게이트 산화막보다 더 낮은 항복 전압을 가지는 것을 특징으로 하는 안티 퓨즈 트랜지스터.
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