JPH0444273A - 絶縁ゲート型電界効果トランジスタ - Google Patents
絶縁ゲート型電界効果トランジスタInfo
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- JPH0444273A JPH0444273A JP14930290A JP14930290A JPH0444273A JP H0444273 A JPH0444273 A JP H0444273A JP 14930290 A JP14930290 A JP 14930290A JP 14930290 A JP14930290 A JP 14930290A JP H0444273 A JPH0444273 A JP H0444273A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明は多値論理回路で使用される複数の閾値を持つ電
界効果トランジスタに関し、 より多くの論理値に対応して導電率が変化する構造のＦ
ＥＴを実現することを目的とし、本発明の絶縁ゲート型
ＦＥＴは半導体基板のチャネル開城上に誘電体皮膜を介
してゲート電極が設けられて成る絶縁ゲート型電界効果
トランジスタであって、該チャネル領域はソース領域及
びドレイン領域を共有する複数のサブチャネル領域がら
成り、 該サブチャネルはゲート絶縁膜の誘電率や膜厚を変える
ことによってｒｔＲ偵を異ならせて形成されており、 それによって、ゲート電圧の変化に応して導通状態の該
サブチャネルの数が変化する特性を持たせて構成する。
界効果トランジスタに関し、 より多くの論理値に対応して導電率が変化する構造のＦ
ＥＴを実現することを目的とし、本発明の絶縁ゲート型
ＦＥＴは半導体基板のチャネル開城上に誘電体皮膜を介
してゲート電極が設けられて成る絶縁ゲート型電界効果
トランジスタであって、該チャネル領域はソース領域及
びドレイン領域を共有する複数のサブチャネル領域がら
成り、 該サブチャネルはゲート絶縁膜の誘電率や膜厚を変える
ことによってｒｔＲ偵を異ならせて形成されており、 それによって、ゲート電圧の変化に応して導通状態の該
サブチャネルの数が変化する特性を持たせて構成する。
本発明は絶縁ゲート型電界効果トランジスタに関わり、
特に多段の閾値電圧を備え、多値論理回路での使用に通
したＦＥＴに関わるものである。
特に多段の閾値電圧を備え、多値論理回路での使用に通
したＦＥＴに関わるものである。
以下、本明細書では絶縁ゲート型電界効果トランジスタ
を通称に従ってＭＯ３Ｔと略記するが、ゲート絶縁膜は
酸化物に限定されるものではない。
を通称に従ってＭＯ３Ｔと略記するが、ゲート絶縁膜は
酸化物に限定されるものではない。
従来、電子計算機等に用いられてきた論理は２値論理で
あるが、最近はファジー論理のような多値論理が取り扱
われる場合も増えている。このような多値論理を扱う論
理回路は通常のトランジスタの導通／非導通の状態を組
み合わせて構成するよりは、入力信号のレベルに応じて
出力信号のレベルが変化する型の素子を用いて構成する
方がより簡潔となり、複雑な論理回路を実現するのに有
利となる。但し、アナログ量を処理するのではないから
、論理レベルは明確に区分されていることが必要である
。
あるが、最近はファジー論理のような多値論理が取り扱
われる場合も増えている。このような多値論理を扱う論
理回路は通常のトランジスタの導通／非導通の状態を組
み合わせて構成するよりは、入力信号のレベルに応じて
出力信号のレベルが変化する型の素子を用いて構成する
方がより簡潔となり、複雑な論理回路を実現するのに有
利となる。但し、アナログ量を処理するのではないから
、論理レベルは明確に区分されていることが必要である
。
ＭＯ３型集積回路で多値論理回路を形成する場合にも、
通常のＭＯ３Ｔを組み合わせた構成より、多段閾値型の
ＭＯ３Ｔを用いる構成の方がより高い集積度の実現が容
易である。そのためには入力信号の大きさに応じて導電
度が段階的に変化するＭＯ３Ｔが要求される。
通常のＭＯ３Ｔを組み合わせた構成より、多段閾値型の
ＭＯ３Ｔを用いる構成の方がより高い集積度の実現が容
易である。そのためには入力信号の大きさに応じて導電
度が段階的に変化するＭＯ３Ｔが要求される。
ＭＯ３Ｔが実用化された初期に、単一のトランジスタの
ゲート構造に工夫を加え、ゲート電圧の変化に対するド
レイン電流の変化を非直線的なものとした素子が、いく
つか提案されている。しかしながら、この時期に技術課
題として認識されていたのは、トランジスタのコンダク
タンスを非直線的に形成すること即ち可変ｇｍ型のＭＯ
３Ｔを実現することであり、複数の閾値を持たせてドレ
イン電流を階段状に変化させるものではなかった。
ゲート構造に工夫を加え、ゲート電圧の変化に対するド
レイン電流の変化を非直線的なものとした素子が、いく
つか提案されている。しかしながら、この時期に技術課
題として認識されていたのは、トランジスタのコンダク
タンスを非直線的に形成すること即ち可変ｇｍ型のＭＯ
３Ｔを実現することであり、複数の閾値を持たせてドレ
イン電流を階段状に変化させるものではなかった。
これに対し、現在要求されている多値論理回路は数段〜
十数段の論理レベルを扱うものであって、上記の公知素
子の特性は多値論理回路には不適当なものである。その
ため多値論理回路に使用し得る多段閾値型のＭＯ３Ｔは
新たに開発することが必要な状況にある。
十数段の論理レベルを扱うものであって、上記の公知素
子の特性は多値論理回路には不適当なものである。その
ため多値論理回路に使用し得る多段閾値型のＭＯ３Ｔは
新たに開発することが必要な状況にある。
〔従来の技術と発明が解決しようとする課題〕上述の可
変ｇｍ型ＭＯ３Ｔのゲート電圧／ドレイン電流特性は第
５図に示される如きものであるが、本発明が実現しよう
とする多段閾値型ＭＯ３Ｔのゲート電圧／ドレイン電流
特性は第２図に示されるものである。
変ｇｍ型ＭＯ３Ｔのゲート電圧／ドレイン電流特性は第
５図に示される如きものであるが、本発明が実現しよう
とする多段閾値型ＭＯ３Ｔのゲート電圧／ドレイン電流
特性は第２図に示されるものである。
〔課題を解決するための手段］
上記の特性を実現するため、本発明のＭＯ３Ｔでは
チャネル領域をＳ／Ｄを共有する複数のサブチャネルに
分割し、サブチャネル毎にその閾値電圧を異ならせた構
造となっており、サブチャネル毎に閾値電圧を異ならせ
る手段として、 （ａ）サブチャネル領域毎にゲート絶縁膜の厚さを異な
らせる、 （ｂ）サブチャネル領域毎にゲート絶縁膜の誘電率を異
ならせる、 （Ｃ）上記（ａ）および（ｂ）の処理を組み合わせて実
施する、の何れかが採られている。
分割し、サブチャネル毎にその閾値電圧を異ならせた構
造となっており、サブチャネル毎に閾値電圧を異ならせ
る手段として、 （ａ）サブチャネル領域毎にゲート絶縁膜の厚さを異な
らせる、 （ｂ）サブチャネル領域毎にゲート絶縁膜の誘電率を異
ならせる、 （Ｃ）上記（ａ）および（ｂ）の処理を組み合わせて実
施する、の何れかが採られている。
本発明の素子は、第１図に示されるように、単一のＭＯ
３Ｔのチャネル領域を、ソース及びドレインを共有する
複数のサブチャネルに分割し、個々のサブチャネルのＶ
いを異ならせた構造を持つものである。図のＳは共通の
ソース、Ｄは共通のドレインである。
３Ｔのチャネル領域を、ソース及びドレインを共有する
複数のサブチャネルに分割し、個々のサブチャネルのＶ
いを異ならせた構造を持つものである。図のＳは共通の
ソース、Ｄは共通のドレインである。
ＭＯ３Ｔの閾値を決定する構造上の要素には、チャネル
長、ゲート絶縁膜の誘電率や厚さ、基板半導体の不純物
濃度、ゲート電極材料の仕事関数がある。本発明のよう
に、■いの異なる複数のＭＯ３Ｔを並列に配置したもの
を見掛は上１個の素子として形成する場合には、チャネ
ル長とゲート電極材料は共通となり、チャネルを細分す
ることで生じた個々のサブチャネルのＶいを異ならせる
には、本発明の如く、ゲート絶縁膜の材料を異ならせて
誘電率を変えるか或いはゲート絶縁膜の膜厚を変えるこ
とが有効である。
長、ゲート絶縁膜の誘電率や厚さ、基板半導体の不純物
濃度、ゲート電極材料の仕事関数がある。本発明のよう
に、■いの異なる複数のＭＯ３Ｔを並列に配置したもの
を見掛は上１個の素子として形成する場合には、チャネ
ル長とゲート電極材料は共通となり、チャネルを細分す
ることで生じた個々のサブチャネルのＶいを異ならせる
には、本発明の如く、ゲート絶縁膜の材料を異ならせて
誘電率を変えるか或いはゲート絶縁膜の膜厚を変えるこ
とが有効である。
基板の不純物濃度を変えることによっても■１を変化さ
せることは可能であるが、各サブチャネルのドレイン電
流特性を急峻な飽和型とする要求が優先するので、本発
明の素子をこの方法で実現するのはや一困難である。
せることは可能であるが、各サブチャネルのドレイン電
流特性を急峻な飽和型とする要求が優先するので、本発
明の素子をこの方法で実現するのはや一困難である。
ＭＯ３Ｔに現用されているゲート絶縁膜は大半がＳ ｉ
Ｏｚであり、特殊な場合に窒化シリコン（ＳｉＮ、）
が用いられる程度である。誘電率が高く皮膜形成が可能
な絶縁材料としてはＴａ、Ｏ，。
Ｏｚであり、特殊な場合に窒化シリコン（ＳｉＮ、）
が用いられる程度である。誘電率が高く皮膜形成が可能
な絶縁材料としてはＴａ、Ｏ，。
Ｈｆ０ｚ、Ｙ２Ｏ２，ＴｉＢａ０ｚなどが知られており
、これ等の材料の誘電率はＳ ｉ Ｏｚの５〜１０倍あ
るため、ゲート絶縁膜として用いた場合にはより大きい
膜厚で所定のＶｔｈが得られることになる。すなわち、
膜厚を調節して■いを変化させるのに好都合である。
、これ等の材料の誘電率はＳ ｉ Ｏｚの５〜１０倍あ
るため、ゲート絶縁膜として用いた場合にはより大きい
膜厚で所定のＶｔｈが得られることになる。すなわち、
膜厚を調節して■いを変化させるのに好都合である。
ゲート絶縁膜をＳｉＯ□とした通常のＭＯ３Ｔでは、チ
ャネル領域の不純物濃度がＩ ＸＩＯ”ｃｍ−３の場合
、膜厚が２５０人変化すると■いはおよそ１．０■変化
する。この関係は比較的広い範囲にわたって直線的であ
るから、これを利用して、１■ずつ段階的に変化するよ
うに■いを調整することも可能である。
ャネル領域の不純物濃度がＩ ＸＩＯ”ｃｍ−３の場合
、膜厚が２５０人変化すると■いはおよそ１．０■変化
する。この関係は比較的広い範囲にわたって直線的であ
るから、これを利用して、１■ずつ段階的に変化するよ
うに■いを調整することも可能である。
後述する実施例のように、チャネル長１μｍ、サブチャ
ネルの幅１．２μｍ程度の微細な寸法で多段閾値ＭＯ３
Ｔを形成しようとする場合、ゲート絶縁膜材料を変える
だけの方法によって■いを必要な段数だけ所定の間隔で
変化させることは工程の煩雑化を伴うことになる。また
、ゲート絶縁膜の膜厚だけを変えてＶ ｚ １．を調整
することは、最新のエツチング技術を以てしても、要求
される段数が多い時には、十分な再現性を得ることが困
難となる。
ネルの幅１．２μｍ程度の微細な寸法で多段閾値ＭＯ３
Ｔを形成しようとする場合、ゲート絶縁膜材料を変える
だけの方法によって■いを必要な段数だけ所定の間隔で
変化させることは工程の煩雑化を伴うことになる。また
、ゲート絶縁膜の膜厚だけを変えてＶ ｚ １．を調整
することは、最新のエツチング技術を以てしても、要求
される段数が多い時には、十分な再現性を得ることが困
難となる。
このような工程上の負担を軽減するため、例えば２〜３
個のサブチャネルを単位としてゲート絶縁膜材料を変更
し、ゲート絶縁膜が同一材料のサブチャネル間では膜厚
を異ならせるようにすれば、微細寸法のサブチャネルに
対しても所定の値の■いを設定することが容易となる。
個のサブチャネルを単位としてゲート絶縁膜材料を変更
し、ゲート絶縁膜が同一材料のサブチャネル間では膜厚
を異ならせるようにすれば、微細寸法のサブチャネルに
対しても所定の値の■いを設定することが容易となる。
また、基板不純物濃度をサブチャネル毎に調整すること
は、集束イオンビームを用いる選択イオン注入によれば
可能であり、ドーズ量を精密に制御することによって■
いを所望の値に調整することも技術的には不可能ではな
い、しかしながら、集束イオンビームを用いる選択イオ
ン注入によってウェハ全域のＭＯ５Ｔの■い調整を行う
には、長大な処理時間が要求される。従って基板不純物
濃度の調整、いわゆるチャネル・ドープは、それだけで
サブチャネルの■いの調整を行うことはせず、補助的に
利用するのが妥当である。
は、集束イオンビームを用いる選択イオン注入によれば
可能であり、ドーズ量を精密に制御することによって■
いを所望の値に調整することも技術的には不可能ではな
い、しかしながら、集束イオンビームを用いる選択イオ
ン注入によってウェハ全域のＭＯ５Ｔの■い調整を行う
には、長大な処理時間が要求される。従って基板不純物
濃度の調整、いわゆるチャネル・ドープは、それだけで
サブチャネルの■いの調整を行うことはせず、補助的に
利用するのが妥当である。
このように複数の手段を組み合わせて利用することによ
って従来行われなかったような微細チャネル領域の■い
を高精度に制御することが可能となり、第２図に模式的
に示されるような、階段状の■−■特性を持つＭＯ３Ｔ
が実現することになる。
って従来行われなかったような微細チャネル領域の■い
を高精度に制御することが可能となり、第２図に模式的
に示されるような、階段状の■−■特性を持つＭＯ３Ｔ
が実現することになる。
第１図は本発明のＭＯ３Ｔの構造を模式的に示す斜視図
である。酸量に示されたＭＯ５Ｔは３個のサブチャネル
を持ち、各サブチャネルのゲート絶縁膜の厚さが異なる
構造となっている。また、この素子のゲート電圧に対す
るドレイン電流の変化を示す特性曲線は第２図に示すよ
うなものとなっており、各サブチャネルのＯＮ１０ Ｆ
Ｆ閾値を越えてゲート電圧が増加する度に、ドレイン
電流は階段状に増加する。
である。酸量に示されたＭＯ５Ｔは３個のサブチャネル
を持ち、各サブチャネルのゲート絶縁膜の厚さが異なる
構造となっている。また、この素子のゲート電圧に対す
るドレイン電流の変化を示す特性曲線は第２図に示すよ
うなものとなっており、各サブチャネルのＯＮ１０ Ｆ
Ｆ閾値を越えてゲート電圧が増加する度に、ドレイン
電流は階段状に増加する。
第３図は本発明の請求項１に対応する第１の実施例の構
造を模式的に示す断面図であり、５ｉＯ８であるゲート
酸化膜２及び２”は、２つのサブチャネル５Ｃｂｌと５
Ｃｈ２でその厚さが異なっている。該素子の基板の不純
物濃度はＩ ＸＩＯ”ｃｍ−’、両サブチャネルのゲー
ト酸化膜の厚さには２５０人の差があり、その結果■い
には１ｖの差が生じている。
造を模式的に示す断面図であり、５ｉＯ８であるゲート
酸化膜２及び２”は、２つのサブチャネル５Ｃｂｌと５
Ｃｈ２でその厚さが異なっている。該素子の基板の不純
物濃度はＩ ＸＩＯ”ｃｍ−’、両サブチャネルのゲー
ト酸化膜の厚さには２５０人の差があり、その結果■い
には１ｖの差が生じている。
同図でｌはＳｉ基板３はポリＳｉのゲート電極、２の実
施例の構造を模式的に示す断面図であり、２つのサブチ
ャネル５Ｃｈｌと５Ｃｈ２でゲート酸化膜の材料が異な
り、その誘電率の差に応じてＶｔｈが異なっている。酸
量の２は５ｉｆｔのゲート酸化膜、２゛はＳｉＮｘのゲ
ート酸化膜である。
施例の構造を模式的に示す断面図であり、２つのサブチ
ャネル５Ｃｈｌと５Ｃｈ２でゲート酸化膜の材料が異な
り、その誘電率の差に応じてＶｔｈが異なっている。酸
量の２は５ｉｆｔのゲート酸化膜、２゛はＳｉＮｘのゲ
ート酸化膜である。
以上説明したように、本発明の多段閾値ＭＯ３Ｔは多値
論理回路の形成に適したドレイン電流特性を備えており
、形成時の閾値調整が容易な構造を持つものであるから
、本発明の素子を利用することにより、多値論理回路を
簡易に形成することが可能となる。
論理回路の形成に適したドレイン電流特性を備えており
、形成時の閾値調整が容易な構造を持つものであるから
、本発明の素子を利用することにより、多値論理回路を
簡易に形成することが可能となる。
図、
第２図は本発明の素子のドレイン電流特性を示す図、
第３図は本発明の第１の実施例の構造を示す断面模式図
、 第４図は本発明の第２の実施例の構造を示す断面模式図
、 第５図は公知の可変ｇｍ型素子のドレイン電流特性を示
す図 であって、 図に於いて １はＳｉ基板 ２．２”ｆ登”はゲート絶縁膜、 ３はゲート電極、 ４はフィールド酸化膜 である。
、 第４図は本発明の第２の実施例の構造を示す断面模式図
、 第５図は公知の可変ｇｍ型素子のドレイン電流特性を示
す図 であって、 図に於いて １はＳｉ基板 ２．２”ｆ登”はゲート絶縁膜、 ３はゲート電極、 ４はフィールド酸化膜 である。
一七ふ湿
本発明の素子の構造を模式的に示す斜視図第１図
ゲート電圧
本発明の素子のドレイン電流特性を示す間第２図
Ｓｉ基板
第
図
■
Ｓｉ基板
本発明の第２の実施例の構造を示す断面模式間第
図
ゲート電圧
公知の可変ｇｍ型素子のドレイン電流特性を示す間第
図
Claims (3)
- （１）半導体基板のチャネル領域上に誘電体皮膜を介し
てゲート電極が設けられて成る絶縁ゲート型電界効果ト
ランジスタであって、該チャネル領域はソース領域及び
ドレイン領域を共有する複数のサブチャネル領域から成
り、 該サブチャネル領域毎にゲート絶縁膜の厚さを異なった
ものとすることによって該サブチャネル毎にその閾値電
圧を異ならしめ、 それによって、ゲート電圧の変化に応じて導通状態の該
サブチャネルの数が変化する特性としたことを特徴とす
る絶縁ゲート型電界効果トランジスタ。 - （２）半導体基板のチャネル領域上に誘電体皮膜を介し
てゲート電極が設けられて成る絶縁ゲート型電界効果ト
ランジスタであって、該チャネル領域はソース領域及び
ドレイン領域を共有する複数のサブチャネル領域から成
り、 該サブチャネル領域毎に誘電率の異なるゲート絶縁膜材
料を用いることによって該サブチャネル毎にその閾値電
圧を異ならしめ、 それによって、ゲート電圧の変化に応じて導通状態の該
サブチャネルの数が変化する特性としたことを特徴とす
る絶縁ゲート型電界効果トランジスタ。 - （３）半導体基板のチャネル領域上に誘電体皮膜を介し
てゲート電極が設けられて成る絶縁ゲート型電界効果ト
ランジスタであって、該チャネル領域はソース領域及び
ドレイン領域を共有する複数のサブチャネル領域から成
り、 該サブチャネル領域毎に誘電率の異なるゲート絶縁膜材
料を用いると共に、該サブチャネル領域毎にゲート絶縁
膜の厚さを異なったものとすることによって該サブチャ
ネル毎にその閾値電圧を異ならしめ、 それによって、ゲート電圧の変化に応じて導通状態の該
サブチャネルの数が変化する特性としたことを特徴とす
る絶縁ゲート型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14930290A JPH0444273A (ja) | 1990-06-07 | 1990-06-07 | 絶縁ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14930290A JPH0444273A (ja) | 1990-06-07 | 1990-06-07 | 絶縁ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0444273A true JPH0444273A (ja) | 1992-02-14 |
Family
ID=15472182
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14930290A Pending JPH0444273A (ja) | 1990-06-07 | 1990-06-07 | 絶縁ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0444273A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100530287B1 (ko) * | 2001-08-10 | 2005-11-22 | 산요덴키가부시키가이샤 | 반도체 장치와 그 제조 방법 |
| US7402855B2 (en) * | 2004-05-06 | 2008-07-22 | Sidense Corp. | Split-channel antifuse array architecture |
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1990
- 1990-06-07 JP JP14930290A patent/JPH0444273A/ja active Pending
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