JPS59117269A - 半導体デバイスおよびその製造方法 - Google Patents

半導体デバイスおよびその製造方法

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JPS59117269A
JPS59117269A JP58235206A JP23520683A JPS59117269A JP S59117269 A JPS59117269 A JP S59117269A JP 58235206 A JP58235206 A JP 58235206A JP 23520683 A JP23520683 A JP 23520683A JP S59117269 A JPS59117269 A JP S59117269A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、少なくとも絶縁ゲート電界効果トランジスタ
を有する半導体本体を具え、この絶縁ゲート電界効果ト
ランジスタが、ある導電形の表面隣接第１領域と、この
第１領域によって少なくとも横方向に取り囲まれた第１
導電形の表面隣接チャネル領域と、表面に隣接し前記半
導体本体内（こ領域との間にあり、前記チャネル領域部
分を形成する表面隣接チャネル区域と、ドリフト領域で
ある前記第１領域の一部によって前記チャネル領域力）
ら分離され、前記第１領域よりも高いドーヒ゛ンク。
濃度を有する第２導電形のドレイン区域と、少なくとも
前記チャネル区域上に位置する電気絶縁層と、前記チャ
ネル区域の上側の前記絶縁層上に位置するゲート電極と
を有する半導体デノ（イスＧこ関するものである。
本発明は、さらに、このような半導体デノくイスの製造
方法に関するものである。
上述した種類の半導体デバイスは、アメリカ合衆国特許
第３，９２６，６９４号明細書において既知である。
ＭＯＳ）ランジスタと称される絶縁ゲート電界効果トラ
ンジスタの使用にあたっては、相互コン・ダクタンス が非常に重要である。この式で、１つはドレイン電流、
■はゲート電圧、ｖＤＳはソース区域とドク レイン区域との間の電圧である。
このような電界効果トランジスタについては、非常に高
い周波数（ｖｅｒｙ　ｈｉｇｈ　ｆｒｅｑｕｅｎｃｙ　
）　テ使用することができ、さらに、小さい電流に対し
ても高い相互コンダクタンスちと良好な直線性すなわち
変化する■、に対する９ｍの最小の変動とを有するのが
多くの場合望ましい。
通常の高周波絶縁ゲート電界効果トランジスタは、チャ
ネルが短ければ短い程、より良好な高周波動作だけでな
く、より高い相互コンダクタンスと良好な直線性をも有
することが知られている。
多くの応用に必要とされる高い値のり□を得るためには
、多くとも１μｍのチャネル長が必要である。
このような非常に短いチャネル長は、実際にはいわゆる
ＤＭＯ３Ｔ形の絶縁ゲート電界効果トランジスタで最も
容易に達成することができる。この場合、ソース区域の
ドーピングとチャネル領域のドーピングとは同じ窓を通
して行われている。
このため、チャネル領域の横方向寸法は、ソース区域の
横方向拡散とチャネル領域の横方向拡散との差によって
決定される。このような電界効果トランジスタは、前述
のアメリカ合衆国特許第８，９２６．６９４号明細書に
開示されている。
しかし、ＤＭＯＳトランジスタにおいては、次のような
事実により構造が複雑となる。すなわちｇ。−Ｖ、特性
は、信号によって制御される狭い拡散チャネル領域内で
の°゛短９′チャネルの形成によるだけでなく、この領
域の後方で、チャネル領域とドレイン区域との間に位置
する″ドリフト領域°′内での制御長”チャネルの形成
（ゲートの電極の影響のもとて）によっても決定きれる
という事実である。その結果、ゲート電圧の成る値ｖ９
ｏで、相互コンダクタンスの局部的最大値〜。が生じる
。
ゲート電圧がさらに増加すると、相互コンダクタ、ンス
は再び減少し、その後、再び徐々に増加する。
このことは、°゛短”チャネルがピンチオフ状態から非
ピンチオフ状態までを経るという事実のために、■、。
より大きい制御電圧で、電流はパ短”チャネルだけでは
なく、゛長９′チャネルによっても決定されるという事
実に関係している。したがって、ｇ□−■、特性中にピ
ークの形で不規則性が発生し、相互コンダクタンス９ｍ
は同様のゲート電ｊＩｆｉ構造とＤＭＯ３Ｔのパ短”チ
ャネルに相当するチャネル長とを有する通常のＭＯＳ）
ランジスタに対してよりもかなり小さくなる。
短チャネル長と長チャネル長との比を変えることによっ
て、前記ピークの高さと、それが生じるゲート電圧とを
変化させることができる。短チャネルと長チャネルの変
化しない全長に対して、ピークの高さが減少し、その結
果、■、。より大きいゲート電圧に対する直線性は、短
チャネルと長チャネルとの長さが互いに接近するにした
がって改善されることがわかっている。しかし、比較的
短いチャネルを有する通常のＭＯＳ）ランジスタにおけ
るよりも一層良好なこの直線性は、ゲート電圧Ｖ、の比
較的高い値で、および相互コンダクタンス９ｍの比較的
低い値に対して生じるのみである。
本発明の目的は、比較的低いゲート電圧■、に対して、
非常に良好な直線性が相互コンダクタンス〜の高い値で
得ることのできるＤＭＯＳＴ形の電界効果トランジスタ
を提供することにある。
本発明半導体デバイスは、前記チャネル区域のドレイン
側に位置し、前記第１ゲート電極から分離された第２ゲ
ート電極を、前記ソース区域からドレイン区域の方向に
見て、前記チャネル区域のソース側に位置する前記第１
ゲート電極の後方で前記チャネル区域の上側の前記絶縁
層上に設けるコトにより、前記ソース区域がらドレイン
区域の方向において、前記チャネル区域の上側に位置す
る前記第２ゲート電極部分の長さくＬ２）を、少なくと
も前記チャネル区域の上側に位置する前記第１ゲート電
極の部分の長さくＬ□）に等しくしたことを特徴とする
ものである。
本発明は、特に、次のような事実の８識に基づいてなし
たものである。すなわち、信号によって制御される連続
配列の前記チャネルは、非常に短く形成され、好適には
、これら両チャネルが、実際Ｇこは拡散チャネル領域内
でのみ延在し、この拡散チャネル領域外のドリフト領域
内には延在しないように短く形成されるので、ＤＭＯ８
Ｔのｐ、　−ｖ。
特性における前述の不規則性を、高い値の７゜と比較的
低いゲート電圧Ｖ、とにおいて、高い直線性の所望のへ
一■、特性を達成するために効果的に利用することがで
きる。本発明によれば、これは、ソース区域からドレイ
ン区域の方向に見て、互いに分離された２つのゲート電
極を、短い拡散チャネル領域の上側に連続して配置する
ことによって達成される。
狭いチャネル領域上に設けられた２つのゲート電極の非
常に小さい相互距離のために、ソース区域のそげに位置
する第１ゲート電極に供給される信号電圧は、また、ド
レイン区域のそばに位置する第２ゲート電極に容量的に
結合される。したがって、拡散チャネル領域内の両方の
チャネルは、信号によって制御される。異なる直流（バ
イアス）電圧を２つのゲート電極に供給すると、９］ｌ
ｎ−■。
特性は一定の範囲内で変化し、比較的低いゲート電圧で
、比較的高い相互フンダクタンスと非常に良好な直線性
が得られる特性を得ることができる◇したがって、ドレ
イン区域と拡散チャネル領域との間のドリフト領域内で
、この領域の上側に位置する第２ゲート電極によって電
流がほとんど影響を受けないような手段を採るのが好適
である。
これは、動作状態において、分布電圧の影響の下Ｉｌｌ
で１チヤネル領域の上側では空乏層化されずドリフト層
の上側で部分的に空乏層化されるシリコン層を、第２ゲ
ート電極として用いる場合に好適に達成される。このた
めには、このシリコン層が、その積が約０．５　Ｘ　１
０”原子／ｃｍ２と１．５　Ｘ　１０１２原子／　ｃｍ
２との間にあるようなドーピング濃度（原子／ｃｍ’　
）と厚さく　Ｃ−）とを有するのが好適である。
°゛短”チャネル長さＬ工と１長”チャネル長さＬ２と
の間の比は、ｌ≦寸≦４になるように選ぶのが好適であ
る。この範囲内で、種々の応用に対し２ 施例″。よれば・１≦１〒≦１・５′：′ある・本発明
は、また、このような半導体デバイスを比較的簡単に且
つ技術的に製造することができる製造方法に関するもの
である。この方法は、第１導電形の半導体基板の一面に
、第２反対導電形の層を形成し、この層の表面上に酸化
物層を形相し、この酸化物層上に酸化防止層を形成し、
この酸化防止層上に第１シリコン層をデポジットしてゲ
ート電極の形状に整形し、このゲート電極を酸化し、こ
のゲート電極に部分的に重なるホトラッカーマスクを、
形成すべきドレイン区域の領域に設け、第１導電形の区
域を、イオン注入によって、前記酸化物層および前記酸
化防止層の臂われでいない部分の下側に形成し、前記ホ
トラッカーマスクを除失し、第１導電形の前記区域を加
熱によって前記基板内に且つ前記ゲート電極の下側まで
拡散してチャネル区域を形成し、第２導電形のソース区
域およびドレイン区域を、前記酸化ゲート電極をマスク
として用いてイオン注入によって形成し、前記酸化物層
を前記ゲー）ｉｔ！極から除失し、前記ゲート電極を再
びわずかに酸化し、前記酸化防止層の覆われていない部
分をエツチングし、他の良導電性ゲート電極を、既に形
成されている前記酸化ゲート電極のそばに位置しかつ部
分的に重なるように前記チャネル領域の上側に形成する
ことを特徴とするものである。
次に、本発明を図面に基づいてさらに詳細に説明する。
図は、略図的なものであり、寸法通りに描いていない。
このことは、特に、厚さ方向の寸法について言えること
である。
第１図は、既知のＤＭＯ３形の絶縁ゲート電界効果トラ
ンジスタを具える半導体デバイスの一部を断面図でかつ
一部を斜視図で示すものである。
このトランジスタは、本実施例ではシリコンの半導体本
体１を具えており、この半導体本体１は、表面２に隣接
する成る導電形の第１領域８を有している。この第１領
域は、この例では、ｐ形基板１０に隣接するｎ形層であ
る。この半導体デバイスは、さらに、第１導電形（この
場合にはｐ形）、のチャネル領域４を具えており、この
チャネル領域４は、表面２に隣接し、かつ、第１領域３
によって横方向に取り囲まれ基板１０につながっている
。第２反対導電形（したがってｎ形）のソース区域５は
、少なくともその一部が（この実施例では全体が）半導
体本体内でチャネル領域４によって取り囲まれている。
ソース区域５と第１領域８との間には、チャネル区域６
が位置しており、このチャネル区域６はチャネル領域４
の一部を形成し、かつ、表面２に隣接している。第２導
電形（ここではｎ形）のドレイン区域７は、第１領域８
（ドリフト領域とも称される）の一部によって、チャネ
ル領域４から分離されており、第１領域８よりも高いド
ーピング濃度を有している。さらに、電気的絶縁層８が
、チャネル区域６上および表面２の他の領域上に設けら
れている。一方、ゲート電極９は、チャネル区域６の上
側でこの絶縁層上に配置されている。ソース区域５およ
びドレイン区域７は、それぞれソース電極接続部Ｓおよ
びドレイン？ｌｆ　極接続部りに接続されている。一方
、ゲ、−ト電極９は、ゲート電極接続部Ｇに接続されて
いる。以上説明してきた種類の電界効果トランジスタは
、アメリカ合衆国特許第３，９２６，６９Φ号明細書に
よって既知である。
この電界効果トランジスタでは、十分に高いゲート電圧
■ｑで、ゲート電極９によって制御される２つのチャネ
ルを形成することができる。第１０短”チャネルは、最
大長１０を有し、チャネル領域会のチャネル区域６内に
位置している。第２６長″チヤネルは、最大長！、を有
し、ゲー）［慟９の下側でドリフト領域ａ内に位置して
いる。
その結果、後に第２図に関連して説明するように異なる
値に対するＤＭＯ８）ランジスタのｇ□−■ノ特性を示
す。ソース区域５とドレイン区域７との間の距離ｄ（第
１図参照ンは、ＤＭＯ８）ランジスタの半導体構造の製
造においてホトリソグラフィック的（ｐｈｏｔｏｌｉｔ
ｈｏｇｒａｐｈｉｃａｌｌｙ）に決定される最小の距離
であり、はぼｌ□＋１２に等しい。
８つの異なる値をそれぞれ有する電界効果トランジスタ
（その他の寸法は同じである）に関するものである。
の場合は、ｌ　＝２μｍおよび７２２３μｍである。
Ｖｇは実効ゲート電圧（■）、すなわちゲート電極電圧
（Ｖ）から、しきい値電圧（Ｖ）を減じたものである。
ノーｎはｍＡ／Ｖで表される。
全ての場合において、相互コンダクタンスが質によって
異なる）まで増加する。ゲート電圧ｖ９かさらに増加す
ると、相互コンダクタンスは、再び減少し、最小値を通
過した後徐々に増加する。
との差が小さくなり、このためゲー）［圧■ｇｏからト
ランジスタの増幅度の直線性は増加するが、ｇ。の最大
値は減少し、より高いゲート電圧ｖ）で最大値に達する
ようになる。
このような変化は、以下の事実を考慮することによって
説明することができる。すなわち、ＤＭＯＳトランジス
タは、異なるしきい値電圧とゲート電極上での同一の信
号とを有する直列に接続された２個のＭＯＳ）ランジス
タ（′短”チャネルを有するものとパ長”チャネルを有
するもの）とみなすことができる。Ｖ、　＜　Ｖｇｏの
場合、両方のトランジスタは十分に高いドレイン電圧で
五極管領域において動作し、ＤＭＯ３Ｔの相互コンダク
タンスは、全体として、自身の６短チヤネル”ＭＯ８Ｔ
の相互コンダクタンスに等しくなる。しかし、Ｖｇ　＞
　ＶｇＯ（Ｄ場合、“短チャネル”　Ｍ　ＯＳ　Ｔ　ハ
三極管領域で動作し、ＤＭＯ３Ｔ全体の相互コンダクタ
ンスは、主に、パ長チャネル”ＨＯ８Ｔによって決定さ
れる。したがって、Ｖｇｏを超えると、特性はチャネル
長１０を有する６短チャネル″ＭＯ８Ｔからチャネル長
！、＋１２を有する“全′。
ＭＯ８Ｔまで変化する。
それにもかかわらず、比較的低いゲート電圧Ｖ９で良好
な直線性と比較的高い相互コンダクタンスｇ。とを得る
ために、本発明によれば、例えば第８図に示すような構
造のトランジスタを用いる。ドレイン区域７の側に位置
し、第１ゲート電極９から分離された、第２ゲート電極
１１を、ソース区域５の側に位置する第１ゲート電極９
の下側後方で（ソース区域からドレイン区域の方向に見
て）チャネル区域６の上側の絶縁層Ｂ上に設ける。これ
により、ソース区域５からドレイン区域７の方向におい
て、チャネル区域６の上側に位置する第２ゲー）ｍｉｌ
ｌの部分の長さくＬ２）は、少なくとも、チャネル区域
６の上側に位置する第１ゲート電極９の部分の長さくＬ
□）に等しくすることができる。
第３図は、第１図と全く同様に構成されるＤＭＯＳトラ
ンジスタの一部のみを示している。
本発明に係るＤＭＯ３）ランジスタによれば、第２図に
示す特性に類似したピークを有するが、Ｖｇがより低い
値で９□がほぼ一定の曲線部分に達し、達するｇ。値が
より高いｇ□−■す特性を得ることができる。これは、
次のような事実に基づいている。すなわち、適切なバイ
アス電圧がゲー）′ｗＬＭに供給されると、１短”チャ
ネル部Ｌ０と６長”チャネル部Ｌ　との両方が、チャネ
ル領域４内にあるま ため、全チャネル長り、＋Ｌ、がかなり小さくなり、こ
のことがより高いｇ。値とＶｇに対する〜のより急速な
増加につながるからである。本発明デノくイスでは、ゲ
ート電極９とゲー）ｉｌＥｆｆｊｌｌとは、互いに分離
されているので、これら２つのゲート電極に異なった直
流電圧Ｖｇを供給することができる。これらの直流バイ
アス電圧により、チャネル部りよおよびＬ２における電
荷は、別個に影響を受けることができる。ゲート電極１
１に適切な直流バイアス電圧を供給することにより、入
力信号によって制御される電流チャネルがドリフト領域
ａ内に形成されるのを回避することができ、一方ゲート
直流％圧間の差Δ■ノを変えることによって、特性を一
定の限度内で変化させることができる。
第４図には、本発明に基づ＜ＤＭＯ８）、ランジスタに
ついて、（Ｌ＝ｏ、ａμｍでＬ２＝　０．７　μｍの任
意の冥施例の）　９ｍ−Ｖｔｉ特性を、第１ゲート電極
の直流バイアス電圧と第２ゲート電極の直流電圧との間
のそれぞれ１ｖおよび２ｖの差ΔＶｇに対してプロット
している。軸上には第２図と同じ単位を用いている。信
号Ｕを、第１ゲート電極９に供給し、薄い絶縁層１２を
経て第２ゲート電極に容量的に結合する（第８図参照）
。
良好な直線性と高いｇ１値とを組合せるという目的は、
２つのゲート電極を金属電極として構成すること、およ
びゲート電極における直流バイアス電圧によって所望の
特性を調整することによって達成することができるが、
ゲート電極を多結晶シリコンで構成するのが好適である
。この場合、第２ゲート電極は、動作中にドリフト領域
ａの上側の少なくとも一部が空乏層化されるような低い
ドーピング濃度を有しているのに対して、第１ゲ−）［
ｉ９を高ドープするのが有益である。したかって、両方
のゲート電極が多結晶シリコンで咋られている第８図の
実施例では、第２ゲート？！！極１１は、このゲートを
極に供給される（直流）電圧がドリフト領域８の電圧よ
りも低い場合に、ドリフト領域８の上側の少なくとも一
部が空乏層化されるような低いドーピングを有している
。しかし、チャネル領域４の上側および高ドープされた
第１ゲート電極９内においては、空乏層化は生じない。
その結果、ゲー）　’ＫＬ極１１内の空乏領域１８（斜
線を施していない部分）の存在によって、ドリフト領域
８の伝導性は、入力信号によって全くまたはほとんど影
響を受けず、一方、チャネル領域４全体の伝導性は、入
力信号によって支配されこのことは目的とする特性を得
るためには望ましい。
第８図に示すＤＭＯ３）ランジスタは、第５図〜第９図
に基づいて以下に説明するようしこ製造することができ
る。
出発部材（第５図参照）は、基板１０であり、この場合
、例えば１５Ω＜ｍの抵抗を有するｐ形溝電性シリコン
基板である。この基板内に、例えば０．５μｍの厚さお
よび８×１０　原子／　ｃｍ　　のドーピング濃度を有
するｎ形層３を、ヒ素イオンの注入によって形成する。
イオンを注入する代わりに成長したｎ形溝電性エピタキ
シャル層をその上部に有するｐ形基板を用いることも可
能である。次に、熱酸化物Ｍ８を表面２上に形成し、窒
化シリコン層２０をこの層上に半導体技術において既知
のように形成する。この窒化シリコン層は、異なる組成
の酸化防止層、例えばオキシ窒化シリコン層とすること
もできる。窒化物層２０上に、約０．６μｍの厚さと１
０　　原子／Ｃｍ２の実効ｐ形ドーピングを有する多結
晶シリコン層１１をデポジットする。この層は、既知の
ホトリソグラフィック・エツチング技術によって、第２
ゲート電極の形状に形成される。６実効”ドーピングと
いう用語は、全ての処理工程を行った後の完成デバイス
に最終的に存在するドーピングを意味するものと理解す
べきである。
次に、ゲート電極１１を熱酸化しく第６図参照）、約０
．４μｍの厚さを有する酸化シリコン層２１を形成する
。ホトラッカーマスク２２を、ドレイン電極が形成され
る側に設けた後、ホウ素イオン２３を、窒化物層２０の
覆われていない部分および酸化物層８を経てシリコン内
へ注入する。このようにして、イオン注入ｐ形層４が形
成される。
ホトラッカーマスク２２を除去した後、ｐ形層４を、加
熱により、シリコン内をシリコン層１１の下側まで、お
よび基板１ｏの内部までさらに拡散させる。その後に、
ヒ素イオンの注入によってソース区域５およびドレイン
区域７を形成する（第７図参照）。この場合、酸化物層
（１１゜２１）は、注入マスクとして役立つ。
次に、酸化物層２１をエツチングして、例えば約８０　
ｎｍの厚さを有する新たな酸化物層１２を熱成長させる
。次に、例えば熱リン酸内で窒化物層２０を選択的に除
去して、第８図に示す構造を形成する。ゲート電極１１
のドーピング濃度と最終厚さとの積は、約０，６　Ｘ　
１０　　原子／Ｃ−である。
次に、多結晶シリコンの新たな高ドープドル形導電層９
を形成し、この導電層からホトリソグラフィック・エツ
チングによって第１ゲート電極を形成する。この第１ゲ
ート電極は酸化第２ゲート電極１１に部分的に重なって
いる。次に、酸化物層２４を形成するためゲート電極９
をわずかに酸化し、第９図に示す構造を得る。
次に、（図面には示していないが）酸化物層８゜１２お
よび２４内に必要なコンタクト窓をエツチングして、ソ
ース電極、ドレイン電極およびゲート電極を形成する。
以上は、最少のマスキング工程および整合（ａｌ−ｉｇ
ｎｍｅｎｔ　）工程を用いて本発明半導体デバイスを製
造することのできる方法について説明した。重要な寸法
のうち、ソース区域５とドレイン区域７との間の距離だ
けは、ホトリソグラフィック技術（こよって主に決定し
た（すなわち、第一５図において層１１を形成するため
）。その後の工程においては、正確なマスキングおよび
整合工程は必要とされない。。短”チャネル長Ｌ０は、
酸化物層２１（第６図参照）を形成するための酸化工程
によって決定される。
また、この方法の多くの変形が可能である。例えば、第
１ゲート電極９を高ドープドル形シリコンによって作る
代わりに、高ドープドｎ形シリコン、金属または金属ケ
イ化物に古って構成することができる。さらに第８図に
おいて、全ての導電形を反対の導電形に置き換えること
ができる。
回路内における使用に従って、第２ゲート電極１１を、
ｐ形低ドープド層の代わりにｎ形低ドープド層とするこ
とができる。さらに、本発明は、他のＤＭＯ８Ｔ構造に
おいても同じ利点を伴って用いることができる。このよ
うな他の構造の例を、第１０図および第１１図に示す。
第１０図は、ｐ形ドリフト領域を有する本発明に基づく
ラテラルＤＭＯ８Ｔを示しており、第１１図は、本発明
に基づくバーチカルＤＭＯ３Ｔの例を示す。全ての場合
において、第２ゲート電極１１に適切な直流電圧を供給
することによって、この第２ゲート電極をドリフト領域
８の上側の少なくとも一部で空乏層化することができ、
また一方で、必要なり。
−７ｇ特性を得るのに必要な６短チヤネル”ＭＯ３Ｔと
”長チャネル”　Ｍ　Ｏ％　Ｔとの間のしきい値電圧の
差を、＋！１′ｄ整することができる。
本発明は、実施例で説明した材料やドーピングに限定さ
れるものではない。例えば、半導体材料（ゲート′屯峰
を含めて）は、シリコンの代わりに、他の元素半導体あ
るいは半導体化合物、例えばＧｅあるいはＧａＡＳ等を
含むことができ、またドーピング濃度を変えることもで
きる。
【図面の簡単な説明】
第１図は、従来の構造を有するＤＭＯ８）ランジスタの
部分的断面を含む斜視図、 第８図は、本発明に基づ＜ＤＭＯ８Ｔを具える半導体デ
バイスの一部の断面図、 第４図は、第８図に示す半導体デバイスの〜−■、特性
を、ゲート電極間の直流電圧差ΔＶｇの２つの異なる値
に対して示す図、 第５図〜第９図は、第３図に示す半導体デバイスσ）連
続する製造工程を示す図、 第１０図は、第８図に示す半導体デバイスの変形例を示
す図、 第１１図は、第８図に示す半導体デバイスの他の変形例
を示す図である。 １・・・半導体本体　　　　　２・・・表面８・・・第
１領域　　　　　　４・・・チャネル領域５・・・ソー
ス領域　　　　　６・・・チャネル区域７・・・ドレイ
ン区域　　　　８・・・絶縁層９・・・ゲート電極１０
・・・基板 １１・・・第２ゲート電極　　　１２・・・酸化物層１
３・・・空乏領域　　　　　　２０・・・蟹化シリコン
層２１・・・酸化物層。 特許出願人　　　エヌ・ベー・フィリップス・フルーイ
ランペン７アブリケン 第１頁の続き ０発　明　者　レオナルダス・アントニウス・ダベルベ
ルド オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１ ０発　明　者　ヨハンネス・アントニウス・アンドリア
ス・ファン・ギルス オランダ国５６２１ベーアー・アイ ンドーフエン・フルーネヴアウ ツウエツハ１− ３４３−

Claims (1)

  1. 【特許請求の範囲】 Ｌ　少なくとも絶縁ゲート電界効果トランジスタを有す
    る半導体本体を具え、この絶縁ゲート電界効果トランジ
    スタが、ある導電形の表面隣接第１領域と、この第１領
    域によって少なくとも横方向に取り囲まれた第１導電形
    の表面隣接チャネル領域と、表面に隣接し前記半導体本
    体内において少なくとも一部が前記チャネル領域で取り
    囲まれた第２反対温室形のソース区域と、このソース区
    域と前記第１領域との間にあり、前記チャネル領域部分
    を形成する表面隣接チャネル区域と、ドリフト領域であ
    る前記第１領域の一部によって前記チャネル領域から分
    離され、前記第１領域よりも高いドーピング濃度を有す
    る第２導電形のドレイン区域と、少なくとも前記チャネ
    ル区域上に位置する電気絶縁層と、前記チャネル区域の
    上側で前記絶縁層上に位１ｎするゲート電極とを有する
    半導体デバイスにおいて、前記チャネル区域のドレイン
    側に位置し、前記第１ゲート電極から分離された第２ゲ
    ート電極を、前記ソース区域からドレイン区域の方向に
    見て、前記チャネル区域のソース側に一位置する前記第
    １ゲート電極の後方で前記チャネル区域の上側の前記絶
    縁層上に設けることにより、前記ソース区域から前記ド
    レイン区域の方向において、前記チャネル区域の上側に
    位置する前記第２ゲート電極部分の長さくＬ２）を、少
    なくとも前記チャネル区域の上側に位置する前記第１ゲ
    ート電極の部分の長さくＬｏ）に等しくしたことを特徴
    とする半導体デバイス。 ２、特許請求の範囲第１項に記載の半導体デバイスにお
    いて、前記ゲート電極をシリコンにより構成したことを
    特徴とする半導体デバイス０ ＆　特許請求の範囲第２項に記載の半導体装置イスにお
    いて、前記第１ゲート電極を高ドープし、前記第２ゲー
    ト電極が、動作状態で前記ドリフト領域の上側の少なく
    とも一部が空乏層化し前記チャネル領域の上側では空乏
    層化シナいようなドーピング濃度を有することを特徴と
    する半導体デバイス。 ｔ　特許請求の範囲第８項に記載の半導体デノくイスに
    おいて、前記第２ゲート電極のドーピング濃度（原子／
    ｃｍ３）と厚さく　Ｃ）との積が、約０．５Ｘ１０　〜
    １．５　Ｘ　１０１２ＩｉＸ子／　Ｃｍｚにあるように
    したことを特徴とする半導体デバイス。 ＆　特許請求の範囲第１項から第４項のいずれかに記載
    の半導体デバイスにおいて、前記長さＬ　を前記長さＬ
    工の多くとも４倍としたことを特徴とする半導体デバイ
    ス。 ＆　特許請求の範囲第１項から第５項のいずれかに記載
    の半導体デバイスにおいて、前記長さＬ２を前記長さＬ
    ｏの多くともｌ。５倍としたことを特徴とする半導体デ
    バイス。 ７　特許請求の範囲第１項から第６項のいずれカニ記載
    の半導体デノ（イスにおし）で、前Ｊ己第１ゲート電極
    を、前記第２ゲート電極Ｇこ部分的に重ね、薄い絶縁層
    によって前記第２ゲート電極から分離させたことを特徴
    とする半導体デバイス。 ＆　特許請求の範囲第７項に記載の半導体デノくイスに
    おいて、前記薄い絶縁層を、前記第２ゲート電極上の熱
    酸化物層としたことを特徴とする半導体デバイス。 ９　半導体デバイスの製造方法において、第１導電形の
    半導体基板の一面に、第２反対導電形の層を形成し、こ
    の層の表面上に酸化物層を形成し、この酸化物層上に酸
    化防止層を形成し、この酸化防止層上に第１シリコン層
    をデポジットしてゲート電極の形状に整形し、このゲー
    ト電極を酸化し、このゲート電極に部分的に重なるホト
    ラッカーマスクを、形成すべきドレイン区域の領域に設
    け、第１導電形の区域を、イオン注入によって、前記酸
    化物層および前記酸化防止層の覆われていない部分の下
    側に形成し、前記ホトラッカーマスクを除去し、第１導
    電形の前記区域を加熱によって前記基板内に且つ前記ゲ
    ート電極の下側まで拡散してチャネル区域を形成し、第
    ２導電形のソース区域およびドレイン区域を、前記酸化
    ゲート電極をマスクとして用いてイオン注入によって形
    成し、前記酸化物層を前記ゲート電極から除去し、前記
    ゲート電極を再びわずかに酸化し、前記酢化防止層の覆
    われていない部分をエツチングし、他の良導電性ゲート
    電極を、既に形成されている前記酸化ゲート電極のそば
    に位置し且つ部分的に重なるように前記チャネル領域の
    上側に形成することを特徴とする半導体デバイスの製造
    方法。
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