JP6349008B1 - 乱数発生装置及びその制御方法 - Google Patents

Abstract

【課題】 乱数ビットを生成することができる装置及び方法を提供する。【解決手段】 乱数発生装置は、少なくとも、メモリ部と、電圧発生器と、制御回路とを含む。各メモリ部は、２つのメモリセルを有し、２つのメモリセルの一方は、バイアスライン及び第１ビットラインに結合されており、２つのメモリセルの他方は、バイアスライン及び第２ビットラインに結合されている。電圧発生器は、バイアスライン、第１ビットライン及び第２ビットラインをそれぞれ介してバイアス電圧、第１ビットライン電圧及び第２ビットライン電圧を２つのメモリセルに提供する。制御回路は、プログラム期間の間、第１ビットライン及び第２ビットラインを短絡させて、２つのメモリセルを同時にプログラムし、読み出し期間の間、２つのメモリセルの状態に応じた乱数ビットを生成する。【選択図】 図１

Description

本発明は、乱数発生装置及びその制御方法に関する。より詳細には、本発明は、物理的にクローン不可能な機能（ＰＵＦ）を有する乱数発生装置及びこの乱数発生装置を制御する方法に関する。

近年、電子機器は人々の日常生活にとってますます重要になってきている。目的によっては、電子装置は識別子（identification）を備えている必要がある。識別子は、識別子が要求されるたびに同じでなければならず、セキュリティアプリケーションにおけるＰＵＦ（物理的にクローン不可能な機能）のような符号化及び／又は復号化操作で使用されることができる。さらに、電子装置は、様々なアプリケーションのために１つ以上の乱数コードを必要とすることがある。ゆえに、識別コード及び乱数コードをどのように提供するかは、当技術分野において重要な問題である。

例示の実施形態によれば、乱数発生装置が開示されている。当該乱数発生装置は、少なくとも１つのバイアスラインと、少なくとも１つの第１ビットラインと、少なくとも１つの第２ビットラインと、少なくとも１つのメモリ部と、電圧発生器と、制御回路と、を含む。各メモリ部は２つのメモリセルを含み、該２つのメモリセルのうちの一方は前記バイアスライン及び前記第１ビットラインに結合され、該２つのメモリセルのうちの他方は前記バイアスライン及び前記第２ビットラインに結合されている。前記電圧発生器は、前記バイアスライン、前記第１ビットライン及び前記第２ビットラインに結合されている。前記電圧発生器は、前記バイアスラインにバイアス電圧を印加し、前記第１ビットライン及び前記第２ビットラインビットライン電圧を印加することによって、前記２つのメモリセルをプログラムする。前記制御回路は、前記第１ビットライン及び前記第２ビットラインに結合され、前記バイアスライン、前記第１ビットライン及び前記第２ビットラインをそれぞれ介して、バイアス電圧、第１ビットライン電圧及び第２ビットライン電圧を前記２つのメモリセルに供給する。前記制御回路は、前記第１ビットライン、前記第２ビットライン及び前記電圧生成器に結合され、プログラミング期間の間、前記２つのメモリセルを同時にプログラムし、前記第１ビットラインと前記第２ビットラインを短絡させ、読み出し期間の間、前記２つのメモリセルの状態に応じた乱数ビットを生成するように構成されている。

他の例示の実施形態によれば、乱数発生装置の制御方法が開示されている。前記乱数発生装置は、少なくとも１つのバイアスラインと、少なくとも１つの第１ビットラインと、少なくとも１つの第２ビットラインと、少なくとも１つのメモリ部と、を含む。各メモリ部は、２つのメモリセルを含み、該２つのメモリセルのうちの一方は前記バイアスライン及び前記第１ビットラインに結合され、該２つのメモリセルのうちの他方は前記バイアスライン及び前記第２ビットラインに結合されている。前記電圧発生器は、前記バイアスライン、前記第１ビットライン及び前記第２ビットラインに結合されている。当該制御方法は、前記バイアスラインにバイアス電圧を印加し、前記第１ビットラインと前記第２ビットラインにビットライン電圧を印加して、前記２つのメモリセルにプログラムするステップと、読み出し期間の間、前記２つのメモリセルの状態に応じた乱数ビットを生成するステップと、を含む。

本発明のこれらの目的及び他の目的は、様々な図表及び図面に図示される、次の発明の実施するための好ましい形態を読むことにより、当業者には疑いなく明らかとなるだろう。

図１は、本発明の第１実施形態に係る乱数発生装置を示す機能ブロック図である。 図２は、図１に示す乱数発生装置のタイミング図である。 図３は、本発明の第２実施形態による乱数発生装置を示す機能ブロック図である。 図４は、図３に示す乱数発生装置のメモリセルの構成を示す図である。 図５は、本発明の第３実施形態に係る乱数発生装置を示す機能ブロック図である。 図６は、図５に示す乱数発生装置のメモリセルの構成を示す図である。 図７は、図５に示す乱数発生装置のタイミング図である。 図８は、本発明の第４実施形態に係る乱数発生装置を示す機能ブロック図である。 図９は、図８に示す乱数発生装置のメモリセルの構成を示す図である。 図１０は、図８に示す乱数発生装置のタイミング図である。 図１１は、本発明の第５実施形態に係る乱数発生装置を示す機能ブロック図である。 図１２は、図１１に示す乱数発生装置のタイミング図である。

図１を参照されたい。図１は、本発明の第１実施形態に係る乱数発生装置１００を示す機能ブロック図である。乱数発生装置１００は、少なくとも１つのメモリ部１１０を含む。図１には、１つのメモリ部１１０のみが図示されているが、乱数発生装置１００は、２つ以上のメモリ部１１０を含むことができる。各メモリ部１１０は、乱数ビットＮ１を生成するようにプログラムされることができる。乱数発生装置１００はさらに、電圧発生器１３０及び制御回路１４０を含む。各メモリ部１１０は、電圧発生器１３０及び制御回路１４０に結合されている。各メモリ部１１０は、２つのメモリセル１２０Ａ及び１２０Ｂを含む。メモリセル１２０ＡはビットラインＢＬ１及びバイアスラインＣＬに結合され、メモリセル１２０Ｂは、別のビットラインＢＬ２及びバイアスラインＣＬに結合されている。本開示において、バイアスラインＣＬは、乱数発生装置１００のワードライン、プログラミングライン又はソースラインであることができ、バイアスラインＣＬに印加されるバイアス電圧Ｖａは、ワードライン電圧、プログラミングライン電圧又はソースライン電圧であることができる。

制御回路１４０は、メモリ部１１０の動作（例えば、プログラム／読み出し）を決定し、電圧発生器１３０は、制御回路１４０の決定結果に応じて、少なくとも、ビットライン電圧Ｖ１、ビットライン電圧Ｖ２及びバイアス電圧Ｖａをメモリ部１１０に供給する。ビットライン電圧Ｖ１、ビットライン電圧Ｖ２及びバイアス電圧Ｖａが、ビットラインＢＬ１、ビットラインＢＬ２及びバイアスラインＣＬにそれぞれ印加される。

図１及び図２を参照されたい。図２は、乱数発生装置１００のタイミング図である。制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１とビットラインＢＬ２を短絡させ、かつ、バイアスラインＣＬにプログラミング電圧を供給するようにする。言い換えると、メモリ部１１０の２つのメモリセル１２０Ａ及び１２０Ｂは同時にプログラムされている。したがって、電圧発生器１３０がビットラインＢＬ１、ビットラインＢＬ２及びバイアスラインＣＬを介してメモリ部１１０にプログラミング動作の対応する電圧を提供する場合、ビットライン電圧Ｖ１の電圧レベルはビットライン電圧Ｖ２と等しい。実施形態では、ビットライン電圧Ｖ１、ビットライン電圧Ｖ２及びバイアス電圧Ｖａは、それぞれ０Ｖ（すなわち、グラウンド）、０Ｖ及びプログラミング電圧ＶＰＰと等しくすることができる。

メモリ部１１０のプログラミング動作が終了すると、プログラムされたメモリセルの電気的特性（例えば、導電性又はしきい電圧）が変化する。しかし、２つのメモリセル１２０Ａ及び１２０Ｂの間の固有の製造プロセスのばらつき（ゲート酸化物の厚さの均一性、ゲート酸化物の欠陥、ピンホール、局所的な酸化物の薄化など）により、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方のみが完全にプログラムされる。言い換えると、２つのメモリセル１２０Ａ及び１２０Ｂを同時にプログラムするとき、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方が完全にプログラムされると直ちにプログラミング動作は停止されることができる。２つのメモリセル１２０Ａ、１２０Ｂのうちの一方のみが完全にプログラムされる理由を以下に説明する。

２つのメモリセル１２０Ａ及び１２０Ｂをプログラムする前に、２つのメモリセル１２０Ａ及び１２０Ｂのいずれも導通状態ではない（not conductive）。メモリセル１２０Ａ及び１２０Ｂに同時に対応するプログラム電圧が印加されるが、２つのメモリセル１２０Ａ及び１２０Ｂの間の固有の製造プロセスのばらつきにより、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方が最初にプログラムされ、最初にプログラムされたメモリは、導通状態となるが他方のメモリセルは依然として非導通のままである。したがって、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方がプログラムされて導通すると、バイアスラインＣＬは導通しているメモリセル１２０Ａ又は１２０Ｂを介して対応するビットラインＢＬ１又はＢＬ２に電気的に接続され、対応するビットライン電圧Ｖ１又はＶ２の電圧レベルは、バイアスラインＣＬと対応するビットラインＢＬ１又はＢＬ２との電気的接続により、バイアス電圧Ｖａの電圧レベルに向かって変化する。例えば、メモリセル１２０Ａがプログラミングを終了して導通状態になる場合には、バイアスラインＣＬはメモリセル１２０Ａを介してビットラインＢＬ１に電気的に接続され、ビットライン電圧Ｖ１の電圧レベルは、バイアスラインＣＬと対応するビットラインＢＬ１との電気的接続により、バイアス電圧Ｖａの電圧レベルに向かって変化する。同様に、メモリセル１２０Ｂがプログラミングを終了して導通状態になる場合には、バイアスラインＣＬはメモリセル１２０Ｂを介してビットラインＢＬ２に電気的に接続され、ビットライン電圧Ｖ２の電圧レベルは、バイアスラインＣＬと対応するビットラインＢＬ２との電気的接続により、バイアス電圧Ｖａの電圧レベルに向かって変化する。

本実施形態では、制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１をビットラインＢＬ２に短絡させることができるので、ビットライン電圧Ｖ１、Ｖ２の電圧レベルは同時に変化する。従って、バイアスラインＣＬとビットラインＢＬ１との電圧差ΔＶ１及びバイアスラインＣＬとビットラインＢＬ２との電圧差も同時に変化する。図２を参照すると、時点Ｔｒにおいて、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方は完全にプログラムされ、他方は完全にはプログラムされない。２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方が完全にプログラムされて時点Ｔｒで導通するので、バイアスラインＣＬとビットラインＢＬ１及びＢＬ２との電気的接続が確立され、電圧差ΔＶ１及びΔＶ２が小さくなる。電圧差ΔＶ１及びΔＶ２が小さくなるので、バイアスラインＣＬとビットラインＢＬ１との電圧差ΔＶ１及びバイアスラインＣＬとビットラインＢＬ２との間の電圧差ΔＶ２は、メモリセル１２０Ａ及び１２０Ｂのプログラミングを継続するには不十分である。したがって、２つのメモリセル１２０Ａ及び１２０Ｂのプログラミング動作は、時点Ｔｒで直ちに停止され、それにより、２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方がプログラミングを終了しており、他方が終了していないようにする。この時点Ｔｒで、ビットラインＢＬ１及びビットラインＢＬ２はもはや短絡しなくてもよい。

それゆえ、２つのメモリセル１２０Ａ及び１２０Ｂのプログラムされる確率は、２つのメモリセル１２０Ａ及び１２０Ｂのプログラムされた状態が異なるように、２つのメモリセル１２０Ａ及び１２０Ｂの固有の製造プロセスのばらつきに従って決定される。それゆえ、２つのメモリセル１２０Ａ及び１２０Ｂのプログラミングを制御することによって、乱数ビットＮ１が、２つのメモリセル１２０Ａ及び１２０Ｂの異なるプログラム状態をもたらすプロセス変動に従って生成され、決定される。

２つのメモリセル１２０Ａ及び１２０Ｂのうちの一方がプログラムされると、乱数ビットＮ１がメモリ部１１０に記録され、アクセスされることができる。再度、図１及び図２を参照されたい。読み出し期間Ｄｒの間、乱数ビットＮ１は読み出されることができる。読み出し期間Ｄｒの間、制御回路１４０は、メモリ部１１０に対応する読み出し電圧（すなわち、Ｖ１、Ｖ２及びＶａ）を供給するように電圧発生器１３０を制御する。読み出し期間Ｄｒの間、ビットラインＢＬ１とビットラインＢＬ２が電気的に切り離され（electrically disconnected）、電圧発生器１３０から供給される読み出し電圧の下で、メモリセル１２０Ａ及び１２０Ｂにそれぞれ対応するセル電流Ｉ１及びセル電流Ｉ２が、制御回路１４０によって比較されて、乱数ビットＮ１を生成する。

より詳細には、読み出し期間Ｄｒの前に、乱数発生装置１００のメモリ部１１０の全てのビットライン（例えば、ＢＬ１及びＢＬ２）は、最初に高電圧にプリチャージされる。読み出し期間Ｄｒの間、バイアス電圧Ｖａの電圧レベルは装置電圧ＶＤＤに等しく、２つのビットラインＢＬ１及びＢＬ２はグラウンド電圧にリセットされて、メモリセル１２０Ａ及び１２０Ｂにそれぞれ対応するセル電流Ｉ１及びセル電流Ｉ２を生成する。制御回路１４０は、２つのビットラインＢＬ１及びＢＬ２の信号（例えば、セル電流Ｉ１及びセル電流Ｉ２）を感知し、増幅して、乱数ビットＮ１の値を決定することができる。例えば、乱数ビットＮ１の値は、メモリセル１２０Ａがプログラミングを完了している一方で、メモリセル１２０Ｂが完了していない（例えば、Ｉ１＞Ｉ２）場合、１と決定され、乱数ビットＮ１の値は、メモリセル１２０Ａがプログラミングを完了していない一方で、メモリセル１２０Ｂが完了している（例えば、Ｉ１＜Ｉ２）場合、０と決定されることができる。

さらに、乱数発生装置の別の読み出し動作を以下に説明する。読み出し期間Ｄｒの前に、乱数発生装置１００のメモリ部の全てのビットラインは、最初に高電圧にプリチャージされる。読み出し期間Ｄｒの間、バイアス電圧Ｖａの電圧レベルは装置電圧ＶＤＤに等しくなり、選択されたメモリ部１１０の２本のビットラインＢＬ１及びＢＬ２はグラウンド電圧にリセットされ、次いで、フローティングノードとしていかなる電力からも切り離される。２つのメモリセルがプリチャージを開始する。メモリセルの状態はプリチャージ条件に影響する。このように、所定の時間の後、２つのメモリセルの状態は、ビットラインＢＬ１及びＢＬ２の電圧レベルに応じて決定される。制御回路１４０は、２つのビットラインＢＬ１及びＢＬ２の信号（例えば、ビットラインＢＬ１及びＢＬ２の電圧レベル）を感知し、増幅して、乱数ビットＮ１の値を決定する。

図３を参照されたい。図３は、本発明の第２実施形態に係る乱数発生装置２００を示す機能ブロック図である。乱数発生装置２００はまた、少なくともメモリ部２１０と、電圧発生器１３０と、制御回路１４０とを含む。図１と図３との違いは、図１のメモリ部１１０が図３のメモリ部２１０に置換されていることである。各メモリ部２１０は、２つのメモリセル２２０Ａ及び２２０Ｂを含み、メモリセル２２０Ａ及び２２０Ｂのそれぞれは、トランジスタＱを含む１トランジスタ（１Ｔ）アンチヒューズワンタイムプログラマブル（ＯＴＰ）セルである。メモリセル２２０Ａは、ビットラインＢＬ１及びワードラインＷＬに結合され、メモリセル２２０Ｂは、ビットラインＢＬ２及びワードラインＷＬに結合されている。本実施形態では、ワードラインＷＬが、図１に示すバイアスラインＣＬとして使用され、バイアス電圧Ｖａがワードライン電圧として使用されている。

図４を参照されたい。図４は、乱数発生装置２００のメモリセル２２０Ａの構成を示す図である。トランジスタＱのゲート４２２はワードラインＷＬに結合され、トランジスタＱのゲート酸化物層４２０はゲート４２２及び基板４１０との間に形成され、チャネル４４０は、浅いトレンチ分離（ＳＴＩ）４３２と低濃度にドープされたドレイン（ＬＤＤ）４３４との間に形成され、ビットラインＢＬ１は、高濃度にドープされたドレイン４３６に結合されている。ゲート酸化物層４２０は、ゲート４２２の下に形成された厚い酸化物領域４１１及び薄い酸化物領域４１２を含む。厚い酸化物領域４１１の厚さＴ１は、薄い酸化物領域４１２の厚さＴ２よりも大きく、厚い酸化物領域４１１とビットラインＢＬ１との間の距離は、薄い酸化物領域４１２とビットラインＢＬ１との間の距離よりも小さい。十分に大きなプログラミング電圧ＶＰＰがワードラインＷＬを介してゲート４２２に印加されると、薄い酸化物領域４１２の酸化物が破壊され、導電路を形成し、メモリセル２２０Ａをプログラムするのを終了する。メモリセル２２０Ｂの構造及び動作は、メモリセル２２０Ａと同様であるため、ここでは繰り返さない。

さらに、乱数発生装置２００の乱数ビットＮ１は生成（プログラム）され、図２に示す関連する電圧を印加する同様の動作に基づいて読み出されることができるため、重複した説明はしない。

図５を参照されたい。図５は、本発明の第３実施形態に係る乱数発生装置６００を示す機能ブロック図である。乱数発生装置６００はまた、少なくともメモリ部６１０と、電圧発生器１３０と、制御回路１４０とを含む。本実施形態では、各メモリ部６１０は、２つのメモリセル６２０Ａ及び６２０Ｂを含み、メモリセル６２０Ａ及び６２０Ｂのそれぞれは、第１トランジスタＱ１及び第２トランジスタＱ２を含む２トランジスタ（２Ｔ）アンチヒューズワンタイムプログラマブル（ＯＴＰ）セルである。第２トランジスタＱ２のゲート酸化物層は、第１トランジスタＱ１のゲート酸化物層よりも薄くすることができるが、これに限定されるものではない。別の実施形態では、第２トランジスタＱ２のゲート酸化物層の厚さは、第１トランジスタＱ１のゲート酸化物層の厚さと等しい。第１トランジスタＱ１のゲートはワードラインＷＬに結合され、第２トランジスタＱ２のゲートはプログラミングラインＰＬに結合されている。第１トランジスタＱ１の第１端はビットラインＢＬ１又はＢＬ２に結合され、メモリセル６２０Ａの第１トランジスタＱ１の第２端は第２トランジスタＱ２の第１端に結合され、第２トランジスタＱ２の第２端はフローティング状態である。本実施形態では、プログラミングラインＰＬが、図１に示すバイアスラインＣＬとして使用され、プログラミングラインＰＬに印加されるバイアス電圧Ｖａが、プログラミングライン電圧として使用されている。

図６及び図７を参照されたい。図６は、乱数発生装置６００のメモリセル６２０Ａの構成を示す図である。図７は、乱数発生装置６００のタイミング図である。プログラミング期間Ｄｐの間、ワードライン電圧Ｖｗが第１トランジスタＱ１の選択ゲート６１０に印加され、ビットライン電圧Ｖ１が、第１ビットラインＢＬ１に結合されている第１ドープ領域６０４に印加される。このようにして、第１チャネル領域６３０が選択ゲート６１０の下に形成され、ビットライン電圧Ｖ１が第２ドープ領域６０６に結合され、第２ドープ領域６０６の電圧レベルがビットライン電圧Ｖ１に近づくようにする。プログラミング期間Ｄｐの間、プログラミングライン電圧Ｖａが第２トランジスタＱ２のゲート６１４にさらに印加される。酸化物層が破壊され、メモリセル６２０Ａが完全にプログラムされるように、ゲート６１４と第２ドープ領域６０６との間の電圧差ΔＶ１によって、ゲート６１４とウェル領域６０２との間の酸化物層が破壊される。このようにして、恒久的な導電路６２６が形成されることができる。ビットライン電圧Ｖ１はグラウンド電圧とすることができ、好ましい実施形態では、プログラミングライン電圧Ｖａをワードライン電圧Ｖｗの２倍から５倍にすることができる。メモリセル６２０Ａが完全にプログラムされた後（すなわち破壊された後）、メモリセル６２０Ａは、ゲート６１４とウェル領域６０２との間に形成された導電路６２６によって導通する。メモリセル６２０Ｂの構造及び動作は、メモリセル６２０Ａと同様であるため、ここでは繰り返さない。

再度、図５及び図７を参照されたい。制御回路１４０は、プログラミング期間Ｄｐの間、メモリセル６２０Ａ及び６２０Ｂに同時に同じ電圧差を提供するように電圧発生器１３０を制御する。言い換えると、制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１とビットラインＢＬ２を短絡させることができる。したがって、乱数発生装置６００のメモリ部６１０はプログラムされているとき、ビットライン電圧Ｖ１の電圧レベルはビットライン電圧Ｖ２の電圧レベルに等しい。２つのメモリセル６２０Ａ及び６２０Ｂをプログラムする前は、２つのメモリセル６２０Ａ及び６２０Ｂは両方とも破壊されていない（すなわち、非導通）。メモリセル６２０Ａ及び６２０Ｂには、対応するプログラム電圧が同時に印加されるが、２つのメモリセル６２０Ａ及び６２０Ｂの間の固有の製造プロセスのばらつきによって、２つのメモリセル６２０Ａ及び６２０Ｂのうちの一方が最初にプログラムされ、最初にプログラムされたメモリは、導通状態となるが他方のメモリセルは依然として非導通状態のままである。それゆえ、２つのメモリセル６２０Ａ及び６２０Ｂのうちの一方が完全にプログラムされて導通すると、破壊された酸化物層の上のゲートは、導通しているメモリセル６２０Ａ又は６２０Ｂを介して対応するビットラインＢＬ１又はＢＬ２に電気的に接続され、対応するビットライン電圧Ｖ１又はＶ２の電圧レベルは、破壊された酸化物層の上のゲートと対応するビットラインＢＬ１又はＢＬ２との間の電気的接続により、プログラミングライン電圧Ｖａの電圧レベルに向かって変化する。すなわち、２つのメモリセル６２０Ａ及び６２０Ｂのうちの一方が完全にプログラムされると（すなわち、時点Ｔｒにおいて）、プログラムされたメモリセルは破壊され、導通状態になるが、他方のメモリセルは依然として非導通状態のままである。したがって、２つのメモリセル６２０Ａ及び６２０Ｂのプログラミング動作を制御することによって、２つのメモリセル６２０Ａ及び６２０Ｂの異なるプログラム状態に応じた乱数ビットＮ１が生成され、決定される。

２つのメモリセル６２０Ａ及び６２０Ｂのうちの一方が完全にプログラムされると、乱数ビットＮ１が乱数発生装置６００のメモリ部６１０に記録され、アクセスされ得る。再度、図５と図７を参照されたい。読み出し期間Ｄｒの間、乱数ビットＮ１は読み出されることができる。読み出し期間Ｄｒの間、２本のビットラインＢＬ１及びＢＬ２はグラウンド電圧にリセットされ、ワードライン電圧Ｖｗ及びプログラミングライン電圧Ｖａの電圧レベルは装置電圧ＶＤＤに等しい。制御回路１４０は、２本のビットラインＢＬ１及びＢＬ２の信号を感知し、増幅して、乱数ビットＮ１の値を決定することができる。読み出し動作の詳細は、図２と同様であるため、重複した説明はしない。

図８を参照されたい。図８は、本発明の第４実施形態に係る乱数発生装置９００を示す機能ブロック図である。乱数発生装置９００はまた、少なくともメモリ部９１０と、電圧発生器１３０と、制御回路１４０とを含む。本実施形態では、各メモリ部９１０は、２つのメモリセル９２０Ａ及び９２０Ｂを含み、メモリセル９２０Ａ及び９２０Ｂのそれぞれは、第１トランジスタＱ１、第２トランジスタＱ２及び第３トランジスタＱ３を含む３トランジスタ（３Ｔ）アンチヒューズワンタイムプログラマブル（ＯＴＰ）セルである。第３トランジスタＱ３のゲート酸化物層は、第１トランジスタＱ１のゲート酸化物層及び第２トランジスタＱ２のゲート酸化物層よりも薄くすることができるが、これに限定されるものではない。別の実施形態において、第３トランジスタＱ３のゲート酸化物層の厚さは、第１トランジスタＱ１及び第２トランジスタＱ２のゲート酸化物層の厚さと等しい。第２トランジスタＱ２のゲートは、電圧発生器１３０からのフォローイング電圧Ｖｆを受けるために、フォローイングラインＦＬに結合されている。図８に示す乱数発生装置９００と、図５に示す乱数発生装置６００との主な違いは、乱数発生装置９００の各メモリセルの第２トランジスタＱ２が、第１トランジスタＱ１と第３トランジスタＱ３との間の電圧ストレスを緩和するフォローイングトランジスタとして使用されることと、乱数発生装置９００の第３トランジスタＱ３が乱数発生装置６００の第２トランジスタＱ２として使用されることである。言い換えれば、２つのメモリセル９２０Ａ及び９２０Ｂのうちの一方が完全にプログラムされると、プログラムされたメモリセル９２０Ａ又は９２０Ｂの酸化物層が破壊される。

図９及び図１０を参照されたい。図９は、乱数発生装置９００のメモリセル９２０Ａの構成を示す図である。図１０は、乱数発生装置９００を動作させるタイミング図である。プログラミング期間Ｄｐの間、ワードライン電圧Ｖｗが第１トランジスタＱ１の選択ゲート６１０に印加され、フォローイング電圧Ｖｆが第２トランジスタＱ２のフォローイングゲート６１２に印加され、ビットライン電圧Ｖ１が第１ドープ領域６０４に印加される。このように、第１チャネル領域６３０が選択ゲート６１０の下に形成され、第２チャネル領域６４０がフォローイングゲート６１２の下に形成され、ビットライン電圧Ｖ１が第２ドープ領域６０６及び第３ドープ領域６０７に結合され、第２ドープ領域６０６及び第３ドープ領域６０７の電圧レベルがビットライン電圧Ｖ１に近づくようにする。プログラミング期間Ｄｐの間、プログラミングライン電圧Ｖａが第３トランジスタＱ３のゲート６１４にさらに印加される。酸化物層が破壊され、メモリセル９２０Ａが完全にプログラムされるように、ゲート６１４と第３ドープ領域６０７との間の電圧差ΔＶ１によって、ゲート６１４とウェル領域６０２との間の酸化物層が破壊される。このようにして、第３トランジスタＱ３の恒久的な導電路６２６が形成されることができる。ビットライン電圧Ｖ１はグラウンド電圧とすることができ、好ましい実施形態では、プログラミングライン電圧Ｖａをワードライン電圧Ｖｗの２倍から５倍にすることができる。メモリセル９２０Ａが完全にプログラムされた後（すなわち、破壊された後）、メモリセル９２０Ａは、ゲート６１４とウェル領域６０２との間に形成された導電路６２６によって導通する。メモリセル９２０Ｂの構造及び動作は、メモリセル９２０Ａと同様であるため、ここでは繰り返さない。

再度、図８及び図１０を参照されたい。制御回路１４０は、プログラミング期間Ｄｐの間、同時に同じ電圧差をメモリセル９２０Ａ及び９２０Ｂに提供するように電圧発生器１３０を制御する。言い換えると、制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１とビットラインＢＬ２を短絡させることができる。したがって、乱数発生装置９００のメモリ部９１０はプログラムされており、ビットライン電圧Ｖ１の電圧レベルはビットライン電圧Ｖ２の電圧レベルと等しい。２つのメモリセル９２０Ａ及び９２０Ｂをプログラムする前は、２つのメモリセル９２０Ａ及び９２０Ｂの両方とも破壊されていない（すなわち、非導通）。メモリセル９２０Ａ及び９２０Ｂには、対応するプログラム電圧が同時に印加されるが、２つのメモリセル９２０Ａ及び９２０Ｂの間の固有の製造プロセスのばらつきによって、２つのメモリセル９２０Ａ及び９２０Ｂのうちの一方が最初にプログラムされ、最初にプログラムされたメモリは、導通状態となるが他方のメモリセルは依然として非導通状態である。それゆえ、２つのメモリセル９２０Ａ及び９２０Ｂのうちの一方が完全にプログラムされて導通すると、破壊された酸化物層の上のゲートは、導通しているメモリセル９２０Ａ又は９２０Ｂを介して対応するビットラインＢＬ１又はＢＬ２に電気的に接続され、対応するビットライン電圧Ｖ１又はＶ２の電圧レベルは、破壊された酸化物層の上のゲートと対応するビットラインＢＬ１又はＢＬ２との間の電気的接続により、プログラミングライン電圧Ｖａの電圧レベルに向かって変化する。すなわち、２つのメモリセル９２０Ａ及び９２０Ｂのうちの一方が完全にプログラムされると（すなわち、時点Ｔｒにおいて）、プログラムされたメモリセルは破壊され、導通状態になるが、他方のメモリセルは依然として非導通状態のままである。したがって、２つのメモリセル９２０Ａ及び９２０Ｂのプログラミング動作を制御することによって、２つのメモリセル９２０Ａ及び９２０Ｂの異なるプログラム状態に応じた乱数ビットＮ１が生成され、決定される。

２つのメモリセル９２０Ａ及び９２０Ｂのうちの一方が電圧発生器１３０によって完全にプログラムされると、乱数ビットＮ１が乱数発生装置９００のメモリ部９１０に記録され、アクセスされ得る。再度、図８及び図１０を参照されたい。読み出し期間Ｄｒの間、乱数ビットＮ１を読み出されることができる。読み出し期間Ｄｒの間、２本のビットラインＢＬ１及びＢＬ２をグラウンド電圧にリセットされ、ワードライン電圧Ｖｗ、フォローイング電圧Ｖｆ、プログラミングライン電圧Ｖａの電圧レベルは、装置電圧ＶＤＤに等しい。制御回路１４０は、２本のビットラインＢＬ１及びＢＬ２の信号を感知し、増幅して、乱数ビットＮ１の値を決定することができる。読み出し動作の詳細は、図２と同様であるため、重複した説明はしない。

図１１を参照されたい。図１１は、本発明の第５実施形態に係る乱数発生装置１２００を示す機能ブロック図である。乱数発生装置１２００はまた、少なくともメモリ部１２１０と、電圧発生器１３０と、制御回路１４０とを含む。本実施形態では、各メモリ部１２１０は、２つのメモリセル１２２０Ａ及び１２２０Ｂを含み、メモリセル１２２０Ａ及び１２２０Ｂのそれぞれは、トランジスタＱを含むフラッシュメモリセルである。フラッシュメモリセル１２２０Ａ又は１２２０Ｂの制御ゲートは、ワードラインＷＬに結合され、フラッシュメモリセル１２２０Ａ又は１２２０Ｂの第１端は、対応するビットラインＢＬ１又はＢＬ２に結合され、フラッシュメモリセル１２２０Ａ又は１２２０Ｂの第２端は、ソースラインＳＬに結合されている。本実施形態では、ソースラインＳＬはバイアスラインとして使用され、バイアス電圧Ｖａはソースライン電圧として使用される。

図１１及び図１２を参照されたい。図１２は、乱数発生装置１２００を動作させるタイミング図である。プログラミング期間Ｄｐの間、ビットライン電圧Ｖ１及びＶ２は負のプログラミング電圧−ＶＰＰであり、ワードライン電圧Ｖｗは装置電圧ＶＤＤであり、バイアス電圧Ｖａ（ソースライン電圧）を０Ｖであり、それにより、電子がメモリセル１２２０Ａ及び１２２０Ｂのフローティングゲートに注入されてメモリセル１２２０Ａ及び１２２０ＢのトランジスタＱの閾値電圧を変化させるようにする。本実施形態では、制御回路１４０は、ワードラインＷＬとビットラインＢＬ１との間の電圧差を制御し、ワードラインＷＬとビットラインＢＬ２との間の電圧差を制御する。本実施形態では、制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１をビットラインＢＬ２に短絡させることができる。したがって、乱数発生装置１２００のメモリ部１２１０がプログラムされているとき、ビットライン電圧Ｖ１の電圧レベルはビットライン電圧Ｖ２の電圧レベルに等しい。２つのメモリセル１２２０Ａ及び１２２０Ｂをプログラムする前は、２つのメモリセル１２２０Ａ及び１２２０Ｂは両方とも同じ閾値を有する。しかし、２つのメモリセル１２２０Ａ及び１２２０Ｂは、２つのメモリセルの間の固有の製造プロセスばらつきにより生じるプロセスばらつきによって、プログラミング期間Ｄｐ（すなわち、時点Ｔｒ）後に異なる閾値を有する。したがって、２つのメモリセル１２２０Ａ及び１２２０Ｂのプログラミング動作を制御することによって、２つのメモリセル１２２０Ａ及び１２２０Ｂの異なるプログラム状態（すなわち、異なる閾値）に応じた乱数ビットＮ１が生成され、決定される。

２つのメモリセル１２２０Ａ及び１２２０Ｂが完全にプログラムされると、乱数ビットＮ１が乱数発生装置１２００のメモリ部１２１０に記録され、アクセスされ得る。再度、図１１及び図１２を参照されたい。読み出し期間Ｄｒの間、乱数ビットＮ１は読み出されることができる。読み出し期間Ｄｒの間、ワードライン電圧Ｖｗとソースライン電圧Ｖａの電圧レベルは、装置電圧ＶＤＤに等しく、２本のビットラインＢＬ１及びＢＬ２はグラウンド電圧にリセットされる。制御回路１４０は、２本のビットラインＢＬ１、ＢＬ２の信号を感知し、増幅して、乱数ビットＮ１の値を決定する。読み出し動作の詳細は、図２と同様であるため、重複した説明はしない。

上記の実施形態では、制御回路１４０は、プログラミング期間Ｄｐの間、ビットラインＢＬ１と第２ビットラインＢＬ２とを短絡させ、読み出し期間Ｄｒの間、ビットラインＢＬ１と第２ビットラインＢＬ２とを分離することができる。このようにして、プログラミング期間Ｄｐの間、２つのメモリセルに同じ電圧差を供給することにより、２つのメモリセルの間の固有の製造プロセスのばらつきにより生じる異なるプロセスばらつきによって、２つのメモリセルのうちの一方のみがプログラムされる。次いで、制御回路１４０は、ビットラインＢＬ１と第２ビットラインＢＬ２とを分離して、２つのメモリセルの状態を読み出し、乱数ビットを生成する。

本発明のいくつかの実施形態では、メモリ部の２つのメモリセルの各々は、ワンタイムプログラマブル（ＯＴＰ）メモリセル、マルチタイムプログラマブル（ＭＴＰ）メモリセル、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗変化メモリ（ＲｅＲＡＭ）セル、磁気抵抗メモリ（ＭＲＡＭ）セル及び強誘電体メモリ（ＦｅＲＡＭ）からなる群から選択されることができる。

要約すると、本発明は、乱数発生装置のメモリ部のプログラミングを制御することによって乱数ビットを生成する方法を提供する。このようにして、メモリ部の２つのメモリセルうちの一方のメモリセルのプログラミングが完了すると、他方のメモリセルをプログラムする動作が直ちに停止され、２つのメモリセルが異なる状態を有する結果となる。このように、その２つのメモリセルの状態に応じた乱数ビットが生成される。

当業者であれば、本装置及び本方法の多様な修正物及び代替物が、発明の教示を保持しつつなされることができることに容易に気づくだろう。したがって、上記の開示は、添付の特許請求の範囲の境界によってのみ制限されるものとして解釈されるべきである。

Claims (10)

1. 少なくとも１つのバイアスラインと、
   少なくとも１つの第１ビットラインと、
   少なくとも１つの第２ビットラインと、
   少なくとも１つのメモリ部であって、各メモリ部は２つのメモリセルを含み、該２つのメモリセルのうちの一方は前記バイアスライン及び前記第１ビットラインに結合され、該２つのメモリセルのうちの他方は前記バイアスライン及び前記第２ビットラインに結合されている、メモリ部と、
   前記バイアスライン、前記第１ビットライン及び前記第２ビットラインに結合され、前記バイアスライン、前記第１ビットライン及び前記第２ビットラインをそれぞれ介してバイアス電圧、第１ビットライン電圧及び第２ビットライン電圧を前記２つのメモリセルに供給する電圧発生器と、
   前記第１ビットライン、前記第２ビットライン及び前記電圧発生器に結合され、プログラミング期間の間、前記２つのメモリセルを同時にプログラムし、前記第１ビットラインと前記第２ビットラインを短絡させ、読み出し期間の間、前記２つのメモリセルの状態に応じた乱数ビットを生成するように構成されている制御回路と、を含む乱数発生装置。
2. 前記制御回路は、前記第１ビットラインに流れる第１電流と前記第２ビットラインに流れる第２電流とを比較して前記乱数ビットを生成する、請求項１に記載の乱数発生装置。
3. 前記２つのメモリセルのうちの１つが完全にプログラムされると、前記バイアスラインと前記第１ビットラインとの間の電圧差及び前記バイアスラインと前記第２ビットラインとの間の電圧差が減少する、請求項１に記載の乱数発生装置。
4. 前記２つのメモリセルの各々は、ワンタイムプログラマブル（ＯＴＰ）メモリセル、マルチタイムプログラマブル（ＭＴＰ）メモリセル、電気的に消去可能なプログラマブル読み出し専用メモリ（ＥＥＰＲＯＭ）セル、フラッシュメモリセル、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗変化メモリ（ＲｅＲＡＭ）セル、磁気抵抗メモリ（ＭＲＡＭ）セル及び強誘電体メモリ（ＦｅＲＡＭ）からなる群から選択される、請求項１に記載の乱数発生装置。
5. 前記２つのメモリセルの各々は、トランジスタを含むワンタイムプログラマブル（ＯＴＰ）メモリセルであり、該トランジスタは、該トランジスタのゲートの下に形成された厚い酸化物領域と薄い酸化物領域とを有し、該トランジスタのゲートは前記バイアスラインに結合され、前記２つのメモリセルうちの一方の薄い酸化物領域が破壊されると、前記２つのメモリセルのプログラミングが直ちに停止される、請求項１に記載の乱数発生装置。
6. 前記２つのメモリセルの各々は、第１トランジスタ及び第２トランジスタを含むワンタイムプログラマブル（ＯＴＰ）メモリセルであり、
   前記第１トランジスタの第１端は前記第１ビットライン又は前記第２ビットラインに結合され、
   前記第１トランジスタの第２端は前記第２トランジスタの第１端に結合され、
   前記第２トランジスタのゲートは前記バイアスラインに結合され、
   前記第１トランジスタは前記プログラミング期間の間オンされ、
   前記プログラミング期間の後、前記２つのメモリセルの第２トランジスタのうちの一方が破壊されている、請求項１に記載の乱数発生装置。
7. 前記２つのメモリセルの各々は、第１トランジスタ、第２トランジスタ及び第３トランジスタを含むワンタイムプログラマブル（ＯＴＰ）メモリセルであり、
   前記第１トランジスタの第１端は前記第１ビットライン又は前記第２ビットラインに結合され、
   前記第１トランジスタの第２端は前記第２トランジスタの第１端に結合され、
   前記第２トランジスタの第２端は前記第３トランジスタの第１端に結合され、
   前記第３トランジスタのゲートは前記バイアスラインに結合され、
   前記第１トランジスタ及び前記第２トランジスタは前記プログラミング期間の間オンされ、
   前記２つのメモリセルのうちの一方の第３トランジスタのゲート酸化物層が破壊されると、前記２つのメモリセルのプログラミングが直ちに停止される、請求項１に記載の乱数発生装置。
8. 前記第３トランジスタのゲート酸化物層の厚さは、前記第１トランジスタ及び前記第２トランジスタのゲート酸化物層の厚さ以下である、請求項７に記載の乱数発生装置。
9. 前記２つのメモリセルの各々は、フラッシュメモリセルであり、
   前記フラッシュメモリセルの制御ゲートはワードラインに結合され、
   前記フラッシュメモリセルの第１端は前記第１ビットライン又は前記第２ビットラインに結合され、
   前記フラッシュメモリセルの第２端は前記バイアスラインに結合され、
   前記プログラミング期間の間、前記ワードラインに印加される電圧は前記バイアス電圧、前記第１ビットライン電圧及び前記第２ビットライン電圧より高く、前記第１ビットライン電圧及び前記第２ビットライン電圧は前記バイアス電圧より低い、請求項１に記載の乱数発生装置。
10. 乱数発生装置を動作させる制御方法であって、該乱数発生装置は、
    少なくとも１つのバイアスラインと、
    少なくとも１つの第１ビットラインと、
    少なくとも１つの第２ビットラインと、
    少なくとも１つのメモリ部であって、各メモリ部は２つのメモリセルを含み、該２つのメモリセルのうちの一方は前記バイアスライン及び前記第１ビットラインに結合され、該２つのメモリセルのうちの他方は前記バイアスライン及び前記第２ビットラインに結合されている、メモリ部と、を含み、
    当該制御方法は、
    プログラミング期間の間、前記バイアスラインにバイアス電圧を印加し、前記第１ビットラインと前記第２ビットラインにビットライン電圧を印加して、前記２つのメモリセルをプログラムするステップと、
    読み出し期間の間、前記２つのメモリセルの状態に応じた乱数ビットを生成するステップと、を含み、
    前記プログラミング期間の間、前記第１ビットラインと前記第２ビットラインとが互いに短絡される、制御方法。

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