CN105867877B - 一种基于fpga的真随机数发生器 - Google Patents

Abstract

本发明公开了一种基于FPGA的真随机数发生器，它包括振荡环电路、多抽头的信号延迟链、触发器阵列，逻辑异或电路以及后处理电路。振荡环电路产生的时钟信号馈入到信号延迟链，触发器阵列在一系统时钟的控制下对延迟链的各抽头电平状态进行采样，所有触发器的采集结果进行逻辑“异或”处理，并送入后处理电路，后处理电路的输出就是所产生的二进制真随机数序列。本发明不但可以尽可能高的速率产生随机数，而且可以保证随机数的质量。

Description

一种基于FPGA的真随机数发生器

技术领域

本发明属于数字电路设计领域，具体涉及一种基于FPGA的数字电路设计技术。

背景技术

真随机数发生器是现代加密通信系统中的重要部件。除了所产生的真随机数要具有较高的质量以外，近年来快速发展的加密通信技术，例如量子密钥分发系统，要求真随机数发生器能够实时产生高速的随机数bit流。目前实用的量子密钥分发系统对随机数bit流产生速率的要求已达到1～10Gbps。真随机数的产生原理是依赖一些不可控的物理现象(熵源)产生不可预知的随机数，随机数产生速率的上限一般由所用熵源的特性决定，但能否最大限度地利用熵源的特性产生最大可能速率的随机数，则取决于熵值的提取方法。时钟信号的抖动是常用的一种熵源，但目前从抖动的时钟信号中提取随机数的方式都不能以最高速率产生随机数。

发明内容

本发明所要解决的技术问题是现有的随机数发生器无法以最高速率产生随机数的问题。

为解决上述技术问题，本发明提出一种基于FPGA芯片的真随机数发生器，包括振荡环电路、多抽头的信号延迟链、触发器阵列，逻辑异或电路以及后处理电路，其中，所述振荡环电路用于产生含有抖动的时钟信号；所述多抽头的信号延迟链用于传输所述含有抖动的时钟信号，并将信号延迟链上信号的电平状态通过抽头向外输出；所述触发器阵列用于在一系统时钟的控制下采集所述信号延迟链抽头的电平状态；所述逻辑异或电路将所述采样到的抽头电平状态进行逻辑“异或”操作，产生和所述系统时钟频率同步的二进制bit流，并将其发送给所述后处理电路处理；所述后处理电路接收所述逻辑异或电路产生的二进制bit流，进行变换处理，输出为具有真随机性的二进制bit流。

根据本发明的具体实施方式，所述振荡环电路产生的含有抖动的时钟信号在所述信号延迟链上传输时被所述触发器阵列按所述系统时钟频率进行采样，采样结果经过所述逻辑异或电路的运算，产生和所述系统时钟频率同速率的二进制bit流。

根据本发明的具体实施方式，所述多抽头的信号延迟链由FPGA芯片内逻辑资源中的进位链逻辑电路单元串联构成，所述进位链逻辑电路单元是所述信号延迟链的基本延迟单元，其状态的输出就是信号延迟链的抽头输出。

根据本发明的具体实施方式，所述振荡环电路产生的含有抖动的时钟信号从所述信号延迟链的一端进入，流向另一端，所述信号延迟链的总延迟时间长度大于或等于所述含有抖动的时钟信号周期的一半。

根据本发明的具体实施方式，所述系统时钟信号的频率等于或小于所述振荡环产生的时钟频率，控制所述触发器阵列采样所述信号延迟链各抽头输出的电平状态，以及所述逻辑异或电路的运算速率。

根据本发明的具体实施方式，每个延迟单元的延迟量通过码密度法进行测量。

根据本发明的具体实施方式，所触发器阵列采样的系统时钟的频率小于被采时钟信号的频率。

本发明还提出一种基于FPGA芯片的真随机数发生器，其由并行运行的多个子随机数发生器构成，每个所述子随机数发生器是如前所述的基于FPGA芯片的真随机数发生器。

本发明不但可以尽可能高的速率产生随机数，而且可以保证随机数的质量。由于抖动的时钟信号源、以及随机数提取电路都相对简单，通过在单片FPGA上集成实现多个随机数发生器并行运行，可以提供具体应用所需要的随机数带宽(即码率)。本发明对高速加密通信系统等领域具有重要的应用价值。

附图说明

图1是本发明基于FPGA的真随机数发生器的结构示意图。

图2是本发明一个实施例提供的基于FPGA的真随机数发生器的振荡环电路的示意图；

图3是本发明一个实施例使用Xilinx Artix-7 FPGA内部进位链构成基于FPGA的真随机数发生器的多抽头信号延迟链的示意图；

图4是本发明用码密度法测量一个实施例的多抽头信号延迟链的各个延迟单元的延迟量的结果图；

图5是本发明一个实施例使用的一种基于FPGA的真随机数发生器的后处理电路的结构示意图；

图6是本发明另一实施例在单片FPGA上集成64个子随机数发生器的结构示意图。

具体实施方式

众所周知，振荡环电路会自发振荡，在振荡环电路上任何一个节点输出的信号都是一个时钟信号。振荡环电路一般由一个非门串联若干个延迟单元构成，每个延迟单元的延迟量以及延迟单元的节数决定着所输出时钟信号的频率。由于数字信号经过逻辑器件时电平翻转的时刻都会产生多余的抖动，即信号电平实际翻转的时刻和理想翻转的时刻之间有一个不确定的抖动量，振荡环的延迟单元节数影响着输出时钟信号的总抖动量。一般地，延迟单元的节数越多，抖动量越大，但时钟信号的频率就越低。

本发明利用此类时钟信号的抖动作为熵源，设法用另一个时钟信号(称为采样时钟)在该时钟信号的变化沿处采样信号的状态。由于被采样时钟信号的变化沿时刻具有抖动，因此采样值是一个不确定的随机数。显然，在原理上随机数产生的最大速率是被采时钟信号的频率，而事实上，由于时钟的抖动量一般只有几十ps量级，将采样时钟和被采样时钟在每一个周期上都精确对齐几乎是不可能办到的。尽管已经有一些方案设法让两者尽量多地对齐，但所能产生的最高速率以及最后形成的随机数质量都不理想。

本发明提出将被采样时钟信号送入一条多抽头的信号延迟链，延迟链的各个抽头状态被一组触发器在采样时钟的控制下同步采样，采样的结果再进行异或运算，其输出的码率和采样时钟的频率相同。在选择好延迟链上各延迟单元的延迟量与被采样时钟信号抖动量之间的比例关系的前提下，上述采样机制能够保证其中几个触发器的采样位置非常靠近被采时钟信号的变化沿，即采样位置在变化沿的抖动范围内，从而这几个触发器的采样结果具有随机性。由于异或操作可以去除确定性的采样结果，将随机结果的熵值相加，因此上述采样机制能够保证每一异或输出的bit都具有最大熵值，从而可以保证所产生随机数的质量。

下面将结合说明书附图，通过对本发明的一个实施例的技术方案的描述来使本发明的特点和有益效果更加清楚和完整。应当了解，在此所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

图1是本发明提供的基于FPGA的真随机数发生器的结构示意图，如图1所示，该真随机数发生器包括振荡环电路、多抽头的信号延迟链、触发器阵列、逻辑异或电路，以及后处理电路。

振荡环电路用于产生含有抖动的时钟信号。振荡环电路产生的含有抖动的时钟信号在所述多抽头信号延迟链上传输时被所述触发器阵列按所述系统时钟频率进行采样，采样结果经过所述逻辑异或电路的运算，产生和系统时钟频率同速率的二进制bit流。振荡环电路产生的含有抖动的时钟信号从所述多抽头延迟链的一端进入，流向另一端，延迟链的总延迟时间长度大于或等于所述含有抖动的时钟信号周期的一半。

多抽头的信号延迟链用于传输该含有抖动的时钟信号，并将延迟链上信号的电平状态通过抽头向外输出；多抽头的信号延迟链由FPGA芯片内逻辑资源中的进位链逻辑电路单元串联构成，所述进位链逻辑电路单元是延迟链的基本延迟单元，其状态的输出就是延迟链的抽头输出。

触发器阵列用于在一系统时钟的控制下采集所述多抽头延迟链抽头的电平状态，系统时钟信号的频率等于或小于所述振荡环产生的时钟频率，控制所述触发器阵列采样所述多抽头延迟链各抽头输出的电平状态，以及所述逻辑异或电路的运算速率。

逻辑异或电路将采样到的抽头电平状态进行逻辑“异或”操作，产生和所述系统时钟频率同步的二进制bit流，并将其发送给所述后处理电路处理；

后处理电路接收所述逻辑异或电路产生的二进制bit流，进行变换处理，输出为具有真随机性的二进制bit流。

图2是本发明的振荡环电路一个具体实施例的结构示意图。该实施例的振荡环电路是在Xilinx Artix-7FPGA(xc7a200tfbg484-2)上实现的。电路的第一节是用FPGA逻辑资源中的查找表(LUT)设计一个非门逻辑，其它各节都是用LUT设计一个与门(被与量为1)。由于各个门之间的连线必须经过FPGA内部的Switch Box，同时这些Switch Box对所产生时钟信号的抖动都有贡献。振荡环电路中的电路节数直接影响着所产生时钟信号的频率和输出时钟信号变化沿的抖动量，具体的数值可以通过示波器或其它测量仪器测量得到。表1是本实施例使用TEK示波器测量得到的时钟频率、抖动量与电路节数之间的关系，其中7节振荡环电路是本实施例具体使用的。它的时钟频率为138MHz，变化沿抖动的RMS值为49.03ps。

表1：

图3是本发明的多抽头延迟链的一个具体实施例的结构示意图。该实施例的多抽头延迟链是利用Xilinx Artix-7FPGA内部进位链构成实现的。FPGA芯片所提供的逻辑资源是以某种可配置的逻辑电路为基本单位的，例如本实施例所用的Xilinx Artix-7 FPGA逻辑资源的基本单元为Slice。每一个Slice内部都有专门设计的进位链电路，主要用于加法运算的快速进位。本发明实施例利用此类快速进位链构成信号传输的延迟链，如图3所示。在实施例所用的FPGA中，一个Slice内有4个进位逻辑电路单元，将它们串联起来就构成有四个抽头的延迟链。将多个Slice的延迟链依次串行连接起来就可以实现满足具体应用所需延迟量的多抽头延迟链。图3延迟链的右侧是触发器阵列，它们在系统时钟的控制下采样延迟链抽头的电平状态。

图3所构成的延迟链上每个延迟单元的延迟量可以通过码密度法进行测量。码密度法的基本原理是将一个与系统时钟不相关的时钟信号作为被测信号送入延迟链，在系统时钟的控制下触发器阵列采样延迟链的各抽头状态，据此可以确定被测信号变化沿在延迟链上的位置。由于被测信号的变化沿位置和系统时钟频率不相关，被测信号沿落在各个延迟单元的概率和延迟单元的宽度成正比。这样通过大量的测量事例，根据各延迟单元上测量到的事例数的相对比例，延迟链上各个延迟单元的宽度就可确定。

图4是上述实施例中所建立的延迟链前180个延迟单元宽度的实际测量结果。图中可以看出各个延迟单元的宽度并不严格相等，大致分布在0～42.0ps之间，延迟单元的平均延迟量为17.36ps。

本实施例所用的振荡环电路为7节振荡电路，输出的时钟频率为138MHz，信号变化沿的抖动范围的RMS值为49.2ps。该抖动范围大约是延迟单元平均延迟量的3倍。从平均值的意义上来说，至少有三个触发器的采样结果具有随机性，因而异或后的bit值具有较高的熵值。本实施例所构建的延迟链总共有240个延迟单元(即240个抽头)，其总延迟量不小于被采信号周期的一半，这样可以保证触发器阵列采样时，延迟链上至少有一个被采时钟信号的变化沿。为了确保触发器阵列任何两次采样采到的不会是同一个信号变化沿，控制触发器阵列采样的系统时钟的频率要小于被采时钟信号的频率，本实施例选择系统时钟的频率为120MHz。

本实施例每次采样得到的240个值通过简单的异或逻辑运算(如图1所示)，得到和采样时钟同速率的二进制bit流。该bit流送入后处理电路处理后输出就是最终的二进制随机数。

本实施例所采用的后处理电路如图5所示，它由十个移位寄存器组成，接收串行输入的二进制bit流。将十个移位寄存器输出结果之中的Q1，Q4，Q5，Q7，Q8和Q10六个量进行异或输出，形成最终的二进制随机数bit流。本实施例的上述后处理没有对输入的bit流进行压缩，输入和输出的码率相等。本实施例后处理的目的是去除输入bit流中的偏移量。

上述实施例中，一个随机数发生器的码率为120MHz。为了满足一些应用对高码率的要求，本发明可以在单片FPGA上设计实现了多个子随机数发生器使它们并行运行。

图6是本发明的另一实施例的基于FPGA的真随机数发生器的结构示意图。如图所示，该真随机数发生器包括64个子随机数发生器，各子随机数发生器并行运行。该实施例中，总随机数的产生码率为7.68Gbps，可以满足目前量子密钥分发系统的应用需求。

为了能够对所产生的随机数的质量进行测试，该实施例将64路子随机数发生器的结果通过64∶16的多路开关和USB接口，分批次地输出给计算机，由计算机上的NIST随机数评估软件对随机数的质量进行评估。

NIST统计特性评估软件包是国际上通用的随机数质量评估软件，它包括15个测试项目，一些测试项目还细分为多个测试子项目。待测随机数的总长度为1×10⁹bit，被等分为1000个测试序列。对于一个合格的真随机数，每一个测试项目对送入的1000个测试序列所返回综合p值应该大于0.01，1000个被测序列的合格率要在98％以上。

表2：

表2是本实施例产生的随机数的NIST测试结果，表中的每一个测试项有一个综合p值和通过的比例，可以看出所有项目的综合p值都大于0.01，通过比例都大于0.98。为了证明本实施例所产生的随机数的质量不受环境温度变化的影响，我们分别在不同环境温度下产生随机数，并同过NIST软件测试其质量。表2中除了给出室温下所产生随机数的质量结果以外，同时给出了在40℃、55℃和70℃环境温度下所产生随机数的测试结果。在所有温度下随机数的质量都很稳定，表明本实施例具有很好的鲁棒性。

正是由于本发明的创新性方案，本实施例不仅可以方便地根据实际应用的需要产生所需码率的随机数，而且随机数的质量高，不受环境温度变化的影响。此外，基于单片FPGA的高速随机数发生器可以很方便地集成到应用系统中，甚至集成在同一片FPGA内，这对于加密通信的应用系统来说尤为重要，因为这可以进一步提高系统的安全性。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (6)

1.一种基于FPGA的真随机数发生器，包括振荡环电路、多抽头的信号延迟链、触发器阵列，逻辑异或电路以及后处理电路，其中，

所述振荡环电路用于产生含有抖动的时钟信号；

所述多抽头的信号延迟链用于传输所述含有抖动的时钟信号，并将信号延迟链上信号的电平状态通过抽头向外输出；

所述触发器阵列用于在一系统时钟的控制下采样所述信号延迟链抽头的电平状态；

所述逻辑异或电路将采样到的信号延迟链抽头的电平状态进行逻辑“异或”操作，产生和所述系统时钟的频率同步的二进制bit流，并将其发送给所述后处理电路处理；

所述后处理电路接收所述逻辑异或电路产生的二进制bit流，进行变换处理，输出为具有真随机性的二进制bit流；

其中，所述振荡环电路产生的含有抖动的时钟信号从所述信号延迟链的一端进入，流向另一端，所述信号延迟链的总延迟时间长度大于或等于所述含有抖动的时钟信号周期的一半；

所述触发器阵列采样的系统时钟的频率小于被采时钟信号的频率。

2.如权利要求1所述的基于FPGA的真随机数发生器，其特征在于，所述振荡环电路产生的含有抖动的时钟信号在所述信号延迟链上传输时被所述触发器阵列按所述系统时钟频率进行采样，采样结果经过所述逻辑异或电路的运算，产生和所述系统时钟频率同速率的二进制bit流。

3.如权利要求2所述的基于FPGA的真随机数发生器，其特征在于，所述多抽头的信号延迟链由FPGA芯片内逻辑资源中的进位链逻辑电路单元串联构成，所述进位链逻辑电路单元是所述信号延迟链的基本延迟单元，其状态的输出就是信号延迟链的抽头输出。

4.如权利要求2或3所述的基于FPGA的真随机数发生器，其特征在于，所述系统时钟的频率等于或小于所述振荡环电路产生的时钟频率，控制所述触发器阵列采样所述信号延迟链各抽头输出的电平状态，以及所述逻辑异或电路的运算速率。

5.如权利要求2或3所述的基于FPGA的真随机数发生器，其特征在于，每个基本延迟单元的延迟量通过码密度法进行测量。

6.一种基于FPGA芯片的真随机数发生器，其特征在于，由并行运行的多个子随机数发生器构成，每个所述子随机数发生器是如权利要求1所述的基于FPGA的真随机数发生器。