CN102968290B

CN102968290B - 一种异构轻量级的真随机数产生器

Info

Publication number: CN102968290B
Application number: CN201210472888.XA
Authority: CN
Inventors: 郑朝霞; 邹雪城; 余国义; 蔚然; 李九阳
Original assignee: Huazhong University of Science and Technology
Current assignee: Huazhong University of Science and Technology
Priority date: 2012-11-20
Filing date: 2012-11-20
Publication date: 2015-08-26
Anticipated expiration: 2032-11-20
Also published as: CN102968290A

Abstract

本发明公开了一种异构轻量级的真随机数产生器，包括异构随机源模块、后处理模块、FIFO模块和时钟产生模块；时钟产生模块将系统时钟分频后输出采样时钟信号和输出时钟信号，异构随机源模块的使能端用于连接使能信号，当使能信号有效时，异构随机源模块工作并产生第一随机序列，后处理模块对第一随机序列进行消偏处理后输出第二随机序列，FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。本发明采用数字电路实现的异构轻量级的真随机数产生器，采用异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。

Description

一种异构轻量级的真随机数产生器

技术领域

本发明属于真随机数产生器领域，更具体地，涉及一种异构轻量级的真随机数产生器。

背景技术

随机数在现代密码学中占有重要的位置。在以Rivest-Shamir-Adleman算法(RSA)、椭圆曲线密码学(ECC)等为代表的非对称密钥加密体制中需要有安全可靠的随机数来生成密钥，而在网络安全协议中，密钥分配时的临时交换号往往采用随机数来进行握手。在这些敏感场合中，随机数发生器得到了广泛的应用。

随机数产生器分为伪随机数产生器和真随机数产生器两种。伪随机数产生器是由一个初始状态开始，通过一个确定的过程或者算法来生成输出，这些输出安全性差。为了满足安全性这一最根本的要求，必须采用完全不可预测的真随机数，它有别于伪随机数的根本特点就是没有周期性。目前按照TRNG所采用的随机源的不同可以分为三大类设计方法：直接放大法、离散时间混沌法以及振荡采样法。直接放大法与离散时间混沌法都需要采用模拟电路，因而依赖于集成电路工艺，实现方法复杂，且资源消耗大。已有的振荡环采样法采用数字方法实现，虽然实现方法简单，但是占用硬件开销大。

发明内容

针对现有技术的缺陷，本发明的目的在于提供一种占用资源小，实现方法简单，采用数字电路实现的异构轻量级的真随机数产生器。

为实现上述目的，本发明提供了一种异构轻量级的真随机数产生器，包括依次连接的异构随机源模块、后处理模块和FIFO模块，以及时钟产生模块；所述时钟产生模块的输入端连接系统时钟，所述时钟产生模块的第一输出端分别与所述异构随机源模块的时钟端、所述后处理模块的时钟端和所述FIFO模块的时钟端连接，所述时钟产生模块的第二输出端与所述FIFO模块连接；所述时钟产生模块用于将所述系统时钟进行分频并由所述第一输出端输出采样时钟信号、由所述第二输出端输出输出时钟信号，所述异构随机源模块的使能端用于连接使能信号，当使能信号有效时，所述异构随机源模块工作并产生第一随机序列，所述后处理模块对所述第一随机序列进行消偏处理后输出第二随机序列，所述FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出。

更进一步地，所述采样时钟信号的频率是所述输出时钟信号频率的A倍，A为输出位数。

更进一步地，所述异构随机源模块包括N组第一亚稳态电路、M组第二亚稳态电路、L组第三亚稳态电路、第一异或门和第二异或门；N、M、L均为正整数，（N+M+L）大于等于10；所述N组第一亚稳态电路的输入端、M组第二亚稳态电路的输入端和L组第三亚稳态电路的输入端均连接至所述时钟产生模块的第一输出端；所述N组第一亚稳态电路连接至所述第一异或门的第一输入端，所述M组第二亚稳态电路连接至所述第一异或门的第二输入端；所述第一异或门的输出端连接至所述第二异或门的第一输入端，所述L组第三亚稳态电路连接至所述第二异或门的第二输入端，所述第二异或门的输出端连接所述后处理模块。

更进一步地，所述第一亚稳态电路包括反相器和多相选择器；所述多相选择器包括三个输入端和一个输出端，所述多相选择器的第一输入端连接至所述反相器的输出端，所述反相器的输入端连接至所述多相选择器的输出端，所述多相选择器的第二输入端连接至所述多相选择器的输出端，所述多相选择器的第三输入端连接至所述时钟产生模块的第一输出端，所述多相选择器的输出端连接所述第一异或门的第一输入端。

更进一步地，所述第二亚稳态电路包括第三异或门，所述第三异或门的第一输入端连接至所述时钟产生模块的第一输出端，所述第三异或门的第二输入端连接至所述第三异或门的输出端，所述第三异或门的输出端连接至所述第一异或门的第二输入端。

更进一步地，所述第三亚稳态电路包括查找表模块，所述查找表模块的第一输入端连接至所述时钟产生模块的第一输出端，所述查找表模块的第二输入端连接至所述查找表模块的输出端，所述查找表模块的输出端连接至所述第二异或门的第二输入端。

更进一步地，所述后处理模块包括：顺次连接的第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器和第十一D触发器，第四异或门，第五异或门，第六异或门，第七异或门，第八异或门以及第九异或门；所述第一D触发器的输入端连接所述第一随机序列，所述第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端、第四D触发器的时钟端、第五D触发器的时钟端、第六D触发器的时钟端、第七D触发器的时钟端、第八D触发器的时钟端、第九D触发器的时钟端、第十D触发器的时钟端和第十一D触发器的时钟端均连接所述采样时钟信号；所述第四异或门的第一输入端连接至所述第一D触发器的输出端，所述第四异或门的第二输入端连接至所述第四D触发器的输出端；所述第五异或门的第一输入端连接至所述第四异或门的输出端，所述第五异或门的第二输入端连接至所述第五D触发器的输出端；所述第六异或门的第一输入端连接至所述第五异或门的输出端，所述第六异或门的第二输入端连接至所述第七D触发器的输出端；所述第七异或门的第一输入端连接至所述第六异或门的输出端，所述第七异或门的第二输入端连接至所述第八D触发器的输出端；所述第八异或门的第一输入端连接至所述第七异或门的输出端，所述第八异或门的第二输入端连接至所述第九D触发器的输出端；所述第九异或门的第一输入端连接至所述第八异或门的输出端，所述第九异或门的第二输入端连接至所述第十一D触发器的输出端，所述第九异或门的输出端用于输出第二随机序列。

本发明实施例采用数字电路实现的异构轻量级的真随机数产生器包括时钟产生模块、异构随机源模块、后处理模块和FIFO模块，时钟产生模块将系统时钟分频，生成不同的采样时钟和输出时钟；在使能信号有效后，异构随机源模块开始工作，产生第一随机序列，后处理模块对第一随机序列将进行消偏处理得到第二随机序列，FIFO模块对消偏后的第二随机序列数据进行缓存，并按照输出时钟的频率要求，把最后的随机数传输出去。另外，本发明随机源模块采用了异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。

附图说明

图1是本发明实施例提供的异构轻量级的真随机数产生器的模块结构示意图；

图2是本发明实施例提供的异构轻量级的真随机数产生器中异构随机源模块模块结构示意图；

图3是本发明实施例提供的异构随机源模块中亚稳态电路单元的具体电路图；

（a）为第一亚稳态电路单元的具体电路图；

（b）为第二亚稳态电路单元的具体电路图；

（c）为第三亚稳态电路单元的具体电路图；

图4是本发明实施例提供的异构轻量级的真随机数产生器中后处理模块的具体电路图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明公开了一种实现方法简单，完全采用数字电路实现的，占用资源小的异构轻量级的真随机数产生器，该真随机数产生器所产生的真随机数可用于生成密码算法的密钥、网络安全以及电子标签RFID等应用。

图1示出了本发明实施例提供的异构轻量级的真随机数产生器的模块结构，为了便于说明，仅示出了与本发明实施例相关的部分，详述如下：

异构轻量级的真随机数产生器包括依次连接的异构随机源模块2、后处理模块3和FIFO模块4，以及时钟产生模块1；时钟产生模块1的输入端连接系统时钟，时钟产生模块1的第一输出端分别与异构随机源模块2的时钟端、后处理模块3的时钟端和FIFO模块4的时钟端连接，时钟产生模块1的第二输出端与FIFO模块4连接；时钟产生模块1用于将系统时钟进行分频并由第一输出端输出采样时钟信号、由第二输出端输出输出时钟信号，异构随机源模块2的使能端用于连接使能信号，当使能信号有效时，异构随机源模块2工作并产生第一随机序列Ns，后处理模块3对第一随机序列Ns进行消偏处理后输出第二随机序列Nr，FIFO模块4对第二随机序列Nr进行缓存并根据输出时钟的频率要求将真随机数据并行输出。

其中，采样时钟的频率是输出时钟频率的A倍，考虑控制电路的简单化以及性能问题，取A=输出位数。

在本发明实施例中，异构随机源模块2的模块结构如图2所示，异构随机源模块2包括：N组第一亚稳态电路、M组第二亚稳态电路、L组第三亚稳态电路、第一异或门21和第二异或门22；N、M、L均为正整数，N+M+L大于等于10，为了随机性，N、M、L取值越大，随机性越好，但同时电路资源消耗越大，因此可以根据实际需求取值。N组第一亚稳态电路的输入端、M组第二亚稳态电路的输入端和L组第三亚稳态电路的输入端均连接至时钟产生模块1的第一输出端；N组第一亚稳态电路连接至第一异或门21的第一输入端，M组第二亚稳态电路连接至第一异或门21的第二输入端；第一异或门21的输出端连接至第二异或门22的第一输入端，L组第三亚稳态电路连接至第二异或门22的第二输入端，第二异或门22的输出端作为异构随机源模块2的输出端连接后处理模块3。

图3示了本发明实施例提供的异构随机源模块中亚稳态电路单元的具体电路；其中，如图（a）所示，第一亚稳态电路包括：反相器201和多相选择器202；多相选择器202包括三个输入端（I₀、I₁、S）和一个输出端O，多相选择器202的第一输入端I₀连接至反相器201的输出端，反相器201的输入端连接至多相选择器202的输出端O，多相选择器202的第二输入端I₁连接至多相选择器202的输出端O，多相选择器202的第三输入端S连接至时钟产生模块1的第一输出端CTL，多相选择器202的输出端O连接第一异或门21的第一输入端。当CTL=0时输出I₀，CTL=1时输出I₁。当CTL=0时，反相器和多项选择器作为一个单反相环，处于亚稳态；当CTL=1时，多项选择器作为一个双稳态环，输出O=0或者O=1，从而使O确定为0或者1。

如图（b）所示，第二亚稳态电路单元包括第三异或门203，第三异或门203的第一输入端连接至时钟产生模块1的第一输出端CTL，第三异或门203的第二输入端连接至第三异或门203的输出端，第三异或门203的输出端连接至第一异或门21的第二输入端。当CTL=0时，电路为一亚稳态环；当CTL=1时，电路为双稳态。

如图（c）所示，第三亚稳态电路包括查找表模块204，查找表模块204的第一输入端S₁连接至所述时钟产生模块的第一输出端CTL，查找表模块204的第二输入端S₀连接至所述查找表模块204的输出端O，所述查找表模块204的输出端O连接至所述第二异或门22的第二输入端。定义O=I_S1,S0。通过向量I=（I_1,1，I_1,0，I_0,1，I_0,0）查找输出O的值，初始化I=（1，0，0，1）。当CTL=0时，O=0时即S1=0，S0=0，输出O=I_0,0=1；O=1时，输出O=I_0,1=0，容易看出CTL=0时查找表模块是一个处于亚稳态的单反相环。同理，当CTL=1时，输出O=I_1,0=0或者O=I_1,1=1，查找表模块进入双稳态。

图4示出了本发明实施例提供的异构轻量级的真随机数产生器中后处理模块的具体电路；后处理模块3包括：顺次连接的第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器和第十一D触发器，第四异或门312，第五异或门313，第六异或门314，第七异或门315，第八异或门316以及第九异或门317；第一D触发器的输入端D连接所述第一随机序列Ns，第一D触发器的时钟端CK、第二D触发器的时钟端CK、第三D触发器的时钟端CK、第四D触发器的时钟端CK、第五D触发器的时钟端CK、第六D触发器的时钟端CK、第七D触发器的时钟端CK、第八D触发器的时钟端CK、第九D触发器的时钟端CK、第十D触发器的时钟端CK和第十一D触发器的时钟端CK均连接采样时钟；第四异或门312的第一输入端连接至第一D触发器301的输出端Q，第四异或门312的第二输入端连接至第四D触发器304的输出端Q；第五异或门313的第一输入端连接至第四异或门312的输出端，第五异或门313的第二输入端连接至所述第五D触发器305的输出端Q；第六异或门314的第一输入端连接至第五异或门313的输出端，第六异或门314的第二输入端连接至第七D触发器307的输出端Q；第七异或门315的第一输入端连接至第六异或门314的输出端，第七异或门315的第二输入端连接至第八D触发器308的输出端Q；第八异或门316的第一输入端连接至第七异或门315的输出端，第八异或门316的第二输入端连接至第九D触发器309的输出端Q；第九异或门317的第一输入端连接至第八异或门316的输出端，第九异或门317的第二输入端连接至第十一D触发器311的输出端，第九异或门317的输出端用于输出第二随机序列Nr。

本发明实施例采用数字电路实现的异构轻量级的真随机数产生器包括时钟产生模块1、异构随机源模块2、后处理模块3和FIFO模块4，时钟产生模块1将系统时钟分频，生成不同的采样时钟和输出时钟；在使能信号有效后，异构随机源模块开始工作，产生第一随机序列Ns，后处理模块对第一随机序列Ns将进行消偏处理得到第二随机序列Nr，FIFO模块4对消偏后的第二随机序列Nr数据进行缓存，并按照输出时钟的频率要求，把最后的随机数传输出去。另外，本发明随机源模块2与其它技术不同，采用了如图2所示的异构亚稳态电路单元来构建真随机数产生电路，利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模，并且实现方法简单。

为了更进一步的说明本发明实施例提供的真随机数产生器，参照附图并结合具体实例详述如下：

真随机数产生器包括时钟产生模块1、异构随机源模块2、后处理模块3和FIFO模块4，时钟产生模块1将系统时钟分频，分别产生不同频率的采样时钟和输出时钟信号，采样时钟的频率是输出时钟频率的32倍，使能信号控制异构随机源模块2工作与否，在使能信号有效后，异构随机源模块2开始工作，产生第一随机序列Ns，后处理模块3对第一随机序列Ns将进行消偏处理得到第二随机序列Nr；FIFO模块4对消偏处理后的第二随机序列Nr数据进行缓存，并按照输出时钟的频率要求，把最后需要的真随机数据32位并行输出。

令N=5，M=4，L=3，异构随机源模块2包括由5组图3（a）所示的第一亚稳态电路单元构成的模块I、由4组图3（b）所示的第二亚稳态电路单元构成的模块II以及由3组图3（c）所示的第三亚稳态电路单元构成的模块III；其中，模块I（或II、III）的内部连接方式为：2组第一（或第二、第三）亚稳态单元相异或，异或后的输出再与第3组亚稳态单元相异或，依次向后异或，直到与第N（或M、L）组亚稳态单元异或后得到该模块的输出。模块I、模块II以及模块III的连接方式与它们的内部连接方式类同。利用不同亚稳态电路结构具有不相干性，来进行组合增强随机性，从而减少电路规模。

本实例中连接方式如图2所示，即模块I与模块II相异或，再与模块III异或得到输出O。这种连接方式利用不同电路结构的亚稳态电路的不相关性，来进行组合增强随机性，从而减少电路规模。

基于亚稳态电路的3种随机数产生单元(a)、(b)、(c)，令CTL为时钟产生模块产生的采样时钟信号，当CTL=0时，图中(a)、(b)、(c)的器件处于亚稳态，为周期振荡的波形；当CTL=1时，器件由亚稳态过渡到稳态，波形稳定，而过渡瞬间的输出信号决定了稳态输出。因为过渡瞬间输出信号的不稳定性，稳态信号也就非确定的，即随机的，从而可以依据亚稳态和稳态过渡的原理设计出随机数产生单元。

后处理模块电路3是一种LSFR（线性反馈移位寄存器）电路；该模块的具体电路实现可以由下述矩阵来确定：

具体包括11个D触发器、6个异或门、2个输入信号分别接采样时钟和随机序列Ns以及1个输出信号即随机序列Nr构成。电路连接方式为：采样时钟接各D触发器（301-311）的时钟端CK，随机序列Ns接第一D触发器301的输入D，第一D触发器301输出Q接第二D触发器302的输入D，其余D触发器的接法相似；此外，将第一D触发器301、第四D触发器304、第五D触发器305、第七D触发器307、第八D触发器308、第九D触发器309的输出分别抽头，将第一D触发器301和第四D触发器304两个抽头相异或，之后按第五D触发器305、第七D触发器307、第八D触发器308、第九D触发器309的顺序分别向后进行异或，得到的输出与最后一个D触发器的输出Q相异或得到最终输出第一随机序列Nr。第一随机序列Nr消除了在随机数产生过程中可能存在的偏差。在理想情况下，异构随机源模块产生的第二随机序列具有随机的统计特性，但是芯片内部的电路不可避免地会受到温度、电压等外界环境因素的影响，从而随机信号Ns中存在偏置，即出现连续的0或1，影响最终结果的统计特性。所以在收集到随机信号后，本发明对数据进行消偏处理，以保证随机序列中0或1出现的概率相当。经过后处理模块处理的随机序列Nr，在采样时钟频率同步下，串行输入FIFO模块，并按照输出时钟的频率要求，最终并行输出32位真随机数。

本领域的技术人员容易理解，以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims

1.一种异构轻量级的真随机数产生器，其特征在于，包括依次连接的异构随机源模块、后处理模块和FIFO模块，以及时钟产生模块；

所述时钟产生模块的输入端连接系统时钟，所述时钟产生模块的第一输出端分别与所述异构随机源模块的时钟端、所述后处理模块的时钟端和所述FIFO模块的时钟端连接，所述时钟产生模块的第二输出端与所述FIFO模块连接；

所述时钟产生模块用于将所述系统时钟进行分频并由所述第一输出端输出采样时钟信号、由所述第二输出端输出输出时钟信号，所述异构随机源模块的使能端用于连接使能信号，当使能信号有效时，所述异构随机源模块工作并产生第一随机序列，所述后处理模块对所述第一随机序列进行消偏处理后输出第二随机序列，所述FIFO模块对所述第二随机序列进行缓存并根据所述输出时钟的频率要求将真随机数据并行输出；

所述异构随机源模块包括N组第一亚稳态电路、M组第二亚稳态电路、L组第三亚稳态电路、第一异或门和第二异或门；N、M、L均为正整数，(N+M+L)大于等于10；

所述N组第一亚稳态电路的输入端、M组第二亚稳态电路的输入端和L组第三亚稳态电路的输入端均连接至所述时钟产生模块的第一输出端；

所述N组第一亚稳态电路连接至所述第一异或门的第一输入端，所述M组第二亚稳态电路连接至所述第一异或门的第二输入端；

所述第一异或门的输出端连接至所述第二异或门的第一输入端，所述L组第三亚稳态电路连接至所述第二异或门的第二输入端，所述第二异或门的输出端连接所述后处理模块。

2.如权利要求1所述的真随机数产生器，其特征在于，所述采样时钟信号的频率是所述输出时钟信号频率的A倍，A为输出位数。

3.如权利要求1所述的真随机数产生器，其特征在于，所述第一亚稳态电路包括反相器和多相选择器；

所述多相选择器包括三个输入端和一个输出端，所述多相选择器的第一输入端连接至所述反相器的输出端，所述反相器的输入端连接至所述多相选择器的输出端，所述多相选择器的第二输入端连接至所述多相选择器的输出端，所述多相选择器的第三输入端连接至所述时钟产生模块的第一输出端，所述多相选择器的输出端连接所述第一异或门的第一输入端。

4.如权利要求1所述的真随机数产生器，其特征在于，所述第二亚稳态电路包括第三异或门，所述第三异或门的第一输入端连接至所述时钟产生模块的第一输出端，所述第三异或门的第二输入端连接至所述第三异或门的输出端，所述第三异或门的输出端连接至所述第一异或门的第二输入端。

5.如权利要求1所述的真随机数产生器，其特征在于，所述第三亚稳态电路包括查找表模块，所述查找表模块的第一输入端连接至所述时钟产生模块的第一输出端，所述查找表模块的第二输入端连接至所述查找表模块的输出端，所述查找表模块的输出端连接至所述第二异或门的第二输入端。

6.如权利要求1所述的真随机数产生器，其特征在于，所述后处理模块包括：顺次连接的第一D触发器、第二D触发器、第三D触发器、第四D触发器、第五D触发器、第六D触发器、第七D触发器、第八D触发器、第九D触发器、第十D触发器和第十一D触发器，第四异或门，第五异或门，第六异或门，第七异或门，第八异或门以及第九异或门；

所述第一D触发器的输入端连接所述第一随机序列，所述第一D触发器的时钟端、第二D触发器的时钟端、第三D触发器的时钟端、第四D触发器的时钟端、第五D触发器的时钟端、第六D触发器的时钟端、第七D触发器的时钟端、第八D触发器的时钟端、第九D触发器的时钟端、第十D触发器的时钟端和第十一D触发器的时钟端均连接所述采样时钟信号；

所述第四异或门的第一输入端连接至所述第一D触发器的输出端，所述第四异或门的第二输入端连接至所述第四D触发器的输出端；

所述第五异或门的第一输入端连接至所述第四异或门的输出端，所述第五异或门的第二输入端连接至所述第五D触发器的输出端；

所述第六异或门的第一输入端连接至所述第五异或门的输出端，所述第六异或门的第二输入端连接至所述第七D触发器的输出端；

所述第七异或门的第一输入端连接至所述第六异或门的输出端，所述第七异或门的第二输入端连接至所述第八D触发器的输出端；

所述第八异或门的第一输入端连接至所述第七异或门的输出端，所述第八异或门的第二输入端连接至所述第九D触发器的输出端；

所述第九异或门的第一输入端连接至所述第八异或门的输出端，所述第九异或门的第二输入端连接至所述第十一D触发器的输出端，所述第九异或门的输出端用于输出第二随机序列。