CN105354008A - 一种随机数生成器的输出电路及输出方法 - Google Patents
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Abstract
本发明公开了一种随机数生成器的输出电路及输出方法，包括：采样电路进行异或的逻辑运算，进行第一次随机数的处理并输出，从采样电路输出的数源输入MSB移位寄存器电路和LSB移位寄存器电路中，由一连接MSB移位寄存器电路和LSB移位寄存器电路的移位寄存器控制电路来控制移位操作；MSB移位寄存器电路和LSB移位寄存器电路将移位寄存器控制后的结果数据输出，再进入组合电路中，进行异或逻辑运算，最终输出随机数。本发明结构简单，对电路扩展方便、随机数生成率高，支持集成电路中的复用，并且易于实现。
Description
技术领域
本发明涉及数字电路中随机数生成器，尤其是一种随机数生成器的输出电路及输出方法。
背景技术
随机数在通信和信息加密与信息安全等很多领域的应用日益广泛，在很多应用领域随机数被作为其输入源，例如在密码学中，随机数就会通过某种加密算法生成密钥；例如在存储结构中，随机数就会成为存储器所需要的存储数据等。正由于随机数的应用范围如此之广，对随机数的输出的高效性和兼容性提出了巨大挑战。
产生随机数的方法很多，例如：线性反馈移位寄存器法、同余法、裴波那契法、BBS法等伪随机数生成方法，其中线性反馈移位寄存器法和同余法这两种方法应用最为广泛。反馈移位寄存器法是利用晶振电路内的延迟元素在回路中生成延时变量，通过晶振电路形成bit流输出给采样电路，采样电路输出bit，输入到LFSR中，进而得到所需要的序列。这种bit输出方法生成的随机数序列效率较低，需要生成N位的bit位就要移动N次才能获得N位宽的随机数。当前随机数输出方法较为单一，随机数生成效率不高。无论是采用算法获得随机数序列，还是通过热噪、声噪等随机源通过采样获得的随机数序列都或多或少的呈现多位宽随机数输出的低效性且安全性不达标等特点。
综上所述，本申请发明人申请实施例中发明技术方案的过程中，发现以下技术问题：生成多位宽随机数生成序列质量、效率低和生成方式单一。
发明内容
本发明提供了一种随机数的输出方法，解决了现有技术随机数生成效率低、生成质量差、生成多位宽随机数据的生成方式单一或兼容性不高的技术问题。
本发明的技术解决方案为：
一种随机数生成器的输出电路及输出方法，包括第一阶处理电路中的随机数的采样电路、第二阶处理电路中的MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路和第三阶处理电路的组合电路；物理获得的随机数源连接采样电路的输入端，采样电路的输出端连接到两个具有N个D触发器组成的串转并移位寄存器电路的输入端，寄存器的输出端连接到第三阶处理电路的组合电路的输入端，经过组合运算输出多位宽随机数。
上述的第一阶处理电路中的随机数的采样电路，采样电路由一个异或逻辑电路、两个D触发器和一个缓冲器组成。随机数源输入给异或逻辑的输入端，异或逻辑的输出端连接D触发器的输入端，D触发器的输出端反馈给异或的输入端和连接缓冲器的输入端，缓冲器输出第一阶段采样的随机数。
上述第二阶处理电路包括MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路；第一阶处理电路输出的随机数输出连接MSB移位寄存器电路和LSB移位寄存器电路的输入端，移位寄存器控制电路是由加法器组成的控制电路，用来控制两种电路的移位操作，移位寄存器的输出端为第二阶处理电路输出的随机数。
上述第三阶处理电路的组合逻辑电路由并行的异或逻辑构成，寄存器输出并行数据连接到组合逻辑的输入端，通过异或逻辑运算后，输出最终的随机数。
上述第一阶处理电路中的随机数的采样电路、第二阶处理电路中的MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路里面的时钟信号都有输入时钟提供。
所述的输出方法，包括：
a)第一次随机数的处理，随机数源进入采样电路，通过采样电路进行异或的逻辑运算，进行第一次随机数的处理并输出；
b)第二次随机数的处理，从采样电路输出的数源输入MSB移位寄存器电路和LSB移位寄存器电路中，由一连接MSB移位寄存器电路和LSB移位寄存器电路的移位寄存器控制电路来控制移位操作；MSB移位寄存器电路和LSB移位寄存器电路将移位寄存器控制后的结果数据输出；
c)第三次随机数的处理，从MSB移位寄存器电路和LSB移位寄存器电路输出的数据进入组合电路中，进行异或逻辑运算，最终输出随机数。
本发明的优点为：
a）输出电路采用数字电路实现，结构简单；
b）能够根据需要，通过改变移位寄存器的个数，对电路进行扩展获得任意位宽的随机数序列；
c）对任意一个寄存器移位都会生成一组新的多位宽的随机数序列。提高随机数生成效率；
d）支持集成电路中的复用，并且易于实现；
e）电路通过三阶处理电路对随机数源进行处理，并且通过控制电路对两组寄存器进行不同时移位，提高随机数的质量。
附图说明
图1是本发明的技术方案示意图；
图2为采样电路具体实施例示意图；
图3为N=4时MSB、LSB移位寄存器电路具体实施例示意图；
图4为寄存器移位控制电路具体实施例示意图；
图5为组合电路具体实施例示意图；
图6为本发明的流程图。
具体实施方式
本发明在充分利用电路器件的基础之上，附加LSB移位寄存器与MSB寄存器两组寄存器在不同的移位控制之后进行组合逻辑运算获得随机数序列。本发明具有电路结构简单，随机数生成效率高、质量高，易于实现，灵活调整的优点。
下面结合附图对本发明做进一步的详细说明。
如图1，一种随机数生成器的输出电路，包括第一阶处理电路中的随机数的采样电路、第二阶处理电路中的MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路和第三阶处理电路的组合电路；物理获得的随机数源连接采样电路的输入端，采样电路的输出端连接到两个具有N个D触发器组成的串转并移位寄存器电路的输入端，寄存器的输出端连接到第三阶处理电路的组合电路的输入端，经过组合运算输出多位宽随机数。第一阶处理电路中的随机数的采样电路、第二阶处理电路中的MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路里面的时钟信号都有输入时钟提供。
采样电路，如图2。采样电路由一个异或逻辑电路、两个D触发器和一个缓冲器组成。随机数源的输入给异或逻辑的输入端，异或的输出给D触发器的输入端，D触发器的输出端一方面反馈给异或的输入端，另一方面连接缓冲器的输入端，缓冲器输出采样的随机数。
如图4。移位寄存器控制电路由两个8进制计数器、一个NAND和一个OR门电路组成，8进制计数器1中的进位连接到两个门电路和8进制计数器2的输入端，计数器2的不同计数位分别连接到两个门电路的输入端，两个门电路输出端分别移位控制1和移位控制2。
如图3。两个移位寄存器电路都由4个D触发器组成（N=4），采样电路输出的信号经过缓冲器连接到两个移位寄存器电路钟D触发器的输入端，4个D触发器（首尾相连），两个移位寄存器的移位控制信号连接控制电路中的移位控制1和移位控制2，MSB移位寄存器电路并行输出M[3:0]，LSB移位寄存器电路并行输出L[0:3]。
组合电路，如图5。组合逻辑有异或电路组成，MSB移位寄存器电路并行输出M[3:0]，LSB移位寄存器电路并行输出L[0:3]分别连接到异或电路的输入端，经过异或运算输出位宽为4的随机数OUT[3:0]，本发明可以根据需求改变N的值获得任意位宽的随机数。
同理，需要获得位宽为5的随机数，只需要将LSB移位寄存器电路和MSB移位寄存器电路的D触发器增加到5个即可，输出性能提升十分方便，每增加1个D触发器，随机数的输出范围呈量级增长。
参照图6所示，随机数生成器的输出电路的输出方法，包括以下步骤：
a),第一次随机数的处理，随机数源进入采样电路，通过采样电路进行异或的逻辑运算，进行第一次随机数的处理并输出；
b)第二次随机数的处理，从采样电路输出的数源输入MSB移位寄存器电路和LSB移位寄存器电路中，由一连接MSB移位寄存器电路和LSB移位寄存器电路的移位寄存器控制电路来控制移位操作；MSB移位寄存器电路和LSB移位寄存器电路将移位寄存器控制后的结果数据输出；
c)第三次随机数的处理，从MSB移位寄存器电路和LSB移位寄存器电路输出的数据进入组合电路中，进行异或逻辑运算，最终输出随机数。
所述采样电路由一个异或逻辑电路、两个D触发器和一个缓冲器组成，随机数源输入给异或逻辑的输入端，异或逻辑的输出端连接D触发器的输入端，D触发器的输出端反馈给异或的输入端和连接缓冲器的输入端，缓冲器输出第一阶段采样的随机数。
所述第二次随机数的处理，其中，MSB移位寄存器电路由4个D触发器串联组成，取样电路的输出端同时接入4个D触发器的输入端；同样的，所述LSB移位寄存器电路由4个触发器串联组成，取样电路的输出端同时接入4个D触发器的输入端；移位寄存器控制电路的输出端接入MSB移位寄存器其中1个D触发器的输入端，移位寄存器控制电路的输出端同时接入LSB移位寄存器其中1个D触发器的输出端。
所述第三次随机数的处理，其中LSB移位存储器和MSB移位存储器并行输出随机数至组合电路的输入端，组合电路将这2组数据进行异或逻辑运算后输出一组位宽为4的随机数。
根据上述说明书的图示和操作指导，本发明所属领域的技术人员还可以对上述实施方式进行适当的变更和修改。因此，本发明并不局限于上面揭示和描述的具体实施方式，对本发明的一些修改和变更也应当落入本发明的权利要求的保护范围内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对本发明构成任何限制。
Claims (10)
1.一种随机数生成器的输出电路，包括：
第一阶段处理电路，所述第一阶段处理电路为一采样电路，所述采样电路对输入的随机数源进行采样处理，将采样处理后的数源输出；
第二阶段处理电路，所述第二阶段处理包括：MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路；所述采样电路的输出端接入MSB移位寄存器电路和LSB移位寄存器电路的输入端；所述移位寄存器控制电路的输出端连接MSB移位寄存器电路和LSB移位寄存器电路的输入端；
第三阶段处理电路，所述第三阶段处理电路为组合电路，所述组合电路由并行的异或逻辑构成；所述组合电路的输入端接入MSB移位寄存器电路和LSB移位寄存器电路的输出端，将MSB移位寄存器电路和LSB移位寄存器电路的输出的数据通过异或逻辑后输出。
2.根据权利要求1所述的一种随机数生成器的输出电路，其特征在于：所述采样电路由一个异或逻辑电路、两个D触发器和一个缓冲器组成，随机数源输入给异或逻辑的输入端，异或逻辑的输出端连接D触发器的输入端，D触发器的输出端反馈给异或的输入端和连接缓冲器的输入端，缓冲器输出第一阶段采样的随机数。
3.根据权利要求1所述的一种随机数生成器的输出电路，其特征在于：所述移位寄存器控制电路是由加法器组成的控制电路，用于控制MSB移位寄存器电路和LSB移位寄存器电路的输出。
4.根据权利要求1所述的一种随机数生成器的输出电路，其特征在于：第一阶处理电路中的随机数的采样电路、第二阶处理电路中的MSB移位寄存器电路、LSB移位寄存器电路和移位寄存器控制电路里面的时钟信号都有输入时钟提供。
5.一种随机数生成器的输出电路的输出方法，包括：
a)第一次随机数的处理，随机数源进入采样电路，通过采样电路进行异或的逻辑运算，进行第一次随机数的处理并输出；
b)第二次随机数的处理，从采样电路输出的数源输入MSB移位寄存器电路和LSB移位寄存器电路中，由一连接MSB移位寄存器电路和LSB移位寄存器电路的移位寄存器控制电路来控制移位操作；MSB移位寄存器电路和LSB移位寄存器电路将移位寄存器控制后的结果数据输出；
c)第三次随机数的处理，从MSB移位寄存器电路和LSB移位寄存器电路输出的数据进入组合电路中，进行异或逻辑运算，最终输出随机数。
6.根据权利要求5所述的随机数生成器的输出电路的输出方法，其特征在于：所述采样电路由一个异或逻辑电路、两个D触发器和一个缓冲器组成，随机数源输入给异或逻辑的输入端，异或逻辑的输出端连接D触发器的输入端，D触发器的输出端反馈给异或的输入端和连接缓冲器的输入端，缓冲器输出第一阶段采样的随机数。
7.根据权利要求5或6所述的随机数生成器的输出电路的输出方法，其特征在于：第二次随机数的处理，其中，MSB移位寄存器电路由4个D触发器串联组成，取样电路的输出端同时接入4个D触发器的输入端；同样的，所述LSB移位寄存器电路由4个触发器串联组成，取样电路的输出端同时接入4个D触发器的输入端；移位寄存器控制电路的输出端接入MSB移位寄存器其中1个D触发器的输入端，移位寄存器控制电路的输出端同时接入LSB移位寄存器其中1个D触发器的输出端。
8.根据权利要求7所述的随机数生成器的输出电路的输出方法，其特征在于：第三次随机数的处理，其中LSB移位存储器和MSB移位存储器并行输出随机数至组合电路的输入端，组合电路将这2组数据进行异或逻辑运算后输出一组位宽为4的随机数。
9.根据权利要求6所述的随机数生成器的输出电路的输出方法，其特征在于：所述MSB移位寄存器和LSB移位寄存器中的D触发器数量相同。
10.根据权利要求8所述的随机数生成器的输出电路的输出方法，其特征在于：所述组合电路输出的随机数的位宽随LSB移位存储器和MSB移位存储器中D触发器的数量的变化而变化，即LSB移位存储器和MSB移位存储器中D触发器的个数与组合电路输出的位宽相等。
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